TWI287289B - Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection - Google Patents

Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection Download PDF

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Description

^128^7289 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種具有靜電放電防護功能的半導體 裝置，特別是有關於-種具有靜電放電防護功能的高壓p 型金氧半導體（PMOS)裝置。 【先前技術】 高壓金氧半導(H VM 0 S)電晶體係廣泛的使·許多電 ^子產品中，例如cpu的電壓源、電源管理系統(p〇wer management system)以及交流至直流轉換器。 第1圖係顯示傳統高壓P型金氧半導體(HVpM〇s)2。 HVPMOS 2包括閘電極1〇、閘極氧化層12、高壓p井區 16中的汲極區4,以及高壓！^井區14中的源極區淺溝 槽隔離區（shallow trench isolation, STI) 8係將汲極區4與閘 電極ίο隔離，以施加高汲極至閘極電壓。N型區18係相 鄰於源極區ό ' 傳統HVPMOS 2會因為遭受到靜電放電(咖伽血价 discharge，ESD)而被破壞。熟悉此項技藝之人士皆瞭解，當 人體觸碰到封裝的接腳時，將會於積體電路的輸入或輸Z 緩衝器產生高電位。當發生靜電放電事件時，會產生流經 積體電路内部裝置之大電流。對半導體裝置而;，由於靜 電放電所產生的電位會破壞裝置或是整個積體電路，因此 靜電放電是個嚴重的_。HVPMOS 2可承受軸（f_ard) 式靜電放電。當發生瞬間的順向式靜電放電時，會使得汲 0503-A31692TWF/Maggie Lin 5 'I28J7289 ·
極區4的電壓位準大於源極區6的電壓位準，ESD電流則 g 由;及極區4、向壓p井區16、高壓n井區14以及N 型區18所形成的電流路徑，以釋放電荷。因此HVPMOS 2 不會因為瞬間靜電放電而遭受破壞。 然而’反向式靜電放電會使得HVPMOS 2被破壞。當 源、極區6 (以及N型1 18)發生靜電放電時，設置於高壓n 井區14與南壓P井區16之間的反向二極體(reverseddiode) 係用來避免ESD電流被導通。因此，hvpmOS 2或是設置 於HVPMOS 2附近的其他裝置會因為靜電放電而遭受破 壞。解決此問題的其中一種方法係為分別設置兩個靜電放 電防護裝置來導通ESD電流，以及降低源極區6的電壓位 準。然而，額外的成本以及晶片面積皆為考量的因素(extra cost and chip area are involved) 0 【發明内容】 有鑑於此，本發明提供一種具有靜電放電防護功能的 PMOS裝置，以及PMOS裝置的形成方法。 根據本發明較佳實施例所述之PM0S矽控整流器包括 設置於高壓P井區中與P型雜質摻雜的第一源/汲極區，設 置於高壓N井區中與P型雜質捧雜的第二源/汲極區，高壓 P井區與高壓N井區之間有實體接觸’場區大體設置於閘 極介電層的下方，具有高摻雜濃度的第一 N型區係設置於 高壓P井區中，且相鄰於第一源7沒極區。PMOS矽控整流 器更包括設置於高壓P井區與高屡N井區下方的N型埋藏 〇503-A31692TWF/Maggie Lin 128^289 ㈢，且^型基底係設置於N型埋藏層的下方。 根據本發明另一較佳實施例所述之PMOS矽控整流器 更包括設置於高壓p井區中且相鄰於第一 N型區的具有高 摻雜濃度的P型區。 根據本發明另一較佳實施例所述之PMOS石夕控整流器 更包括設置於高壓N井區中且相鄰於第一源/汲極區之具 有高摻雜濃度的第二N型區。 根據本發明另一較佳實施例所述之PMOS矽控整流器 的形成方法包括形成相鄰於第二高壓井區之第一高壓井 、=’且第二高壓井區的導電型態孫相反於第一高壓井區的 型憨。PMOS矽控整流器的形成方法更包括形成大體 诉t於第胃、阿髮井區中的第一場區’且第一場區係設置靠 冋壓井區與第二高壓井區的接面，在第一高壓井區 甲形成盥笫~ ρ Ρ Ψ._^ ^努區接觸的第一摻雜區，在第二高壓井區中 I成第二摻雜區一 τ 電型熊，在第°°，弟一摻雜區與第二摻雜區皆具有第一導 摻雜區，繁向壓井區中形成與第一摻雜區接觸的第三 ，丨丨"丨丨、李隹^ 的雜質進行換雜°°糸與具有第二導電型態的高摻雜濃度 第一高壓丼，極介電層以及閘電極係設置於場區、 乂 弟一古.一 一側邊大體對齊於第了阿壓井區的上方，閘極介電層的第 係落在場區的上方。〜摻雜區，且閘極介電層的第二侧邊 根據本發明另—較社_
可以作為靜電放電防謹^施例所述之PM〇S石夕控整流器 石夕控整流器並聯耦t二董。將要被保護的電路與PMOS 電流即可被導通。 0503-A31692TWF/Maggie Lin 1287289 形成第一高壓井區以及第二高壓井區的步驟包括提供 具有第一導電型態的基底，以於基底上形成具有第二導電 型態的埋藏層，第二導電型態係與第一導電型態為相反的 導電型態，具有第一導電型態的摻雜半導體層係設置於埋 藏層的上方，遮蔽部分的摻雜半導體層，並將摻雜半導體 層與具有第二導電型態的雜質進行掺雜，被遮蔽的摻雜半 導體層係形成第一高壓井區，未遮蔽的摻雜半導體層係形 成第二高壓井區。另外，摻雜半導體亦可以為第二導電型 態，而第一高壓井區係透過將摻雜半導體與具有第一導電 型態的雜質摻雜而形成。 根據本發明較佳實施例所述之高壓PMOS裝置以及寄 生珍控整流器被瞬間靜電放電所產生的電壓導通5以保護 PMOS裝置。 【實施方式】 為使本發明之上述目的、特徵和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如
實施例： 以下將介紹根據本發明所述之較佳實施例。必須說明 的是，本發明提供了許多可應用之發明概念，所揭露之特 定實施例僅是說明達成以及使用本發明之特定方式，不可 用以限制本發明之範圍。 第2圖至第12圖係用以描述本發明之較佳實施例的操 0503-A31692TWF/Maggie Lin 8 I287289 作步驟，且此較佳實施例所討論的操作步驟係使 的電路。根據本發明實施例之各個觀點，如，相同 用以代表指定的元件。 如參考標號係 第2圖係顯示形成基底20。基底20較佳為勺 石夕的半導體材料，亦可以為其他半導體材料。其、、已例如 * B 1 I底20較传 良基底。然而，基底20亦可以為Ν型基底。 Ν型埋藏層（N+ buried layer，NBL) a係形成於基底汕 ，亡部，亦即最接近基底2〇之上表面。N型埋藏層土二: 侄為將摻質佈植至基底2 〇的上表面而形成。例如可將銻以 及^或砷佈植至濃度約為l〇16/cm3至l〇ls/Cm3的摻質中。接 Z ’ N型賴層22的掺質可透過將基底2(^熱至約為 p 1000度至1100度之間，而摻雜至基底20之上部。根 據本發明另一實施例，假使基底20為N型基底，則會= 成P型域層。以型埋藏層22係作為電性隔離區，用:將 基底20與形成於N型埋藏層22上之裝置隔離。 第3圖係顯示沈積型埋藏層22上之摻雜半導體 層24、接雜午導體層24較佳為包括例如石夕之半導體，並 且較佳為與具有Ρ型之雜質摻雜。儘管可選擇性的使用其 + 24 a grown)，且可選擇性的作為p-epi層24。當摻雜半導體層 24磊晶成長時，係將ρ型摻質（例如硼）引入，較佳摻質濃 度約介於1015/cm、10i6/cm3:之間。 第4圖係顯示形成光阻34。透過使用微影⑴thography) 技術定義光阻34。接著，佈植N型雜質以形成N井區％， 0503-A31692TWF/Maggie Lin 9 '1287289
亦即為高壓N井區（HVNW) 28。高壓N井區28較佳為包 括銻以及/或石申，銻以及石申可中和（neutralize) P-epi層24中 的P型雜質，並且將佈植的區域轉換為N型。在佈植完成 後，高壓N井區28較佳為具有濃度約介於1015/cm3與 1016cm3之間的純N型雜質。儘管可能會形成淺高壓N井 區28,高壓N井區28的底部較佳為延伸至N型埋藏層22。 光阻34所形成的光罩係遮蔽部分的P-epi層24，以形成P 井區26，亦即為高壓P井區（HVPW) 26。接下來，將光阻 34移除。 根據本發明另一實施例，摻雜半導體層24為N型。 透過遮蔽部分的摻雜半導體層24，並且摻雜P型雜質，可 形成高壓P井區26以及高壓N井區28。 第5A圖以及第5B圖係顯示形成場區（field region) 36。第5A圖係顯示根據本發明一較佳實施例所述之場區 36係透過在高壓P井區26中形成溝槽，以介電材料(例如 二氧化矽或高電漿密度氧化物（HDP oxide))填滿溝槽， 並且執行化學機械研磨將表面磨平而形成。經過上述步驟 所產生的淺溝槽隔離區係為場區3 6。弟5 B圖係顯不根據 本發明另一實施例所述之光罩32(較佳為由氮化矽所形成） 係覆蓋於高壓P井區26以及高壓N井區28的上方。接著 定義光罩32以形成開口 30。場區（亦可以為場氧化層）36 係透過對開口 30執行氧化程序而形成。一般來說，對於 0.25微米或以下的製程，場區較佳為淺溝隔離層區。對於 0.25微米以上的製程，場區較佳為場氧化層。場區36較佳 0503-A31692TWF/Maggie Lin 10 1287289 為設置靠近高壓P井區26與高壓N井區28的接面，使的 接下來形成的MOS裝置會橫跨上述兩個區域。
第6圖係顯示在移除光罩32後，接著定義沈積於晶圓 上之另一光阻層40，以形成開口 42。透過對開口 42執行 P型摻質佈植，分別於高壓P井區26以及高壓N井區28 中形成P型區43、44與46。P型區43、44與46較佳為包 括碳(carbon)以及/或其他P型摻質，且摻雜濃度約為大於 102C)/cm3 的高摻雜(heavily doped)濃度。 第7圖係顯示移除光阻層40，並且形成且定義光阻層 50。執行N型摻質佈植，以分別於高壓P井區26以及高 壓N井區28中形成N型區54與56 型摻質佈植可包括 磷以及/或砷。N型摻質較佳為掺雜至高摻雜濃度約為大於 102C)/cm3的雜質中。在上述實施例中，高摻雜濃度亦即為 雜質濃度大於1 〇2G/cm3。然而，熟悉此技藝的人士皆知道 高摻雜濃度只是根據特定的裝置類型、科技世代、最小尺 寸等所使用之專門用語。因此，本發明係根據被評估之技 術的觀點來解釋這個名詞，而並非用以限定本發明的範 圍。完成佈植後，將光阻層50移除。熟習此項技藝者皆瞭 解，N型區以及P型區的形成順序僅為設計上的選擇。 第8圖係顯示形成閘極介電層60、閘電極62以及間 隙壁64。熟習此項技藝者皆瞭解閘極介電層60、閘電極 62以及間隙壁64的形成步驟，因此在此不加以贅述。閘 電極62之一側壁較佳為落在場區36上方的區域中，使得 閘電極62與P型區44隔開，如此一來，可對閘電極62施 0503-A31692TWF/Maggie Lin 11 1287289 加高電壓。 P型區43、44以及N型區54較佳為以内連線 (interconnect)之方式電性連接，且p型區46與n型區56 較佳為以内連線(interconnect)之方式電性連接。第9圖係 顯示設置於高壓P井區26與高壓N♦井區28之間的寄生pN 一極體D1。電阻R1與R3代表南墨p井區2 6中的寄生電阻。 電阻R2代表南壓N井區28中的寄生電阻。pn二極體Dj 與電阻Ri、R2與R3係形成順向式靜電放電的電流路徑。 W當發生瞬間的靜電放電時，節點57的電位會大於節點59 的電位，使得ESD電流流經靜電放電的電流路徑，以保護 第9圖中的架構免於受到順向式靜電放電的破壞。 根據本發明一較佳實施例亦包括兩個雙極(bip〇lar)電 晶體。第10A圖係顯示分別由p型摻雜區耗、高壓n井 區一8與南二P井區26所形成的第一（pNp)電晶體a的射 極（emitter)基極(base)與集極（conuector)。結合雙極電晶 •體Ql與Q2的電路係為典型的矽控整流器（silicon contrc)iled rectifier’ SCR)。第ι〇Β圖係顯示對應之等效電路的電路 圖。熟習此項技藝者皆瞭解，石夕控整流器具有，，突然拉回 (snap=k)的特徵，其表示當於節點％和節點之間施 加-南麥考電壓時，會將石夕控整流器導通，並且使電流流 ㈣控擎流使得介於節點59和節點57之間的電壓突 然拉回亚且降低。突然拉回的電壓係部分取決於高壓P井 區26與高壓N井區28中的#雜濃度，突然拉回的電壓可 透過增加摻雜濃度而增加，或是透過降低摻雜濃度.而減少。 0503-A31692TWF/Maggie Lin 12 1287289 弟1 1圖係顯示根據本發明一較佳實施例所迷… 電路的示意圖。等效電路包括PMOS電蟲體Pi、〜等效 Di以及P型矽控整流器（psCR)，pM〇s電晶體Pi包:極 區46、汲極區44以及閘極64，p型矽控整流器= 電晶體Qi與Q2。電阻R4係為將電阻幻與R3迷较又亟 效電阻。當節點59的電壓大於節點57的電壓時，的等 控整流器會保護PM0S電晶體Ρι，避免其受到反 2 放電的破壞。相反的，當節點57的電壓大於節點 屋時，二極體D〗會保護PM〇s電晶體ρι，避免其-日、电 向式靜電放電的破壞。因此，根據本發明一較传：：到順 述之靜電放電防護電路對於順向式以及反向柄 皆具有良好的防護能力。 雙放廷 第12圖係顯示根據本發明另一較佳實施例 〜|、 的元件:其中HWMOS包括源極/沒極p型區Μ與:二 壁型區二=
你相砷於P型區44。P型區46、高厣N :區1繼井區2〜ν型區⑷系形成一寄生“ 正流益。在其他較佳實施例中，更可形成N型區％，透過 形成包二極體D1以及寄生電阻ri與R2的電流路 徑，以提供對於順向式靜電放電的防護。 U本發明-較佳實施例較佳作為高可靠度如—y realiable)的HVPMOS |置，但由於HVpM〇s具有釋放靜 電放電電二的月b力’所以亦可作為靜電放電防護裝置。第 12圖亦顯示積體電路68的電路圖，例如邏輯、記憶體陣 0503-A31692TWF/Maggie Lrn 13 Ϊ287289 列等元件，可耦接至節點 個輪出節點59或57發生瞬心i假使積體電路68的-經P型矽控整流哭，# B、靜電放電，ESD電流可流 …吏得界於節點59 1節點57之間的電 屋下降’以保護積體電路68。 〈間的電 第13圖係顯示根插士 放電防11；^ 較佳實施例所逑之靜電 電方4電路的不乾佈局。值得注㈣件、 以及56在第12圖中的佈局係為由内而外，且設置 牛係大_設置於内部的元件圍住。然而，； 白此項技蟄者皆瞭解，在其他的佈局中，元件54、44、62·、 以及56可以為彼此平行的條狀元件。 人、第12圖所#不根據本發明_較佳實施例所迷之靜電 =電防護電路係適料電路級、Μ級甚至是封裝級的靜 =放電防護。第Η圖係顯示—種晶片級的靜電放電防護架 々。積體電路8〇係輕接於晶片86的輪入/輸出接合塾料 之間。假使在輸人/輪出接合塾84之間發生瞬間的靜電放 電，Ρ型矽控整流器82將會導通，使ESD電流通過，則耦 接於輸入/輸出接合墊84之間的積體電路8〇或其他積體電 路（未圖示）將會被保護，因而免於受到靜電放電的破壞。 第15圖係顯示適用於封裝級且相似於第15圖所顯示的靜 電放電防護架構。P型矽控整流器82係電性耦接至封裝92 的輪入/輸出接腳90，以對電路80提供封裝級的靜電放命 防護。 第16圖與第17圖徐顯示本發明較佳實施例的效果。 弟16圖係顯示在傳統HVPMOS裝置的源極區與沒極區之 0503-A31692TWF/Maggie Lin 14 ^87289 間施加參考電壓所得到的漏恭、士 統ΗVPM0 S壯W i 母—個圓圈皆代表對傳 焊 反向式）麥考電壓所得到對應的電 沿著箭頭7〇的方向，參考電麗逐漸增加。值“ 思的疋’當參考電壓持約5Q伏特時，Hv_s裝^ :電流皆維持在約為8W安培简。#參考電 50伏特時，謂M0S會被導通且電壓會迅速拉回。此日Ί 漏電流增加至超過爪4安培，表示裝置的等級下降。^
伟相^二圖係顯不根據本發明較佳實施例所述之漏電产 偏目當於在《59與節點57之間施 P 母-個圓圈係代表對節點59與節點57之間施加 所得到對應的電壓應力。沿|1電屋 小於p型w流哭的導向，當參考電屋 主工一々“„的¥璁電壓時，參考雷 加。當參考電壓小於約52伏蚌 + 一 一安培附近。當參考電壓伏二;=維持在約為 整流器會被導通且電二，特時’p型梦控 〇 电1曰迅連拉回。由箭頭74所連接的方 形係顯不當P型魏整流器被導通後，節點％與節點w 之間的壓降。值得注意的是，在p㈣控整流器被導通後， 2維持相同的漏電流。因此，p型石夕控整流器的效能並 士曰叉到ESD電壓應力的影響，直到裝置受到超高反向電 ^(例如方形76或78的位置）而被破壞。 办，車乂第16圖與第17圖’可以看出傳統Hvj>M〇s裝置 ^易受到反向式靜電放電的破壞，而根據本發明較佳實施 =所述之P型石夕控整流器，可以將反向式電流引入，以保 灰積體電路，使其免於受到反向式靜電放電的破壞。 °5〇3-A31692TWF/Maggie Lin 15 1287289 實驗結果顯示本發明之較佳實施例在機械模式 (machine mode)或是人體模式（human body mode)下，顯然 可承受較高的靜電電壓，特別是對於反向式靜電放電所產 生的電壓。第1表係顯示實驗結果。 第1表 裝置 人體模式 順向電壓 人體模式 反向電壓 機械模式 順向電壓 機械模式 反向電壓 m 高壓P型 1 金氧半導 體 > 8千伏 特 < 0.5千伏 特 〜150伏特 < 50伏特 P型矽控整 流器 > 8千伏 特 〜7千伏特 〜850伏特 〜650伏特 從第1表中可看出，本發明之較佳實施例在機械模式 下，可承受約為850伏特的順向電壓，以及約為650伏特 的反向電壓。然而，傳統HVPMOS在機械模式下，只能承 • 受約為150伏特的順向電壓，以及約為50伏特的反向電壓。 本發明雖以較佳實施例揭露如上，然其並非用以限定 本發明的範圍，任何熟習此項技藝者，在不脫離本發明之 精神和範圍内，當可做些許的更動與潤飾，因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。 0503-A31692TWF/Maggie Lin 16 1287289 【圖式簡單說明】 第1圖係顯示傳統用以防護順向式靜電放電，但容易 受到反向式靜電放電所破壞的高壓P型金氧半導體。 第 2〜4、5A、5B、6〜9、10A、10B 及 11、12 圖係顯 示根據本發明較佳實施例的操作步驟之剖面圖。 第13圖係顯示根據本發明較佳實施例所述之靜電放 電防護電路的不範佈局。 第14圖以及第15圖係分別顯示晶片級與封裝級的靜 電放電防護架構。 第16圖係顯.示傳統高壓P型金氧半導體的實驗結果， 由於反向式的靜電放電所產生的電壓使得漏電流增加。 第17圖係顯示根據本發明較佳實施例的實驗結果，其 中漏電流並不會受到反向式靜電放電所產生的電壓的影 響，直到此較佳實施例受到大電流的破壞。 【主要元件符號說明】 4〜〉及極區， 8〜淺溝槽隔離區； 12〜閘極氧化層； 16、26〜南麼：P井區， 20〜基底； 24〜摻雜半導體層，· 32〜光罩； 36〜場區， 2〜高壓P型金氧半導體; 6〜源極區； 10、62〜閘電極； 14、28〜南屢N井區， 18、54、56〜N 型區； 22〜N型埋藏層； 30、42〜開口； 34、40、50〜光阻層； 0503-A31692TWF/Maggie Lin 17 1287289 43、44、46〜P 型區； 60〜閘極介電層； 68、80〜積體電路； 76、78〜方形； 84〜輸入/輸出接合墊； 90〜輸入/輸出接腳；
Rl、R2、R3、R4〜電阻； Ql、Q2〜雙極電晶體； 57、59〜節點； 64〜間隙壁； 70、72、74〜箭頭； 82〜P型矽控整流器； 86〜晶片， 92〜封裝； D1〜二極體； P1〜PMOS電晶體。
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Claims (1)

1287289 十、申請專利範圍： 1.一種高壓p型金氧半導體裝置，具有靜電放電防護 功能，包括： 一基底，摻雜具有一第一導電型態之雜質； 一埋藏層，設置於上述基底中，並且摻雜具有一第二 導電型態之雜質，其中上述第二導電型態不同於上述第一 導電型態； ^ 一第一高壓井區，覆蓋上述埋藏層，並且摻雜具有上 述第一導電型態的雜質； 一第二高壓井區，覆蓋上述埋藏層，並且摻雜具有上 述第二導電型態之雜質，其中上述第二高壓井區係與上述 第一南壓井區有貫體接觸， 一場區，大體設置於上述第一高壓井區中接近上述第 一高壓井區與第二南壓井區之間的接面處， 一第一摻雜區以及一第二摻雜區，摻雜具有上述第一 Φ 導電型態之雜質，其中上述第一摻雜區係設置於上述第一 高壓井區中，並且與上述場區有實體接觸，且上述第二摻 雜區係設置於上述第二高壓井區中； 一第三摻雜區，設置於上述第一高壓井區中並與上述 第一摻雜區有實體接觸，並且摻雜具有上述第二導電型態 之雜質，· 一閘極介電層，設置於上述場區、第一高壓井區以及 第二高壓井區上，上述閘極介電層具有大體對齊於上述第 二摻雜區之侧邊之一第一侧邊，以及覆蓋上述場區之一第 0503-A31692TWF/Maggie Lin 19 1287289 二側邊；以及 —閘電極，設置於上述閘極介電層上。 和2·如申請專利範圍第丨項所述之高壓p型金氧半導體 其中上述第一導電型態係為p型， — 型態係為贝型。 k弟一 v電 3.如申請專利範圍第j項所述之高壓p型金氧半導體 衣 其中上述場區係為一淺溝槽隔離區。 狀4·如申請專利範圍第1項所述之高壓P型金氧半導體 衣置其中上述％區係為一場氧化層。 一 5·如申請專利範圍第2項所述之高屢p型金氧半導體 j ’更包括具有上述第一導電型態之一第四接雜區，設 ^上述第—高壓井區中，並且與上述第三摻雜區實體接 ^6.如中請專利範圍第i項所述之高屋p型金氧半導體 =呈’更包括具有上述第二導電型態之一第五捧雜區，設 觸於上遠第H井區中，並且與上述第二摻雜區實體接 裝置7:如:;1專二觸1項㈣之高…金氧半導體 弟二以及*三摻雜區之雜質漠度皆 8. 如申請專利範圍第i項所述之高屋p型金氧半導體 ^ ’ Γ述埋藏層之雜質濃度係約介於l〇16/cm3盘 10 /cm之間。 〆、 9. 如申請專利範圍第1項所述之高屋P型金氧半導體 0503-A31692TWF/Maggie Lin 20 1287289 裝置，其中上述第一高壓井區與第二高壓井區之雜質濃度 皆約介於l〇15/cm3與1016/cm3之間。 10. 如申請專利範圍第1項所述之高壓P型金氧半導體 裝置，其中上述裝置係設置於一半導體晶片中，且其中上 述第一摻雜區以及第二摻雜區係電性耦接至上述半導體晶 片的輸入/輸出接合墊。 11. 如申請專利範圍第1項所述之高壓P型金氧半導體 ^ 裝置，其中上述裝置係封裝於一封裝中，且其中上述第一 摻雜區以及第二摻雜區係電性耦接至上述封裝的輸入/輸 出接腳。 12. —種半導體裝置，具有一高壓P型金氧半電晶體， 其中上述高壓P型金氧半電晶體具有靜電放電防護功能， 上述半導體裝置包括： ——P型金氧半電晶體包括： 一第一源/汲極區，設置於一高壓P井區中，並摻雜一 L__ • P型雜質； 一第二源/汲極區，設置於一高壓N井區中，並摻雜上 述P型雜質，其中上述高壓P井區係與高壓N井區有實體 接觸； 一場區，與上述第一源/汲極區有實體接觸，其中場區 係大體設置接近上述高壓P井區與高壓！弁區的接面，且 大體設置於一閘極介電層下；以及 一第一 N型區，具有高摻雜濃度，設置於上述高壓P 井區中，並相鄰於上述第一源/汲極區； 0503-A31692TWF/Maggie Lin 21 1287289 一 N型埋藏層，具有高摻雜濃度，設置於上述高壓P 井區與高壓N井區下方；以及 一 P型基底，設置於上述N型埋藏層下方。 13. 如申請專利範圍第12項所述之半導體裝置，更包 括一第二N型區，具有高掺雜濃度，設置於上述高壓N井 區中，並相鄰於上述第二源/汲極區。 14. 如申請專利範圍第12項所述之半導體裝置，更包 蠢 括一 P型區，具有高摻雜濃度，設置於上述高壓P井區中， 並相鄰於上述第一 N型區。 15. 如申請專利範圍第12項所述之半導體裝置，其中 上述第一 N型區以及第一源/>及極區係以内連線之方式電 性連接。 16. 如申請專利範圍第12項所述之半導體裝置，其中 上述高壓N井區係與上述N型埋藏層有實體接觸。 17. 如申請專利範圍第12項所述之半導體裝置，其中 φ 上述高壓N井區係透過部分的上述高壓P井區與上述N型 埋藏層分隔。 18. —種具有靜電放電防護功能之高壓P型金氧半導體 裝置的製造方法，包括·· 提供具有一第一導電型態之一基底； 於上述基底之上部形成具有一第二導電型態之一埋藏 層，且上述第二導電型態不同於上述第一導電型態； 形成相鄰於一第二南壓井區之一第一南壓井區， 於上述第一高壓井區中形成一第一場區，且上述第一 0503-A31692TWF/Maggie Lin 22 1287289 場區係接近上述第一高壓井區與第二高壓井區的接面； 於上述第一高壓井區中形成一第一摻雜區，且上述第 一摻雜區係與上述場區以及設置於上述第二高壓井區中之 一第二摻雜區實體接觸，其中上述第一、第二摻雜區具有 上述第一導電型態； 於上述第一高壓井區中形成一第三摻雜區，且上述第 三摻雜區係與上述第一摻雜區實體接觸，其中上述第三摻 ^ 雜區係摻雜至具有高摻雜濃度之上述第二導電型態中； 於上述場區與上述第一、第二高壓井區的接面形成一 閘極介電質，上述閘極介電質具有大體對齊於上述第二摻 雜區之一第一側邊，以及設置於上述場區上之一第二側 邊；以及 於上述閘極介電質上形成一閘電極。 19. 如申請專利範圍第18項所述之具有靜電放電防護 功能之高壓P型金氧半導體裝置的製造方法，其中形成上 φ 述第一、第二高壓井區的步驟包括·· 於上述埋藏層上方形成具有上述第一導電型態之一摻 雜半導體層；以及 遮蔽部分上述摻雜半導體層，且將上述摻雜半導體層 與具有上述第二導電型態之一雜質執行摻雜，其中被遮蔽 的部分上述摻雜半導體層係形成上述第一高壓井區，且未 遮蔽的部分上述摻雜半導體層係形成上述第二高壓井區。 20. 如申請專利範圍第18項所述之具有靜電放電防護 功能之高壓P型金氧半導體裝置的製造方法，其中形成上 0503-A31692TWF/Maggie Lin 23 1287289 述第一、第二高壓井區的步驟包括： 於上述埋藏層上方形成具有上述第二導電型態之一摻 雜半導體層；以及 遮蔽部分上述摻雜半導體層，且將上述摻雜半導體層 與具有上述第一導電型態之一雜質執行摻雜，其中被遮蔽 的部分上述摻雜半導體層係形成上述第二高壓井區，且未 遮蔽的部分上述摻雜半導體層係形成上述第一高壓井區。 21. 如申請專利範圍第18項所述之具有靜電放電防護 功能之高壓P型金氧半導體裝置的製造方法，其中上述第 一導電型態係為P型，且上述第二導電型態係為N型。 22. 如申請專利範圍第18項所述之具有靜電放電防護 功能之高壓P型金氧半導體裝置的製造方法，其中形成上 述埋藏層的步驟包括饰植。 23. 如申請專利範圍第18項所述之具有靜電放電防護 功能之高壓P型金氧半導體裝置的製造方法，其中形成上 φ 述摻雜半導體層的步驟包括磊晶成長上述摻雜半導體層。 24. 如申請專利範圍第18項所述之具有靜電放電防護 功能之高壓P型金氧半導體裝置的製造方法，更包括將上 述第一摻雜區以内連線的方式連接至上述第二摻雜區。 0503-A31692TWF/Maggie Lin 24
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