CN103178058A - 一种基于pd soi 的二极管辅助触发esd 保护电路 - Google Patents

Abstract

本发明公开了一种基于PD SOI的二极管辅助触发ESD保护电路，在该结构中，栅极采用条形栅结构，漏区和源区采用漏深源浅非对称结构，在漏端一侧，除了进行深N+注入外，还在漏端边侧和中间进行P+注入，以形成P+N+二极管；在源端，同样采取N+和P+间隔注入的方式，但源端的P+注入不应太宽，且应该和漏端相对应的N+的中间位置对齐。源端的N+和P+无需通过SAB层覆盖，在进行硅化物工艺时可以短接在一起以形成体接触。该结构具有可调开启电压、抗辐照能力强、导通均匀性好和消除边缘漏电等优点，可以有效地应用于输入PAD、输出PAD以及电源和地之间的ESD保护。

Description

一种基于PD SOI 的二极管辅助触发ESD 保护电路

技术领域

本发明属于静电放电（ESD）保护电路技术领域，涉及一种基于PD SOI的二极管辅助触发ESD保护结构。 

背景技术

由于SOI CMOS器件具有功耗低、抗干扰能力强、集成度高、速度快、抗辐照能力强、彻底消除闩锁效应等优点，因此SOI技术在高性能VLSI、高压、高温、抗辐照、低压低功耗、存储器及三维集成电路等领域具有广阔的应用空间。但由于SOI技术中硅膜的厚度很薄，大大限制了体硅CMOS工艺中ESD保护结构在SOI技术中的移植，如四层三结的SCR保护结构、纵向二极管结构等。同时，由于SOI器件之间完全被SiO₂隔离，而SiO₂的热导率只有Si的1/100，这将加速SOI器件热量积累，很容易导致过热而失效，因此ESD保护已经成为SOI集成电路可靠性设计的难点。 

GGNMOS是CMOS集成电路中应用最为广泛的ESD保护电路结构之一，ESD应力作用下其典型的TLP(Transmission Line Pulse，TLP)测试I-V特性曲线如图1所示，为了达到保护内部电路和获得更高的ESD保护能力的目的，通常要求：（1）开启电压Vt1和二次击穿电压Vt2小于栅氧击穿电压；（2）二次击穿电压Vt2大于开启电压Vt1，以保证在二次击穿之前，多个并联的叉指管都能够被触发，提高ESD保护能力。 

随着集成电路工艺节点的不断缩小，特别是在深亚微米和纳米工艺节点，多晶硅栅氧化层的厚度越来越薄，结深越来越浅，MOS管中漏和衬底的PN结反向击穿电压下降的速度比栅氧化层击穿电压的速度要快很多，就存在GGNMOS尚未开启而内部电路的栅氧化层已经击穿的危险，因此，降低GGNMOS的开启电压Vt1，使其小于内部栅氧化层的击穿电压就显得颇为眉睫。同时降低开启电压Vt1，使其小于二次击穿电压Vt2，以保证多个并联叉 指管的均匀导通，提高ESD保护能力。 

通常采用的降低开启电压Vt1的方法有栅耦合技术和衬底触发技术，但栅耦合技术存在“触发死区”和“误触发”现象，同时耦合电路采用的电容和电阻会大大增加芯片面积。而衬底触发技术中的触发电路在ESD应力下，存在热载流子效应和栅氧化层可靠性问题。 

在PD SOI工艺中，埋层氧化物的存在限制了体硅工艺中诸多行之有效的ESD保护结构，如纵向二极管、SCR和厚场氧晶体管（TFO）等，而GGNMOS则是已被证明非常有效的ESD保护结构，如果在PD SOI工艺中进行使用，若使用条形栅，由于“鸟嘴”效应带来的边缘漏电在辐照条件下回非常大，如果采用H型栅结构，其体接触在两端，而单根保护管的尺寸非常宽，浮体效应会比较严重，在正常工作情况下保护管的源漏之间的漏电可能会比较大。 

发明内容

本发明解决的问题在于提供一种基于PD SOI的二极管辅助触发ESD保护电路，能够降低开启电压，同时又能保证ESD保护结构在辐照条件下漏电小。 

本发明是通过以下技术方案来实现： 

一种基于PD SOI的二极管辅助触发ESD保护电路，包括隔离氧化层和栅极，栅极为条形栅结构，由栅极氧化层上生长多晶硅poly层组成；栅极一侧为漏区，栅极另一侧为源区； 

漏区包括N+注入和P+注入，P+注入设在漏端边侧和中间，P+注入区域不引出，漏端P+注入区域覆盖有SAB层；P+注入之间为N+注入，N+注入穿通漏区的隔离氧化层；并对漏端N+和P+注入区域靠近栅极端覆盖SAB层； 

源区包括连接形成体接触的N+注入和P+注入，N+注入和P+注入相互间隔，其中源区两侧为N+注入，P+注入位置与漏区的N+注入的中间位置对齐，N+注入深度为隔离氧化层的1/3～1/2，P+注入与N+注入的宽度比为 1:10～1:5。 

所述的隔离氧化层为SiO₂层，隔离氧化层还包覆外周。 

所述的漏区SAB层将漏区P+注入覆盖，同时将N+注入和P+注入靠近栅极的部分进行覆盖，以形成镇流电阻；SAB层的宽度为1μm～5μm。 

所述的漏区的P+注入和N+注入形成P+N+二极管，辅助寄生的NPN管导通进行电流泄放，N+注入和P+注入的间距根据所需开启电压的大小进行调节。 

所述的漏区的P+注入的宽度为0.5μm～3μm。 

所述的源区的N+注入和P+注入在进行硅化物工艺时短接在一起以形成体接触。 

与现有技术相比，本发明具有以下有益的技术效果： 

本发明提供的基于PD SOI的二极管辅助触发ESD保护电路，栅极采用条形栅结构，漏区和源区采用漏深源浅非对称结构，在漏端一侧，除了进行深N+注入（将整个硅膜穿通）外，还在漏端边侧和中间进行P+注入，以形成P+N+二极管，辅助触发寄生的NPN管导通进行电流泄放，N+注入和P+注入的间距可以根据所需开启电压的大小进行调节，在漏端两边侧进行P+注入，无法形成边缘NMOS管，就消除了在总剂量辐照条件下存在大的泄漏电流。漏端进行P+注入的目的主要是为了形成P+N+二极管，而P+端不需要引出，因此为了防止在进行硅化物工艺时将漏端的N+和P+短接在一起，采用SAB层对P+进行覆盖，同时对N+和P+靠近栅处进行覆盖，形成镇流电阻，利于多个并联管子的均匀导通。在源端，同样采取采取N+和P+间隔注入的方式，但源端的P+注入不应太宽，且应该和漏端相对应的N+的中间位置对齐。源端的N+和P+无需通过SAB层覆盖，在进行硅化物工艺时可以短接在一起以形成体接触。 

本发明所提出基于PD SOI工艺的二极管辅助触发ESD保护结构的开启 电压可以通过改变漏端N+和P+的间距灵活调节；漏端利用SAB层阻挡硅化物的形成，可以保留漏端寄生的镇流电阻，利于多个并联叉指管均匀导通；漏深源浅非对称结构可以减弱甚至消除总剂量辐照导致的SOI MOSFET背沟道漏电问题，具有很强的抗辐照能力；漏端边缘P+注入，无法形成边缘NMOS管，消除总剂量辐照条件下的边缘漏电。 

本发明解决了开启电压Vt1大于栅氧化层击穿电压而造成内部电路失效的问题，同时使开启电压Vt1小于二次击穿电压Vt2，保证多个并联叉指管的均匀导通，提高多指并联GGNMOS管的ESD保护能力。同时保证ESD保护管在辐照条件下由于浮体效应而导致漏电非常小。 

本发明通过在漏端添加P+注入形成辅助触发N+P+二极管，改变N+和P+的间距来达到调节寄生NPN管开启电压的目的，和常规GGNMOS相比，该结构一方面可以消除总剂量辐照条件下边缘NMOS管导致的漏电问题，另一方面可以通过改变N+和P+的间距达到灵活调节开启电压的目的。同时漏端N+注入将整个硅膜穿通，而源端N+注入将整个硅膜部分穿通，即使辐照感应电荷使背沟道发生反型，也无法在源漏区之间形成导电通道，因而可以减弱甚至消除总剂量辐照导致的SOI MOSFET背沟道漏电问题，具有很强的抗辐照能力。本发明提出的基于PD SOI工艺的二极管辅助触发ESD保护结构，可以有效地应用于输入PAD、输出PAD以及电源和地之间的ESD保护。 

附图说明

图1是ESD作用下GGNMOS典型TLP测试的I-V特性曲线。 

图2是本发明的结构示意图。 

图3是图2的AA'剖面图。 

图4是图2的BB'剖面图。 

图5是本发明的等效电路图。 

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。 

如图2、图3和图4所示，一种基于PD SOI的二极管辅助触发ESD保护电路，包括隔离氧化层（SiO2层），将整个器件包围起来，栅极是由栅极氧化层上生长多晶硅poly层组成，栅极采用条形栅结构，栅极左侧为漏区，栅极右侧为源区，漏区采用将整个硅膜穿通的N+深注入，在漏端边侧和中间进行P+注入，P+注入区域不需要引出，漏端P+注入区域还覆盖有SAB层，并对漏端N+和P+注入区域靠近栅处覆盖SAB层（SAB层距离栅极为1μm～5μm）；源区采用N+浅注入，注入深度为硅膜的1/3～1/2，采取N+和P+间隔注入的方式，源端的P+注入不应太宽（源端P+和N+的比例介于1:10～1:5），并和漏端相对应的N+的中间位置对齐，源端的N+和P+连接形成体接触。 

在漏端去，P+注入为：在漏端边缘和中间进行P+注入，边缘的P+注入保证无法形成边缘NMOS管，有效防止因为“鸟嘴效应”而导致的边缘漏电；漏端P+和N+间距根据所需开启电压的大小灵活调节，N+和P+的间距介于0～1μm之间；漏端P+注入的宽度不应太小，介于0.5μm～3μm之间，否则调节开启电压的作用不是很明显。N+注入为：漏区采用N+深注入，将整个硅膜穿通， 

漏端SAB层为：漏端SAB层将漏端P+覆盖，同时将N+和P+靠近栅极部分进行覆盖，以形成镇流电阻；SAB层的宽度不应太小，介于1μm～5μm，否则镇流作用不明显，不能保证多指并联该结构均匀导通。 

在源区，P+注入：源端P+注入和源端N+注入间隔存在，间隔距离（N+宽度）不应太大，介于5μm～15μm，否则将会存在浮体效应，源端的P+注入不应太宽，并和漏端相对应的N+的中间位置对齐，源端的N+和P+无需通过 SAB层覆盖，在进行硅化物工艺时可以短接在一起以形成体接触。源区采用N+浅注入，将硅膜部分穿通，防止因总剂量效应而导致的背沟漏电；源区注入的深度本领域的设计师可以调节N+注入的剂量和能量而进行控制，注入深度为硅膜的1/3～1/2。 

上述栅极采用条形栅结构，漏区和源区采用漏深源浅非对称结构，在漏端一侧，除了进行深N+注入（将整个硅膜穿通）外，还在漏端边侧和中间进行P+注入，以形成P+N+二极管，辅助寄生的NPN管导通进行电流泄放。 

在漏区，N+注入和P+注入的间距可以根据所需开启电压的大小进行调节，在漏端两边侧进行P+注入，无法形成边缘NMOS管，就消除了在总剂量辐照条件下存在大的泄漏电流。漏端进行P+注入的目的主要是为了形成P+N+二极管，而P+端不需要引出，因此为了防止在进行硅化物工艺时将漏端的N+和P+短接在一起，采用SAB层对P+进行覆盖，同时对N+和P+靠近栅处进行覆盖，形成镇流电阻，利于多个并联管子的均匀导通。 

源端的N+和P+无需通过SAB层覆盖，在进行硅化物工艺时可以短接在一起以形成体接触。在进行ESD保护时，正向放电通道如图4所示，反向放电通道如图3所示。 

所提出的基于PD SOI工艺的二极管辅助触发ESD保护结构的等效电路如图5所示，其中R1为漏端SAB层阻挡硅化物所形成的镇流电阻，利于多个该类管子并联时均匀导通，D1为漏端N+和P+组成的寄生二极管，R2为栅极下面体区的寄生电阻，M1为NMOS管，T1为寄生的NPN晶体管，该ESD保护结构在进行ESD保护时的工作原理如下： 

当正向的ESD电压施加在漏端N+的时候，漏端N+和P+形成的D1首先发生齐纳击穿（击穿电压约为4-6V左右），产生电流流过源区下的体区寄生电阻R2，当电阻上的电压高于0.7V时，寄生NPN管T1开启，对产生的ESD电流进行泄放。 

当反向的ESD电压施加在漏端的时候，源端P+、体区P-和漏端N+形成的P+P-N+二极管正偏，利用该二极管的正向导通对产生的ESD电流进行泄放。 

该基于PD SOI工艺的二极管辅助触发ESD保护结构具有可调开启电压，多个管子并联时导通均匀性好，抗辐照能力强等优点，可以有效地应用于输入PAD、输出PAD以及电源和地之间的ESD保护。 

以上内容是结合该基于PD SOI工艺可调开启电压的抗辐照ESD保护结构的版图、剖面图和等效电路图对本发明所作的进一步详细说明，但不能认定本发明仅限于此，对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，采用N+P+辅助触发的思路以及其它的推演或替换，都应当视为属于本发明所提交的权利要求书确定专利保护范围。 

Claims (6)

1.一种基于PD SOI的二极管辅助触发ESD保护电路，其特征在于，包括隔离氧化层和栅极，栅极为条形栅结构，由栅极氧化层上生长多晶硅poly层组成；栅极一侧为漏区，栅极另一侧为源区；

漏区包括N+注入和P+注入，P+注入设在漏区边侧和中间，P+注入区域不引出，漏区P+注入区域覆盖有SAB层；P+注入之间为N+注入，N+注入穿通漏区的隔离氧化层；并对漏区N+和P+注入区域靠近栅极端覆盖SAB层；

源区包括连接形成体接触的N+注入和P+注入，N+注入和P+注入相互间隔，其中源区两侧为N+注入，P+注入位置与漏区的N+注入的中间位置对齐，N+注入深度为隔离氧化层的1/3～1/2，P+注入与N+注入的宽度比为1:10～1:5。

2.如权利要求1所述的基于PD SOI的二极管辅助触发ESD保护电路，其特征在于，所述的隔离氧化层为SiO₂层，隔离氧化层还包覆外周。

3.如权利要求1所述的基于PD SOI的二极管辅助触发ESD保护电路，其特征在于，所述的漏区SAB层将漏区P+注入覆盖，同时将N+注入和P+注入靠近栅极的部分进行覆盖，以形成镇流电阻；SAB层的宽度为1μm～5μm。

4.如权利要求1所述的基于PD SOI的二极管辅助触发ESD保护电路，其特征在于，所述的漏区的P+注入和N+注入形成P+N+二极管，辅助寄生的NPN管导通进行电流泄放，N+注入和P+注入的间距根据所需开启电压的大小进行调节。

5.如权利要求1所述的基于PD SOI的二极管辅助触发ESD保护电路，其特征在于，所述的漏区的P+注入的宽度为0.5μm～3μm。

6.如权利要求1所述的基于PD SOI的二极管辅助触发ESD保护电路，其特征在于，所述的源区的N+注入和P+注入在进行硅化物工艺时短接在一起以形成体接触。

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