CN106206571B - 双向高阻等离子体保护电路及其制造方法 - Google Patents

Abstract

本发明涉及集成电路制造技术领域，尤其涉及一种双向高阻等离子体保护电路及其制造方法，本发明的保护电路采用多个二极管串联，具有双向不导通特性，从而使双向加压测试可以顺利进行，节省芯片面积；并且，本发明将集成电路制造工艺中各种离子注入类型进行组合，对于金属氧化物晶体管，通过源漏掺杂和阱掺杂的组合，形成串联的极性相反连接的PN结二极管结构，使其与金属氧化物晶体管栅极并联；当金属氧化物晶体管栅极加压时，由极性相反连接的PN结二极管构成的保护电路中至少一个PN结二极管处于反偏不导通状态，从而保证加压正常。

Description

双向高阻等离子体保护电路及其制造方法

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种双向高阻等离子体保护电路及其制造方法。

背景技术

集成电路制造的工艺评估与监控需要各种测试结构作为载体。测试结构的输入输出端需要连接到金属垫上，从而可以对测试结构进行信号输入输出。在工艺过程中，金属垫相对于测试结构是很大的电荷收集天线，电荷会通过金属垫传导至测试结构上，对测试结构产生应力，导致测试结构退化甚至失效，从而失去功能。所以对测试结构进行保护，避免工艺过程中的电荷损伤测试结构，才能保证测试结构正常评估和监控制造工艺。

测试结构的保护在满足工艺过程中避免电荷损伤的要求外，还要尽量避免干扰测试结构的功能，保证测试结构能够正常进行测试。

目前多采用单个PN结二极管和氧化物电容两种方式进行测试结构保护，将二极管或氧化物电容与测试结构栅极并联。工艺过程中，二极管呈导通状态，工艺电荷优先通过二极管被导走，实现对测试结构的保护；氧化物电容通过与测试结构分担电荷的原理将电荷应力降到最低。

这种采用单个PN结二极管的保护方式有两大缺陷，一是二极管的单向导通特性使测试过程中测试结构只能加单向电压或电流，保证二极管不导通，测试结构才能正常工作这样会限制测试结构的测试分析能力，例如交流应力测试分析；而采用氧化物电容的保护方式，需要大面积的电容来分摊工艺电荷，占用芯片面积，不利于测试结构的设计。

发明内容

鉴于上述技术问题，本发明旨在设计一种简单灵活的保护方式，保护测试结构避免工艺电荷损伤的同时，不限制测试结构的加压方向，提高测试结构的分析能力。

本发明解决上述技术问题的主要技术方案为：

一种双向高阻等离子体保护电路，其特征在于，包括：

金属氧化物半导体场效应晶体管；

串联的至少两个保护二极管，与所述金属氧化物半导体场效应晶体管连接；并且

所述串联的至少两个保护二极管正极对接或负极对接，以使当所述金属氧化物半导体场效应晶体管的栅极加压时，至少一个所述保护二极管反偏截止，以保护所述金属氧化物半导体场效应晶体管。

优选的，上述的双向高阻等离子体保护电路，其中，所述金属氧化物半导体场效应晶体管为NMOS管。

优选的，上述的双向高阻等离子体保护电路，其中，所述串联的至少两个保护二极管包括第一至第三保护二极管；

其中，所述第一保护二极管的负极与所述NMOS管的栅极连接，正极与所述第二保护二极管的正极连接；并且

所述第二保护二极管的负极与所述第三保护二极管的负极连接，且所述第三保护二极管的正极与所述NMOS管的N沟道连接。

优选的，上述的双向高阻等离子体保护电路，其中，所述金属氧化物半导体场效应晶体管为PMOS管。

优选的，上述的双向高阻等离子体保护电路，其中，所述串联的至少两个保护二极管包括第四至第六保护二极管；

其中，所述第四保护二极管的正极与所述PMOS管的栅极连接，负极与所述第五保护二极管的负极连接；并且

所述第五保护二极管的正极与所述第六保护二极管的正极连接，且所述第六保护二极管的负极与所述PMOS管的P沟道连接。

本发明还提供一种双向高阻等离子体保护电路的制造方法，其特征在于，包括：

提供一半导体衬底，在所述半导体衬底中掺杂形成阱区，并在所述阱区中进行源漏掺杂以形成MOS管结构；

临近所述阱区，在所述半导体衬底的一侧边缘掺杂制备若干串联的PN结，以形成用于保护所述MOS管结构的若干串联的保护二极管。

优选的，上述的制造方法，其中，所述阱区为P型阱区，于所述P型阱区中形成的所述MOS管结构为NMOS管。

优选的，上述的制造方法，其中，所述掺杂制备若干串联的PN结的步骤包括：

临近所述P型阱区，在所述半导体衬底的一侧边缘注入N型离子，以形成第一N型掺杂区，且所述第一N型掺杂区与所述P型阱区接触；

在所述第一N型掺杂区中注入P型离子，以形成P型掺杂区，且所述第一N型掺杂区将所述P型掺杂区包围；以及

在所述P型掺杂区中注入N型离子，以形成第二N型掺杂区，且所述P型掺杂区将所述第二N型掺杂区包围；

其中，所述第二N型掺杂区与所述P型掺杂区的接触界面形成第一PN结，所述P型掺杂区与所述第一N型掺杂区的接触界面形成第二PN结，所述第一N型掺杂区与所述P型阱区的接触界面形成第三PN结。

优选的，上述的制造方法，其中，所述第一PN结的N型区通过接头与所述NMOS管的栅极连接。

优选的，上述的制造方法，其中，所述阱区为N型阱区，于所述N型阱区中形成的所述MOS管结构为PMOS管。

优选的，上述的制造方法，其中，所述掺杂制备若干串联的PN结的步骤包括：

临近所述N型阱区，在所述半导体衬底的一侧边缘注入P型离子，以形成第一P型掺杂区，且所述第一P型掺杂区与所述N型阱区接触；

临近所述第一P型掺杂区，在所述半导体衬底的所述一侧边缘注入N型离子，以形成N型掺杂区，且所述N型掺杂区与所述第一P型掺杂区接触；以及

在所述N型掺杂区中注入P型离子，以形成第二P型掺杂区，且所述N型掺杂区将所述第二P型掺杂区包围；

其中，所述第二P型掺杂区与所述N型掺杂区的接触界面形成第一PN结，所述N型掺杂区与所述第一P型掺杂区的接触界面形成第二PN结，所述第一P型掺杂区与所述N型阱区的接触界面形成第三PN结。

优选的，上述的制造方法，其中，所述第一PN结的P型区通过接头与所述PMOS管的栅极连接。

上述技术方案具有如下优点或有益效果：

本发明设计的双向高阻等离子体保护电路，能够保护测试结构（例如金属氧化物半导体场效应晶体管）免受工艺电荷损伤，同时提升测试结构的测试分析功能；本发明的保护电路采用多个二极管串联，具有双向不导通特性，从而使一些双向加压测试（如交流应力测试）可以顺利进行，避免了针对双向测试单独设计测试结构，节省芯片面积；并且，本发明采用集成电路制造工艺中各种离子注入类型进行组合，制造形成多个串联的PN二极管，例如对于N型和P型金属氧化物晶体管，通过源漏（Source/Drain）掺杂和阱（Well）掺杂的组合，形成串联的极性相反连接的PN结二极管结构，使其与MOS晶体管栅极并联；当MOS晶体管栅极加压时，由极性相反连接的PN结二极管构成的双向不导通电路中至少一个PN结二极管处于反偏不导通状态，从而保证加压正常。

附图说明

参考所附附图，以更加充分地描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1是本发明的双向高阻等离子体保护电路应用于NMOS管的电路图；

图2是本发明的双向高阻等离子体保护电路应用于NMOS管的结构图；

图3是本发明的双向高阻等离子体保护电路应用于PMOS管的电路图；

图4是本发明的双向高阻等离子体保护电路应用于PMOS管的结构图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。当然除了这些详细描述外，本发明还可以具有其他实施方式。

本发明采用集成电路制造工艺中各种离子注入类型进行组合，结构测试结构给出相应的串联二极管方案。例如对于N型和P型金属氧化物晶体管，通过Source/Drain掺杂和Well掺杂的组合，形成串联PN结二极管结构，使其与晶体管栅极并联以保护晶体管。

下面结合具体的实施例以及附图详细阐述本发明的双向高阻等离子体保护电路及其制造方法。

实施例一：

本发明的串联二极管方案可运用于任何需要测试保护的集成电路，本实施例以串联二极管与NMOS管组合形成双向高阻等离子体保护电路为例进行阐述。

如图1所示，本实施例的保护电路包括：

NMOS管（N-Metal-Oxide-Semiconductor），即N型金属-氧化物-半导体场效应晶体管；

串联的至少两个保护二极管（图中以三个为例进行展示，分别为保护二极管A、保护二极管B及保护二极管C），与该NMOS管连接，且多个保护二极管正极对接或负极对接，以使当NMOS管的栅极加压时，至少一个保护二极管反偏截止，以保护NMOS管。

具体的，三个保护二极管与NMOS管之间的连接方式为：第一保护二极管A的负极与NMOS管的栅极（图中标示为G）连接，正极与第二保护二极管B的正极连接，第二保护二极管B的负极与第三保护二极管C的负极连接，且第三保护二极管C的正极与NMOS管的N沟道连接。

采用这种二极管正极对接或负极对接的连接方式的有益之处在于：使得整个保护电路具有双向不导通特性，也即双向高阻特性，当NMOS晶体管栅极加压时，双向不导通电路中有至少一个PN结二极管处于反偏不导通状态，从而保证加压正常。

具体的，当在NMOS管的栅极G加正压时，第一保护二极管A和第三保护二极管C不导通；当在NMOS管的栅极G加负压时，第二保护二极管B不导通。这种双向不导通特性，保证NMOS管可以进行双向加压测试分析。

需要注意的是，本实施例是以三个保护二极管为例进行说明，在实际运用时，可根据需求同时串联多个保护二极管，例如两个，三个，五个，六个，以对晶体管进行保护。

制造本实施例的保护电路的方法，是采用源漏掺杂和阱掺杂，形成多个PN结，并使得PN结相反掺杂类型的两端连接，实现PN结串联；当然不限于源漏掺杂和阱掺杂，只要能形成PN结即可。并且，将串联的PN结与被保护结构并联，实现保护；当然也不限于直接并联，可以根据实际被保护结构的特征设计相应的连接方式。

具体的，可参照图2所示，本实施例的双向高阻等离子体保护电路的制造方法，主要包括：

第一步，提供一半导体衬底1，在该半导体衬底1中掺杂形成P型阱区2，并在P型阱区2中进行N型源漏掺杂以形成NMOS管结构。该NMOS管结构具有栅极（图中标示为G）、源极（图中标示为S）及漏极（图中标示为D）。

第二步，临近P型阱区2，在半导体衬底1的一侧边缘（图中所示为左侧边缘）注入N型离子，以形成第一N型掺杂区3，且该第一N型掺杂区3与P型阱区2接触。

第三步，在第一N型掺杂区3中注入P型离子，以形成P型掺杂区4，且该第一N型掺杂区3将形成的P型掺杂区4包围；也即这一步中仅将P型离子注入第一N型掺杂区3的中间区域，以使得形成P型掺杂区4后，第一N型掺杂区3将该P型掺杂区4与P型阱区2隔离。

第四步，在P型掺杂区4中注入N型离子，以形成第二N型掺杂区5，且该P型掺杂区4将形成的第二N型掺杂区5包围；也即这一步中仅将N型离子注入P型掺杂区4的中间区域，以使得形成第二N型掺杂区5后，P型掺杂区4将该第二N型掺杂区5与第一N型掺杂区3隔离。

于是，在第二N型掺杂区5与P型掺杂区4的接触界面形成第一PN结（图中虚线框出并标示为A），在P型掺杂区4与第一N型掺杂区3的接触界面形成第二PN结（图中虚线框出并标示为B），以及第一N型掺杂区3与P型阱区2的接触界面形成第三PN结（图中虚线框出并标示为C）。并且，第一PN结A的N型区通过接头与NMOS管的栅极G连接。

作为一个优选的实施例，当在NMOS管的栅极G加正压时，第一PN结A和第三PN结C不导通；当在NMOS管的栅极G加负压时，第二PN结B不导通。这种双向不导通特性，保证NMOS管可以进行双向加压测试分析。

实施例二：

本实施例以串联二极管与PMOS管组合形成双向高阻等离子体保护电路为例进行阐述，其中与上述实施例一相同的部分不再赘述。

如图3所示，本实施例的保护电路包括：

PMOS管（P-Metal-Oxide-Semiconductor），即P型金属-氧化物-半导体场效应晶体管；

与PMOS管连接的串联的三个保护二极管（图中分别标示为A、B、C），且该三个保护二极管正极对接或负极对接，以使当PMOS管的栅极加压时，至少一个保护二极管反偏截止，以保护PMOS管。

具体的，三个保护二极管与PMOS管之间的连接方式为：第一保护二极管A的正极与PMOS管的栅极（图中标示为G）连接，负极与第二保护二极管B的负极连接，第二保护二极管B的正极与第三保护二极管C的正极连接，且第三保护二极管C的负极与PMOS管的P沟道连接。

作为一个优选的实施例，采用本实施例的保护电路，当在PMOS管的栅极G加负压时，第一保护二极管A和第三保护二极管C不导通；当在PMOS管的栅极G加正压时，第二保护二极管B不导通。这种双向不导通特性，保证PMOS管可以进行双向加压测试分析。

制造本实施例的保护电路的方法，与实施例一类似，也是采用源漏掺杂和阱掺杂，形成多个PN结，并使得PN结相反掺杂类型的两端连接，实现PN结串联；当然不限于源漏掺杂和阱掺杂，只要能形成PN结即可。并且，将串联的PN结与被保护结构并联，实现保护；当然也不限于直接并联，可以根据实际被保护结构的特征设计相应的连接方式。

具体的，可参照图4所示，本实施例的双向高阻等离子体保护电路的制造方法，主要包括：

第一步，提供一半导体衬底10，在该半导体衬底10中掺杂形成N型阱区20，并在N型阱区20中进行P型源漏掺杂以形成PMOS管结构。该PMOS管结构具有栅极（图中标示为G）、源极（图中标示为S）及漏极（图中标示为D）。

第二步，临近N型阱区20，在半导体衬底10的一侧边缘（同样为左侧边缘）注入P型离子，以形成第一P型掺杂区30，且该第一P型掺杂区30与N型阱区20接触。

第三步，继续在第一P型掺杂区30的左侧边缘注入N型离子，以形成N型掺杂区40，且该N型掺杂区40与第一P型掺杂区30接触；也即这一步中形成N型掺杂区40后，第一P型掺杂区30将该N型掺杂区40与N型阱区20隔离。

第四步，在N型掺杂区40中注入P型离子，以形成第二P型掺杂区50，且该N型掺杂区40将形成的第二P型掺杂区50包围；也即这一步中仅将P型离子注入N型掺杂区40的中间区域，以使得形成第二P型掺杂区50后，N型掺杂区40将该第二P型掺杂区50与第一P型掺杂区30隔离。

于是，在第二P型掺杂区50与N型掺杂区40的接触界面形成第一PN结（图中虚线框出并标示为A），在N型掺杂区40与第一P型掺杂区30的接触界面形成第二PN结（图中虚线框出并标示为B），以及第一P型掺杂区30与N型阱区20的接触界面形成第三PN结（图中虚线框出并标示为C）。并且，第一PN结A的P型区通过接头与PMOS管的栅极G连接。

作为一个优选的实施例，当在PMOS管的栅极G加负压时，第一PN结A和第三PN结C不导通；当在PMOS管的栅极G加正压时，第二PN结B不导通。这种双向不导通特性，保证PMOS管可以进行双向加压测试分析。

综上所述，本发明设计的双向高阻等离子体保护电路，能够保护测试结构（例如金属氧化物半导体场效应晶体管）免受工艺电荷损伤，同时提升测试结构的测试分析功能；本发明的保护电路采用多个二极管串联，具有双向不导通特性，从而使一些双向加压测试（如交流应力测试）可以顺利进行，避免了针对双向测试单独设计测试结构，节省芯片面积，且在同一个测试结构上进行多种测试分析有利于数据的一致性和分析。并且，本发明采用集成电路制造工艺中各种离子注入类型进行组合，制造形成多个串联的PN二极管，例如对于N型和P型金属氧化物晶体管，通过源漏（Source/Drain）掺杂和阱（Well）掺杂的组合，形成串联的极性相反连接的PN结二极管结构，使其与MOS晶体管栅极并联；当MOS晶体管栅极加压时，由极性相反连接的PN结二极管构成的双向不导通电路中至少一个PN结二极管处于反偏不导通状态，从而保证加压正常。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (10)

1.一种双向高阻等离子体保护电路的制造方法，其特征在于，包括：

提供一半导体衬底，在所述半导体衬底中掺杂形成阱区，并在所述阱区中进行源漏掺杂以形成MOS管结构；

临近所述阱区，在所述半导体衬底的一侧边缘掺杂制备若干串联的PN结，以形成用于保护所述MOS管结构的若干串联的保护二极管；

所述阱区为P型阱区，于所述P型阱区中形成的所述MOS管结构为NMOS管；

所述掺杂制备若干串联的PN结的步骤包括：

临近所述P型阱区，在所述半导体衬底的一侧边缘注入N型离子，以形成第一N型掺杂区，且所述第一N型掺杂区与所述P型阱区接触；

在所述第一N型掺杂区中注入P型离子，以形成P型掺杂区，且所述第一N型掺杂区将所述P型掺杂区包围；以及

在所述P型掺杂区中注入N型离子，以形成第二N型掺杂区，且所述P型掺杂区将所述第二N型掺杂区包围；

其中，所述第二N型掺杂区与所述P型掺杂区的接触界面形成第一PN结，所述P型掺杂区与所述第一N型掺杂区的接触界面形成第二PN结，所述第一N型掺杂区与所述P型阱区的接触界面形成第三PN结。

2.如权利要求1所述的制造方法，其特征在于，所述第一PN结的N型区通过接头与所述NMOS管的栅极连接。

3.一种双向高阻等离子体保护电路的制造方法，其特征在于，包括：

提供一半导体衬底，在所述半导体衬底中掺杂形成阱区，并在所述阱区中进行源漏掺杂以形成MOS管结构；

临近所述阱区，在所述半导体衬底的一侧边缘掺杂制备若干串联的PN结，以形成用于保护所述MOS管结构的若干串联的保护二极管；

所述阱区为N型阱区，于所述N型阱区中形成的所述MOS管结构为PMOS管；

所述掺杂制备若干串联的PN结的步骤包括：

临近所述N型阱区，在所述半导体衬底的一侧边缘注入P型离子，以形成第一P型掺杂区，且所述第一P型掺杂区与所述N型阱区接触；

临近所述第一P型掺杂区，在所述半导体衬底的所述一侧边缘注入N型离子，以形成N型掺杂区，且所述N型掺杂区与所述第一P型掺杂区接触；以及

在所述N型掺杂区中注入P型离子，以形成第二P型掺杂区，且所述N型掺杂区将所述第二P型掺杂区包围；

其中，所述第二P型掺杂区与所述N型掺杂区的接触界面形成第一PN结，所述N型掺杂区与所述第一P型掺杂区的接触界面形成第二PN结，所述第一P型掺杂区与所述N型阱区的接触界面形成第三PN结。

4.如权利要求3所述的制造方法，其特征在于，所述第一PN结的P型区通过接头与所述PMOS管的栅极连接。

5.一种双向高阻等离子体保护电路，其特征在于，采用上述权利要求1-2中任一所述的双向高阻等离子体保护电路的制造方法，所述双向高阻等离子体保护电路包括：

金属氧化物半导体场效应晶体管；

串联的至少两个保护二极管，与所述金属氧化物半导体场效应晶体管连接；并且

所述串联的至少两个保护二极管正极对接或负极对接，以使当所述金属氧化物半导体场效应晶体管的栅极加压时，至少一个所述保护二极管反偏截止，以保护所述金属氧化物半导体场效应晶体管。

6.如权利要求5所述的双向高阻等离子体保护电路，其特征在于，所述金属氧化物半导体场效应晶体管为NMOS管。

7.如权利要求6所述的双向高阻等离子体保护电路，其特征在于，所述串联的至少两个保护二极管包括第一至第三保护二极管；

其中，所述第一保护二极管的负极与所述NMOS管的栅极连接，正极与所述第二保护二极管的正极连接；并且

所述第二保护二极管的负极与所述第三保护二极管的负极连接，且所述第三保护二极管的正极与所述NMOS管的N沟道连接。

8.如权利要求5所述的双向高阻等离子体保护电路，其特征在于，所述金属氧化物半导体场效应晶体管为PMOS管。

9.如权利要求8所述的双向高阻等离子体保护电路，其特征在于，所述串联的至少两个保护二极管包括第四至第六保护二极管；

其中，所述第四保护二极管的正极与所述PMOS管的栅极连接，负极与所述第五保护二极管的负极连接；并且

所述第五保护二极管的正极与所述第六保护二极管的正极连接，且所述第六保护二极管的负极与所述PMOS管的P沟道连接。

10.一种双向高阻等离子体保护电路，其特征在于，采用上述权利要求3-4中任一所述的双向高阻等离子体保护电路的制造方法，所述双向高阻等离子体保护电路包括：

金属氧化物半导体场效应晶体管；

串联的至少两个保护二极管，与所述金属氧化物半导体场效应晶体管连接；并且

所述串联的至少两个保护二极管正极对接或负极对接，以使当所述金属氧化物半导体场效应晶体管的栅极加压时，至少一个所述保护二极管反偏截止，以保护所述金属氧化物半导体场效应晶体管。