CN117374050A - 半导体测试结构及其形成方法 - Google Patents

半导体测试结构及其形成方法 Download PDF

Info

Publication number
CN117374050A
CN117374050A CN202210766405.0A CN202210766405A CN117374050A CN 117374050 A CN117374050 A CN 117374050A CN 202210766405 A CN202210766405 A CN 202210766405A CN 117374050 A CN117374050 A CN 117374050A
Authority
CN
China
Prior art keywords
region
protection diode
electrically connected
diode
well region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210766405.0A
Other languages
English (en)
Inventor
穆克军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210766405.0A priority Critical patent/CN117374050A/zh
Priority to PCT/CN2022/104704 priority patent/WO2024000626A1/zh
Publication of CN117374050A publication Critical patent/CN117374050A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2637—Circuits therefor for testing other individual devices
    • G01R31/2639—Circuits therefor for testing other individual devices for testing field-effect devices, e.g. of MOS-capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开实施例公开了一种半导体测试结构及其形成方法，半导体测试结构包括：待测MOS电容器、第一保护二极管和第二保护二极管。其中，待测MOS电容器的栅极电连接第一保护二极管的第一极，第一保护二极管的第二极电连接第二保护二极管的第二极，待测MOS电容器的衬底端电连接第二保护二极管的第一极。本公开实施例能够既避免待测MOS电容器受到等离子损伤的不良影响，又保证待测MOS电容器的C‑V测试的正常进行。

Description

半导体测试结构及其形成方法
技术领域
本公开涉及但不限于一种半导体测试结构及其形成方法。
背景技术
在芯片的生产加工过程中，需要对工艺质量进行监测。对芯片的测试结构(testkey)中的MOS电容器(MOSCAP)进行C-V(电容-电压)测试，可以得到等效氧化层厚度(Equivalent Oxide Thickness，EOT)等数据，从而监测芯片的工艺质量。
然而，MOS电容器在加工过程中，容易受到等离子损伤(Plasma Induced Damage，PID)的不良影响。相关技术中，MOS电容器难以在避免受到等离子损伤的不良影响的同时，保证C-V测试的正常进行。
发明内容
有鉴于此，本公开实施例提供了一种半导体测试结构及其形成方法，能够既避免待测MOS电容器受到等离子损伤的不良影响，又保证待测MOS电容器的C-V测试的正常进行。
本公开实施例的技术方案是这样实现的：
本公开实施例提供了一种半导体测试结构，包括：待测MOS电容器、第一保护二极管和第二保护二极管；
所述待测MOS电容器的栅极电连接所述第一保护二极管的第一极；所述第一保护二极管的第二极电连接所述第二保护二极管的第二极；所述待测MOS电容器的衬底端电连接所述第二保护二极管的第一极。
上述方案中，所述第一保护二极管的第一极和所述第二保护二极管的第一极为正极；所述第一保护二极管的第二极和所述第二保护二极管的第二极为负极。
上述方案中，所述第一保护二极管的第一极和所述第二保护二极管的第一极为负极；所述第一保护二极管的第二极和所述第二保护二极管的第二极为正极。
上述方案中，所述半导体测试结构还包括：第一测试焊盘、第二测试焊盘、第三测试焊盘和第四测试焊盘；所述待测MOS电容器的栅极和所述第一保护二极管的第一极电连接至所述第一测试焊盘；所述待测MOS电容器的衬底端和所述第二保护二极管的第一极电连接至所述第二测试焊盘；所述待测MOS电容器的漏极电连接至所述第三测试焊盘；所述待测MOS电容器的源极电连接至所述第四测试焊盘。
上述方案中，所述半导体测试结构还包括：第一参照二极管、第二参照二极管和第五测试焊盘；所述第一参照二极管和所述第一保护二极管具有相同的电学特性；所述第二参照二极管和所述第二保护二极管具有相同的电学特性；所述第一参照二极管的第一极电连接至所述第五测试焊盘；所述第一参照二极管的第二极电连接所述第二参照二极管的第二极；所述第二参照二极管的第一极电连接至所述第二测试焊盘。
本公开实施例还提供了一种半导体测试结构，包括：MOS结构和保护结构；所述MOS结构包括：栅极和衬底区；所述保护结构包括：第一阱区、第一重掺杂区、第二阱区和第二重掺杂区；其中，
所述栅极电连接所述第一重掺杂区；所述第一阱区电连接所述第二重掺杂区；所述第二阱区电连接所述衬底区；
所述MOS结构形成待测MOS电容器；
所述第一阱区和所述第一重掺杂区形成第一保护二极管，其中，所述第一重掺杂区形成所述第一保护二极管的第一极，所述第一阱区形成所述第一保护晶体管的第二极；
所述第二阱区和所述第二重掺杂区形成第二保护二极管，其中，所述第二阱区形成所述第二保护二极管的第一极，所述第二重掺杂区形成所述第二保护二极管的第二极。
上述方案中，所述第一重掺杂区位于所述第一阱区中，所述第二重掺杂区位于所述第二阱区中；所述第二阱区包围所述第一阱区；所述第二阱区还包围所述衬底区。
上述方案中，所述第一阱区和所述第二重掺杂区具有N型掺杂；所述第二阱区和所述第一重掺杂区具有P型掺杂。
上述方案中，所述第一阱区和所述第二重掺杂区具有P型掺杂；所述第二阱区和所述第一重掺杂区具有N型掺杂。
上述方案中，所述半导体测试结构还包括：第一测试焊盘和第二测试焊盘；所述栅极和所述第一重掺杂区电连接至所述第一测试焊盘；所述第二阱区和所述衬底区电连接至所述第二测试焊盘。
上述方案中，所述保护结构还包括第一接触结构；所述第一接触结构位于所述第一阱区中；所述第一接触结构和所述第一阱区具有相同的导电类型；所述第一阱区通过所述第一接触结构和所述第二重掺杂区电连接。
上述方案中，若所述衬底区和所述第二阱区具有相同的导电类型，则所述MOS结构还包括第二接触结构；所述第二接触结构位于所述衬底区中；所述第二接触结构和所述衬底区具有相同的导电类型；所述第二阱区和所述衬底区通过所述第二接触结构电连接至所述第二测试焊盘。
上述方案中，若所述衬底区和所述第二阱区具有不同的导电类型，则所述MOS结构还包括第二接触结构，所述保护结构还包括第三接触结构；所述第二接触结构位于所述衬底区中；所述第二接触结构和所述衬底区具有相同的导电类型；所述第三接触结构位于所述第二阱区中；所述第三接触结构和所述第二阱区具有相同的导电类型；所述衬底区通过所述第二接触结构电连接至所述第二测试焊盘；所述第二阱区通过所述第三接触结构电连接至所述第二测试焊盘；所述第二接触结构电连接所述第三接触结构。
上述方案中，所述半导体测试结构还包括：参照结构；所述参照结构是根据所述保护结构镜像设置的。
本公开实施例还提供了一种半导体测试结构的形成方法，所述方法包括：形成待测MOS电容器、第一保护二极管和第二保护二极管；对所述待测MOS电容器、所述第一保护二极管和所述第二保护二极管进行电连接，以使得所述待测MOS电容器的栅极电连接所述第一保护二极管的第一极，所述第一保护二极管的第二极电连接所述第二保护二极管的第二极，所述待测MOS电容器的衬底端电连接所述第二保护二极管的第一极。
上述方案中，所述方法还包括：形成第一参照二极管和第二参照二极管；所述第一参照二极管和所述第一保护二极管具有相同的电学特性；所述第二参照二极管和所述第二保护二极管具有相同的电学特性；对所述第一参照二极管和所述第二参照二极管进行电连接，以使得所述第一参照二极管的第二极电连接所述第二参照二极管的第二极。
由此可见，本公开实施例提供了一种半导体测试结构及其形成方法，半导体测试结构包括：待测MOS电容器、第一保护二极管和第二保护二极管。其中，待测MOS电容器的栅极电连接第一保护二极管的第一极，第一保护二极管的第二极电连接第二保护二极管的第二极，待测MOS电容器的衬底端电连接第二保护二极管的第一极。这样，待测MOS电容器的栅极上积累的等离子体，可以从栅极经由第一保护二极管和第二保护二极管，传输到待测MOS电容器的衬底端，而不会在栅极与衬底端之间产生电势差，也就是说，避免了等离子损伤造成的不良影响。同时，在为待测MOS电容器进行C-V测试时，施加在栅极与衬底端之间的测试电势差不论为正或为负，第一保护二极管和第二保护二极管所处的路径均不会被导通而形成短路，保证了待测MOS电容器的C-V测试的正常进行。
附图说明
图1为本公开实施例提供的一种半导体测试结构的电路示意图一；
图2为本公开实施例提供的一种半导体测试结构的电路示意图二；
图3为本公开实施例提供的一种半导体测试结构的电路示意图三；
图4为本公开实施例提供的一种半导体测试结构的电路示意图四；
图5为本公开实施例提供的一种半导体测试结构的电路示意图五；
图6为本公开实施例提供的一种半导体测试结构的电路示意图六；
图7为本公开实施例提供的一种半导体测试结构的电路示意图七；
图8为本公开实施例提供的一种半导体测试结构的结构示意图一；
图9为本公开实施例提供的一种半导体测试结构的结构示意图二；
图10为本公开实施例提供的一种半导体测试结构的结构示意图三；
图11为本公开实施例提供的一种半导体测试结构的结构示意图四；
图12为本公开实施例提供的一种半导体测试结构的结构示意图五；
图13为本公开实施例提供的一种半导体测试结构的结构示意图六；
图14为本公开实施例提供的一种半导体测试结构的结构示意图七；
图15为本公开实施例提供的一种半导体测试结构的结构示意图八；
图16为本公开实施例提供的一种半导体测试结构的结构示意图九；
图17为本公开实施例提供的一种半导体测试结构的形成方法的示意图一；
图18为本公开实施例提供的一种半导体测试结构的形成方法的示意图二；
图19为本公开实施例提供的一种半导体测试结构的形成方法的示意图三。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在芯片的生产加工过程中，会在晶圆(wafer)的固定位置(例如，切割道上)加工出测试结构(test key)，以用于对工艺质量进行监测。测试结构中包括了MOS电容器，MOS电容器具有MOS管的结构。通常，在晶圆产品流片结束之后和品质检验之前，需要对晶圆进行晶圆验收测试(Wafer Acceptance Test，WAT)，晶圆验收测试包括了对MOS电容器进行C-V测试。
对MOS电容器进行C-V测试时，通常在待测MOS电容器的两端施加直流偏压，同时利用一个交流信号进行测量，其中，交流信号频率可以在10KHz到10MHz之间。在MOS电容器的两端所施加的直流偏压用作直流电压扫描，扫描范围覆盖了正压和负压。在直流电压扫描过程中，可以测试待测MOS电容器上的交流电压和电流，从而计算出不同电压下的电容值。
通过对MOS电容器进行C-V测试，可以得到等效氧化层厚度、晶圆工艺的界面陷阱密度、掺杂浓度、掺杂分布以及载流子寿命等分析结果，从而可以评估工艺、材料、器件以及电路的质量和可靠性。
图1是本公开实施例提供的半导体测试结构一个可选的结构示意图，如图1所示，半导体测试结构80包括：待测MOS电容器001、第一保护二极管D1和第二保护二极管D2。其中，待测MOS电容器001的栅极G电连接第一保护二极管D1的第一极；第一保护二极管D1的第二极电连接第二保护二极管D2的第二极；待测MOS电容器001的衬底端B电连接第二保护二极管D2的第一极。
本公开实施例中，待测MOS电容器001的栅极G和衬底端B之间形成了电容，即栅介质层(例如，栅氧化层)作为电容介质层，栅极G和衬底端B分别作为电容两极。可以通过测量在不同的电压下，栅极G和衬底端B之间的电容值，来完成C-V测试。
需要说明的是，在半导体加工过程中，任何用到等离子体的工艺，例如离子注入、光阻的灰化、氧化物的干法刻蚀、高密度等离子体淀积等工艺，都可能使得MOS的性能退化，即造成等离子损伤。等离子体在MOS的栅介质层上积累到一定程度，产生较大的电势差，最终可能形成隧穿电流，从而损伤栅介质层，对MOS的性能造成严重影响。等离子损伤对MOS性能的影响包括：(1)增加栅介质层的漏电流；(2)造成阈值电压退化；(3)减小栅介质层的寿命；(4)增加热电子效应；(5)增加器件噪音；(6)造成器件的不匹配以及时序的不可预知。
本公开实施例中，待测MOS电容器001的栅极G电连接第一保护二极管D1的第一极，同时，待测MOS电容器001的衬底端B电连接第二保护二极管D2的第一极。这样，待测MOS电容器001的栅极上积累的等离子体，可以从栅极G经由第一保护二极管D1和第二保护二极管D2，传输到待测MOS电容器001的衬底端B，而不会在栅极G与衬底端B之间产生较大电势差，也就是说，避免了等离子损伤造成的不良影响。
图2和图3示出了本公开实施例提供的半导体测试结构的两种可选的结构示意图。
在本公开的一些实施例中，参考图2，第一保护二极管D1的第一极和第二保护二极管D2的第一极为正极；第一保护二极管D1的第二极和第二保护二极管D2的第二极为负极。
也就是说，第一保护二极管D1的正极电连接待测MOS电容器001的栅极G，第一保护二极管D1的负极电连接第二保护二极管D2的负极，第二保护二极管D2的正极电连接待测MOS电容器001的衬底端B。
这样，待测MOS电容器001的栅介质层上积累等离子体到一定程度后，反向偏置的第二保护二极管D2发生瞬时性的击穿(其单向导电性可恢复)，同时，第一保护二极管D1正向偏置，等离子体可以从栅极G经由第一保护二极管D1和第二保护二极管D2，传输到待测MOS电容器001的衬底端B，而不会在栅极G与衬底端B之间产生较大电势差，也就是说，避免了等离子损伤造成的不良影响。
在本公开的一些实施例中，参考图3，第一保护二极管D1的第一极和第二保护二极管D2的第一极为负极；第一保护二极管D1的第二极和第二保护二极管D2的第二极为正极。
也就是说，第一保护二极管D1的负极电连接待测MOS电容器001的栅极G，第一保护二极管D1的正极电连接第二保护二极管D2的正极，第二保护二极管D2的负极电连接待测MOS电容器001的衬底端B。
这样，待测MOS电容器001的栅介质层上积累等离子体到一定程度后，反向偏置的第一保护二极管D1发生瞬时性的击穿(其单向导电性可恢复)，同时，第二保护二极管D2正向偏置，等离子体可以从栅极G经由第一保护二极管D1和第二保护二极管D2，传输到待测MOS电容器001的衬底端B，而不会在栅极G与衬底端B之间产生较大电势差，也就是说，避免了等离子损伤造成的不良影响。
在本公开的一些实施例中，参考图2或图3，半导体测试结构80还包括：第一测试焊盘P1、第二测试焊盘P2、第三测试焊盘P3和第四测试焊盘P4。待测MOS电容器001的栅极G和第一保护二极管D1的第一极电连接至第一测试焊盘P1。待测MOS电容器001的衬底端B和第二保护二极管D2的第一极电连接至第二测试焊盘P2。待测MOS电容器001的漏极D电连接至第三测试焊盘P3。待测MOS电容器001的源极S电连接至第四测试焊盘P4。
本公开实施例中，可以在第一测试焊盘P1施加测试电压，同时将第二测试焊盘P2接地，以对待测MOS电容器001进行C-V测试。在进行C-V测试的过程中，第三测试焊盘P3和第四测试焊盘P4也可以接地，或者被施加某一测试电压，根据测试需求进行调整。
在进行C-V测试的过程中，第一测试焊盘P1被施加测试电压，测试电压的扫描范围覆盖了正压和负压(测试电压幅值较小)。由于二极管的单向导电性，不论第一测试焊盘P1的电压为正压或负压，第一保护二极管D1和第二保护二极管D2所处的路径均不会将第一测试焊盘P1和第二测试焊盘P2之间导通。参考图2，若第一测试焊盘P1被施加正压，则第二保护二极管D2处于截止状态而不导通；若第一测试焊盘P1被施加负压，则第一保护二极管D1处于截止状态而不导通。相应的，参考图3，若第一测试焊盘P1被施加正压，则第一保护二极管D1处于截止状态而不导通；若第一测试焊盘P1被施加负压，则第二保护二极管D2处于截止状态而不导通。
可以理解的是，不论第一测试焊盘P1和第二测试焊盘P2之间的测试电势差为正或为负，第一保护二极管D1和第二保护二极管D2所处的路径均不会被导通而形成短路，同时，第一保护二极管D1和第二保护二极管D2所处的路径能够泄放待测MOS电容器001的栅极上积累的等离子体。这样，既避免了待测MOS电容器001受到等离子损伤的不良影响，又保证了待测MOS电容器001的C-V测试的正常进行。
需要说明的是，图2和图3中示出的待测MOS电容器001为N型MOS。如图4和图5所示，待测MOS电容器001也可以为P型MOS。其中，图4中各器件的连接关系与图2类似，图5中各器件的连接关系与图3类似，在此不再赘述。相应的，图4和图5中示出的半导体测试结构80同样可以既避免待测MOS电容器001受到等离子损伤的不良影响，又保证待测MOS电容器001的C-V测试的正常进行。
在本公开的一些实施例中，如图6或图7所示，半导体测试结构80还包括：第一参照二极管D3、第二参照二极管D4和第五测试焊盘P5。第一参照二极管D3和第一保护二极管D1具有相同的电学特性，第二参照二极管D4和第二保护二极管D2具有相同的电学特性。第一参照二极管D3的第一极电连接至第五测试焊盘P5，第一参照二极管D3的第二极电连接第二参照二极管D4的第二极，第二参照二极管D4的第一极电连接至第二测试焊盘P2。
需要说明的是，图6示出的第一参照二极管D3和第二参照二极管D4，参照了图2示出的第一保护二极管D1和第二保护二极管D2，因此，在图6中，第一参照二极管D3的正极(第一极)电连接至第五测试焊盘P5，第一参照二极管D3的负极(第二极)电连接第二参照二极管D4的负极(第二极)，第二参照二极管D4的正极(第一极)电连接至第二测试焊盘P2。
图7示出的第一参照二极管D3和第二参照二极管D4，参照了图3示出的第一保护二极管D1和第二保护二极管D2，因此，在图7中，第一参照二极管D3的负极(第一极)电连接至第五测试焊盘P5，第一参照二极管D3的正极(第二极)电连接第二参照二极管D4的正极(第二极)，第二参照二极管D4的负极(第一极)电连接至第二测试焊盘P2。
本公开实施例中，第一参照二极管D3被制作为和第一保护二极管D1完全一样的器件，第二参照二极管D4被制作为和第二保护二极管D2完全一样的器件，也就是说，第一参照二极管D3和第一保护二极管D1具有相同的电学特性，第二参照二极管D4和第二保护二极管D2具有相同的电学特性。第一参照二极管D3可以作为第一保护二极管D1的镜像器件，用以反映第一保护二极管D1的电学参数；第二参照二极管D4可以作为第二保护二极管D2的镜像器件，用以反映第二保护二极管D2的电学参数。
本公开实施例中，由于在待测MOS电容器001的C-V测试中，第一保护二极管D1和第二保护二极管D2作为整体并联进了测试电路中，因此，第一保护二极管D1和第二保护二极管D2整体的电学参数(如电容值)，可能会对C-V测试的结果造成影响。而第一参照二极管D3和第一保护二极管D1具有相同的电学特性，第二参照二极管D4和第二保护二极管D2具有相同的电学特性，因此，可以在第五测试焊盘P5和第二测试焊盘P2之间施加测试电压，测量出第一参照二极管D3和第二参照二极管D4整体的电学参数(如电容值)，从而得到第一保护二极管D1和第二保护二极管D2整体的电学参数(如电容值)。进而，可以在待测MOS电容器001的C-V测试结果中，排除第一保护二极管D1和第二保护二极管D2所造成的影响，使得C-V测试结果更加准确。
图8至图13是本公开实施例提供的半导体测试结构可选的结构示意图，其中，图8和图12为俯视图，图9为沿图8中剖视线A-A1的剖视图，图10为沿图8中剖视线B-B1的剖视图，图11为沿图8中剖视线C-C1的剖视图，图13为沿图12中剖视线D-D1的剖视图。
在本公开的一些实施例中，参考图8至图11，或者参考图12至图13，半导体测试结构80包括：MOS结构10和保护结构20。MOS结构10包括：栅极11和衬底区12。保护结构20包括：第一阱区211、第一重掺杂区221、第二阱区212和第二重掺杂区222。其中，栅极11电连接第一重掺杂区221，第一阱区211电连接第二重掺杂区222，第二阱区212电连接衬底区12。
本公开实施例中，结合图1、图8和图12，图8或图12示出的MOS结构10还包括了源极13和漏极14，MOS结构10可以形成图2示出的待测MOS电容器001。图8或图12示出的第一阱区211和第一重掺杂区221可以形成图1示出的第一保护二极管D1，其中，第一重掺杂区221形成第一保护二极管D1的第一极，第一阱区211形成第一保护晶体管D1的第二极。图8或图12示出的第二阱区212和第二重掺杂区222可以形成图1示出的第二保护二极管D2，其中，第二阱区212形成第二保护二极管D2的第一极，第二重掺杂区222形成第二保护二极管D2的第二极。
本公开实施例中，参考图8至图11，或者参考图12至图13，第一重掺杂区221位于第一阱区211中，第二重掺杂区222位于第二阱区212中。第二阱区212包围第一阱区211，第二阱区212还包围衬底区12，这样，避免了其他阱区的电位状态所造成的的影响，提高了C-V测试的准确度。
需要说明的是，图8示出的衬底区12和第二阱区212具有相同的导电类型，因此，衬底区12和第二阱区212可以共用一个阱区(图8中以虚线框区别)。衬底区12和第二阱区212之间不需要通过导电线(图中灰色连线)即完成了电连接，而栅极11和第一重掺杂区221之间，以及第一阱区211和第二重掺杂区222之间则需要通过导电线来完成电连接。
相对的，图12示出的衬底区12和第二阱区212具有不同的导电类型，因此，衬底区12和第二阱区212分别为两种阱区。衬底区12和第二阱区212之间，栅极11和第一重掺杂区221之间，以及第一阱区211和第二重掺杂区222之间均需要通过导电线(图中灰色连线)来完成电连接。
本公开实施例中，参考图8至图9，或者参考图12至图13，保护结构20还包括第一接触结构31。第一接触结构31位于第一阱区211中。第一接触结构31和第一阱区211具有相同的导电类型，第一接触结构31具有比第一阱区211更高的掺杂浓度。例如，若第一阱区211为N型阱区(N-well，NW)，则第一接触结构31为N型重掺杂有源区(N+Active Area，ND)；若第一阱区211为P型阱区(P-well，PW)，则第一接触结构31为P型重掺杂有源区(P+Active Area，PD)。第一阱区211通过第一接触结构31和第二重掺杂区222电连接，如图8或图12所示，第一接触结构31和第二重掺杂区222之间连接了导电线(图中灰色连线)，这样，将第一阱区211和第二重掺杂区222电连接。
在本公开的一些实施例中，参考图8和图11，衬底区12和第二阱区212具有相同的导电类型，MOS结构10还包括第二接触结构32。第二接触结构32位于衬底区12中。第二接触结构32和衬底区12具有相同的导电类型，第二接触结构32具有比衬底区12更高的掺杂浓度。例如，若衬底区12为P型阱区(P-well，PW)，则第二接触结构32为P型重掺杂有源区(P+Active Area，PD)。
在本公开的另一些实施例中，参考图12，衬底区12和第二阱区212具有不同的导电类型，MOS结构10还包括第二接触结构32，保护结构20还包括第三接触结构33。第二接触结构32位于衬底区12中。第二接触结构32和衬底区12具有相同的导电类型，第二接触结构32具有比衬底区12更高的掺杂浓度。例如，若衬底区12为P型阱区(P-well，PW)，则第二接触结构32为P型重掺杂有源区(P+Active Area，PD)。第三接触结构33位于第二阱区212中。第三接触结构33和第二阱区212具有相同的导电类型，第三接触结构33具有比第二阱区212更高的掺杂浓度。例如，若第二阱区212为N型阱区(N-well，NW)，则第三接触结构33为N型重掺杂有源区(N+Active Area，ND)。第二接触结构32电连接第三接触结构33，如图12所示，第二接触结构32和第三接触结构33之间连接了导电线(图中灰色连线)。
需要说明的是，图8或图12所示出的半导体测试结构80形成于半导体衬底之上。若半导体衬底的掺杂类型与第二阱区212的导电类型相同(即具有相同的掺杂类型)，则可以将半导体衬底直接作为第二阱区212，并加工出半导体测试结构80的其他部分。若半导体衬底的掺杂类型与第二阱区212的导电类型不同(即具有相反的掺杂类型)，则需要在半导体衬底上先形成第二阱区212，再加工出半导体测试结构80的其他部分。例如，参考图8，若半导体衬底采用P型衬底，第一阱区211和第二重掺杂区222具有N型掺杂，第二阱区212和第一重掺杂区221具有P型掺杂，即半导体衬底具有和第二阱区212相同的导电类型，则可以将半导体衬底直接作为第二阱区212。又如，参考图12，若半导体衬底采用P型衬底，第一阱区211和第二重掺杂区222具有P型掺杂，第二阱区212和第一重掺杂区221具有N型掺杂，即半导体衬底具有和第二阱区212不同的导电类型，则需要在半导体衬底上先形成导电类型不同的第二阱区212。类似的，也可以在N型衬底上形成半导体测试结构80。
在本公开的一些实施例中，参考图8，第一阱区211和第二重掺杂区222具有N型掺杂，第二阱区212和第一重掺杂区221具有P型掺杂。也就是说，第一阱区211可以是N型阱区(N-well，NW)，第一重掺杂区221可以是P型重掺杂有源区(P+Active Area，PD)，第二阱区212可以是P型阱区(P-well，PW)，第二重掺杂区222可以是N型重掺杂有源区(N+ActiveArea，ND)，从而，第一阱区211和第二重掺杂区222可以形成二极管的负极，第二阱区212和第一重掺杂区221可以形成二极管的正极。同时，图8示出的衬底区12和第二阱区212具有相同的导电类型，即衬底区12为P型阱区，因此，MOS结构10可以形成N型MOS。这样，图8示出的结构可以形成图2示出的电路，即待测MOS电容器001为N型MOS，待测MOS电容器001的栅极G电连接第一保护晶体管D1的正极，第一保护晶体管D1的负极电连接第二保护晶体管D2的负极，第二保护晶体管D2的正极电连接待测MOS电容器001的衬底端B。
在本公开的另一些实施例中，参考图8，第一阱区211和第二重掺杂区222具有P型掺杂，第二阱区212和第一重掺杂区221具有N型掺杂。也就是说，第一阱区211可以是P型阱区(P-well，PW)，第一重掺杂区221可以是N型重掺杂有源区(N+Active Area，ND)，第二阱区212可以是N型阱区(N-well，NW)，第二重掺杂区222可以是P型重掺杂有源区(P+ActiveArea，PD)，从而，第一阱区211和第二重掺杂区222可以形成二极管的正极，第二阱区212和第一重掺杂区221可以形成二极管的负极。同时，图8示出的衬底区12和第二阱区212具有相同的导电类型，即衬底区12为N型阱区，因此，MOS结构10可以形成P型MOS。这样，图8示出的结构可以形成图5示出的电路，即待测MOS电容器001为P型MOS，待测MOS电容器001的栅极G电连接第一保护晶体管D1的负极，第一保护晶体管D1的正极电连接第二保护晶体管D2的正极，第二保护晶体管D2的负极电连接待测MOS电容器001的衬底端B。
在本公开的一些实施例中，参考图12，第一阱区211和第二重掺杂区222具有P型掺杂，第二阱区212和第一重掺杂区221具有N型掺杂。也就是说，第一阱区211可以是P型阱区(P-well，PW)，第一重掺杂区221可以是N型重掺杂有源区(N+Active Area，ND)，第二阱区212可以是N型阱区(N-well，NW)，第二重掺杂区222可以是P型重掺杂有源区(P+ActiveArea，PD)，从而，第一阱区211和第二重掺杂区222可以形成二极管的正极，第二阱区212和第一重掺杂区221可以形成二极管的负极。同时，图12示出的衬底区12和第二阱区212具有不同的导电类型，即衬底区12为P型阱区，因此，MOS结构10可以形成N型MOS。这样，图12示出的结构可以形成图3示出的电路，即待测MOS电容器001为N型MOS，待测MOS电容器001的栅极G电连接第一保护晶体管D1的负极，第一保护晶体管D1的正极电连接第二保护晶体管D2的正极，第二保护晶体管D2的负极电连接待测MOS电容器001的衬底端B。
在本公开的另一些实施例中，参考图12，第一阱区211和第二重掺杂区222具有N型掺杂，第二阱区212和第一重掺杂区221具有P型掺杂。也就是说，第一阱区211可以是N型阱区(N-well，NW)，第一重掺杂区221可以是P型重掺杂有源区(P+Active Area，PD)，第二阱区212可以是P型阱区(P-well，PW)，第二重掺杂区222可以是N型重掺杂有源区(N+ActiveArea，ND)，从而，第一阱区211和第二重掺杂区222可以形成二极管的负极，第二阱区212和第一重掺杂区221可以形成二极管的正极。同时，图12示出的衬底区12和第二阱区212具有不同的导电类型，即衬底区12为N型阱区，因此，MOS结构10可以形成P型MOS。这样，图12示出的结构可以形成图4示出的电路，即待测MOS电容器001为P型MOS，待测MOS电容器001的栅极G电连接第一保护晶体管D1的正极，第一保护晶体管D1的负极电连接第二保护晶体管D2的负极，第二保护晶体管D2的正极电连接待测MOS电容器001的衬底端B。
可以理解的是，本公开实施例提供的MOS结构，其栅极上积累等离子体到一定程度后，可以经由第一重掺杂区、第一阱区、第二重掺杂区和第二阱区的路径泄放到衬底区，而不会在栅介质层的两侧产生较大电势差，也就是说，本公开实施例避免了等离子损伤造成的不良影响。
在本公开的一些实施例中，参考图14或图15，半导体测试结构80还包括：第一测试焊盘P1和第二测试焊盘P2。栅极11和第一重掺杂区221电连接至第一测试焊盘P1。第二阱区212和衬底区12电连接至第二测试焊盘P2。
本公开实施例中，参考图14，第二阱区212和衬底区12通过第二接触结构32电连接至第二测试焊盘P2。第二阱区212和衬底区12共用一个导电类型相同的阱区，该阱区通过第二接触结构32电连接至第二测试焊盘P2。
本公开实施例中，参考图15，第二阱区212和衬底区12为导电类型不同的阱区，其中，衬底区12通过第二接触结构32电连接至第二测试焊盘P2，第二阱区212通过第三接触结构33电连接至第二测试焊盘P2，第二接触结构32电连接第三接触结构33。
本公开实施例中，参考图14或图15，半导体测试结构80还包括：第三测试焊盘P3和第四测试焊盘P4。漏极14电连接至第三测试焊盘P3，源极13电连接至第四测试焊盘P4。
需要说明的是，图14或图15示出的第一测试焊盘P1、第二测试焊盘P2、第三测试焊盘P3和第四测试焊盘P4位于其他各结构上方的金属层中，即这4个测试焊盘与其他各结构不处于同一水平面。因此，在图14或图15的俯视图中，第一测试焊盘P1、第二测试焊盘P2、第三测试焊盘P3和第四测试焊盘P4会遮挡住其他各结构的部分区域，这并不表示这4个测试焊盘包含于其他任一结构之中。
可以理解的是，图14示出的结构可以形成图2或图5示出的电路，图15示出的结构可以形成图3或图4示出的电路。可以在第一测试焊盘P1施加测试电压，同时将第二测试焊盘P2接地，以对待测MOS电容器001进行C-V测试。在进行C-V测试的过程中，第三测试焊盘P3和第四测试焊盘P4也可以接地，或者被施加测试电压，根据测试需求进行调整。
在进行C-V测试的过程中，不论第一测试焊盘P1和第二测试焊盘P2之间的电势差为正或为负，第一保护二极管D1和第二保护二极管D2所处的路径均不会被导通而形成短路，同时，第一保护二极管D1和第二保护二极管D2所处的路径能够泄放待测MOS电容器001的栅极上积累的等离子体。这样，既避免了待测MOS电容器001受到等离子损伤的不良影响，又保证了待测MOS电容器001的C-V测试的正常进行。
在本公开的一些实施例中，如图16所示，半导体测试结构80还包括：参照结构40。参照结构40是根据保护结构20镜像设置的，因此，参照结构40具有和保护结构20相同的电学特性。
需要说明的是，图16示出的参照结构40是基于图8示出的半导体测试结构80而形成的，而基于图12示出的半导体测试结构80也可以形成对应的参照结构40。本公开实施例在此仅以图16进行举例说明。
本公开实施例中，参考图16，参照结构40包括：第三阱区411、第三重掺杂区421、第四阱区412、第四重掺杂区422和第四接触结构34。其中，第三阱区411、第三重掺杂区421、第四阱区412、第四重掺杂区422和第四接触结构34一一对应于第一阱区211、第一重掺杂区221、第二阱区212、第二重掺杂区222和第一接触结构31而设置。也就是说，第三阱区411、第三重掺杂区421、第四阱区412、第四重掺杂区422和第四接触结构34的尺寸以及相对位置，与保护结构20中对应的部分完全相同。
本公开实施例中，参考图16，半导体测试结构80还包括：第五测试焊盘P5。第三重掺杂区421电连接至第五测试焊盘P5。第四阱区412、衬底区12和第二阱区212共用一个相同导电类型的阱区，该阱区通过第二接触结构32电连接至第二测试焊盘P2，即第四阱区412通过第二接触结构32电连接至第二测试焊盘P2。
需要说明的是，图16示出的第一测试焊盘P1、第二测试焊盘P2、第三测试焊盘P3、第四测试焊盘P4和第五测试焊盘P5均位于其他各结构上方的金属层中，也就是说，这5个测试焊盘与其他各结构不处于同一水平面。因此，在图14或图15的俯视图中，第一测试焊盘P1、第二测试焊盘P2、第三测试焊盘P3和第四测试焊盘P4会遮挡住其他各结构的部分区域，这并不表示这5个测试焊盘包含于其他任一结构之中。
可以理解的是，图16示出的结构可以形成图6或图7示出的电路，其中，图16示出第三重掺杂区421和第三阱区411可以形成图6或图7示出的第一参照晶体管D3，图16示出第四重掺杂区422和第四阱区412可以形成图6或图7示出的第二参照晶体管D4。第一参照二极管D3的第一极电连接至第五测试焊盘P5，第一参照二极管D3的第二极电连接第二参照二极管D4的第二极，第二参照二极管D4的第一极电连接至第二测试焊盘P2。
由于第一参照二极管D3和第一保护二极管D1具有相同的电学特性，第二参照二极管D4和第二保护二极管D2具有相同的电学特性，因此，可以在第五测试焊盘P5和第二测试焊盘P2之间施加测试电压，测量出第一参照二极管D3和第二参照二极管D4整体的电学参数(如电容值)，从而得到第一保护二极管D1和第二保护二极管D2整体的电学参数(如电容值)。进而，可以在待测MOS电容器001的C-V测试结果中，排除第一保护二极管D1和第二保护二极管D2所造成的影响，使得C-V测试结果更加准确。
图17至图19示例出了形成图16中的半导体测试结构80的方法，将结合图17至图19对半导体测试结构80的形成方法进行说明。
S101、形成待测MOS电容器、第一保护二极管和第二保护二极管。
本公开实施例中，可以首先加工出各个有源区和阱区，以定义出MOS结构10、保护结构20和参照结构40的区域。参考图17，可以在半导体衬底上形成阱区51，并在阱区51中形成阱区52、有源区61至有源区65。其中，阱区52、有源区61、有源区63和有源区64的导电类型和阱区51的导电类型不同；有源区62和有源区65的导电类型和阱区51的导电类型相同。例如，阱区51、有源区62和有源区65均为P型掺杂；而阱区52、有源区61、有源区63和有源区64均为N型掺杂。
结合图17和图18，在形成了图17示出的各个有源区和阱区后，可以对有源区62至有源区65进行重掺杂，即提高其原本包含的载流子的浓度，从而形成第一重掺杂区221、第一接触结构31、第二重掺杂区222和第二接触结构32等结构。这样，第一重掺杂区221和第一阱区211形成了第一保护二极管，第二重掺杂区222和阱区51中的第二阱区形成了第二保护二极管。
同时，在有源区61上形成栅极11，并将栅极11两侧的有源区61重掺杂以形成源极13和漏极14，这样，便形成了待测MOS电容器。图16中的第二阱区212、衬底区12和第四阱区412共用图18中的阱区51。
S102、对待测MOS电容器、第一保护二极管和第二保护二极管进行电连接，以使得待测MOS电容器的栅极电连接第一保护二极管的第一极，第一保护二极管的第二极电连接第二保护二极管的第二极，待测MOS电容器的衬底端电连接第二保护二极管的第一极。
本公开实施例中，在形成了图18示出的各部分结构后，可以对各部分结构通过导电线进行对应电连接。结合图18和图19，可以将第一接触结构31和第二重掺杂区222电连接，将栅极11和第一重掺杂区221电连接。这样，便将待测MOS电容器的栅极电连接第一保护二极管的第一极(第一重掺杂区221)，第一保护二极管的第二极(第一接触结构31)电连接第二保护二极管的第二极(第二重掺杂区222)，待测MOS电容器的衬底端电连接第二保护二极管的第一极(衬底端和第二保护二极管的第一极共用阱区51)。
在本公开的一些实施例中，半导体测试结构80的形成方法还包括了S201～S202，将结合各步骤进行说明。
S201、形成第一参照二极管和第二参照二极管；第一参照二极管和第一保护二极管具有相同的电学特性；第二参照二极管和第二保护二极管具有相同的电学特性；
本公开实施例中，在形成第一保护二极管和第二保护二极管的过程中，可以同时形成第一参照二极管和第二参照二极管。
参考图17，可以在阱区51中形成阱区53、以及有源区66至有源区68。其中，阱区53参照阱区52镜像设置，有源区66参照有源区62镜像设置，有源区67参照有源区63镜像设置，有源区68参照有源区64镜像设置，这里，镜像设置是指具有完全相同的尺寸、掺杂类型和相对位置关系。例如，阱区51、有源区62、有源区65和有源区66均为P型掺杂；而阱区52、阱区53、有源区61、有源区63、有源区64、有源区67和有源区68均为N型掺杂。
结合图17和图18，在形成了图17示出的各个有源区和阱区后，可以对有源区62至有源区68进行重掺杂，即提高其原本包含的载流子的浓度，从而形成第一重掺杂区221、第一接触结构31、第二重掺杂区222、第二接触结构32、第三重掺杂区421、第四接触结构34和第四重掺杂区422等结构。这样，第三重掺杂区421和第三阱区411形成了第一参照二极管，第四重掺杂区422和阱区51中的第四阱区形成了第二参照二极管。
S202、对第一参照二极管和第二参照二极管进行电连接，以使得第一参照二极管的第二极电连接第二参照二极管的第二极。
本公开实施例中，结合图18和图19，可以将第四接触结构34和第四重掺杂区422电连接，从而，使得第一参照二极管的第二极(第四接触结构34)电连接第二参照二极管的第二极(第四重掺杂区422)。
本公开实施例中，参考图19，在上层的金属层中还可设置第一测试焊盘P1至第五测试焊盘P5，可以将栅极11和第一重掺杂区221向上电连接至第一测试焊盘P1，将第二接触结构32向上电连接至第二测试焊盘P2，将漏极14向上电连接至第三测试焊盘P3，将源极13向上电连接至第四测试焊盘P4，将第三重掺杂区421向上电连接至第五测试焊盘P5。这样，便形成了如图16所示的半导体测试结构80。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体测试结构，其特征在于，包括：待测MOS电容器、第一保护二极管和第二保护二极管；
所述待测MOS电容器的栅极电连接所述第一保护二极管的第一极；所述第一保护二极管的第二极电连接所述第二保护二极管的第二极；所述待测MOS电容器的衬底端电连接所述第二保护二极管的第一极。
2.根据权利要求1所述的半导体测试结构，其特征在于，
所述第一保护二极管的第一极和所述第二保护二极管的第一极为正极；所述第一保护二极管的第二极和所述第二保护二极管的第二极为负极。
3.根据权利要求1所述的半导体测试结构，其特征在于，
所述第一保护二极管的第一极和所述第二保护二极管的第一极为负极；所述第一保护二极管的第二极和所述第二保护二极管的第二极为正极。
4.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：第一测试焊盘、第二测试焊盘、第三测试焊盘和第四测试焊盘；
所述待测MOS电容器的栅极和所述第一保护二极管的第一极电连接至所述第一测试焊盘；所述待测MOS电容器的衬底端和所述第二保护二极管的第一极电连接至所述第二测试焊盘；
所述待测MOS电容器的漏极电连接至所述第三测试焊盘；所述待测MOS电容器的源极电连接至所述第四测试焊盘。
5.根据权利要求4所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：第一参照二极管、第二参照二极管和第五测试焊盘；
所述第一参照二极管和所述第一保护二极管具有相同的电学特性；所述第二参照二极管和所述第二保护二极管具有相同的电学特性；
所述第一参照二极管的第一极电连接至所述第五测试焊盘；所述第一参照二极管的第二极电连接所述第二参照二极管的第二极；所述第二参照二极管的第一极电连接至所述第二测试焊盘。
6.一种半导体测试结构，其特征在于，包括：MOS结构和保护结构；所述MOS结构包括：栅极和衬底区；所述保护结构包括：第一阱区、第一重掺杂区、第二阱区和第二重掺杂区；其中，
所述栅极电连接所述第一重掺杂区；所述第一阱区电连接所述第二重掺杂区；所述第二阱区电连接所述衬底区；
所述MOS结构形成待测MOS电容器；
所述第一阱区和所述第一重掺杂区形成第一保护二极管，其中，所述第一重掺杂区形成所述第一保护二极管的第一极，所述第一阱区形成所述第一保护晶体管的第二极；
所述第二阱区和所述第二重掺杂区形成第二保护二极管，其中，所述第二阱区形成所述第二保护二极管的第一极，所述第二重掺杂区形成所述第二保护二极管的第二极。
7.根据权利要求6所述的半导体测试结构，其特征在于，
所述第一重掺杂区位于所述第一阱区中，所述第二重掺杂区位于所述第二阱区中；
所述第二阱区包围所述第一阱区；所述第二阱区还包围所述衬底区。
8.根据权利要求6所述的半导体测试结构，其特征在于，
所述第一阱区和所述第二重掺杂区具有N型掺杂；所述第二阱区和所述第一重掺杂区具有P型掺杂。
9.根据权利要求6所述的半导体测试结构，其特征在于，
所述第一阱区和所述第二重掺杂区具有P型掺杂；所述第二阱区和所述第一重掺杂区具有N型掺杂。
10.根据权利要求6所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：第一测试焊盘和第二测试焊盘；
所述栅极和所述第一重掺杂区电连接至所述第一测试焊盘；
所述第二阱区和所述衬底区电连接至所述第二测试焊盘。
11.根据权利要求6所述的半导体测试结构，其特征在于，所述保护结构还包括第一接触结构；
所述第一接触结构位于所述第一阱区中；所述第一接触结构和所述第一阱区具有相同的导电类型；所述第一阱区通过所述第一接触结构和所述第二重掺杂区电连接。
12.根据权利要求10所述的半导体测试结构，其特征在于，若所述衬底区和所述第二阱区具有相同的导电类型，则所述MOS结构还包括第二接触结构；
所述第二接触结构位于所述衬底区中；所述第二接触结构和所述衬底区具有相同的导电类型；
所述第二阱区和所述衬底区通过所述第二接触结构电连接至所述第二测试焊盘。
13.根据权利要求10所述的半导体测试结构，其特征在于，若所述衬底区和所述第二阱区具有不同的导电类型，则所述MOS结构还包括第二接触结构，所述保护结构还包括第三接触结构；
所述第二接触结构位于所述衬底区中；所述第二接触结构和所述衬底区具有相同的导电类型；
所述第三接触结构位于所述第二阱区中；所述第三接触结构和所述第二阱区具有相同的导电类型；
所述衬底区通过所述第二接触结构电连接至所述第二测试焊盘；所述第二阱区通过所述第三接触结构电连接至所述第二测试焊盘；所述第二接触结构电连接所述第三接触结构。
14.根据权利要求6所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：参照结构；
所述参照结构是根据所述保护结构镜像设置的。
15.一种半导体测试结构的形成方法，其特征在于，所述方法包括：
形成待测MOS电容器、第一保护二极管和第二保护二极管；
对所述待测MOS电容器、所述第一保护二极管和所述第二保护二极管进行电连接，以使得所述待测MOS电容器的栅极电连接所述第一保护二极管的第一极，所述第一保护二极管的第二极电连接所述第二保护二极管的第二极，所述待测MOS电容器的衬底端电连接所述第二保护二极管的第一极。
16.根据权利要求15所述的形成方法，其特征在于，所述方法还包括：
形成第一参照二极管和第二参照二极管；所述第一参照二极管和所述第一保护二极管具有相同的电学特性；所述第二参照二极管和所述第二保护二极管具有相同的电学特性；
对所述第一参照二极管和所述第二参照二极管进行电连接，以使得所述第一参照二极管的第二极电连接所述第二参照二极管的第二极。
CN202210766405.0A 2022-06-30 2022-06-30 半导体测试结构及其形成方法 Pending CN117374050A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210766405.0A CN117374050A (zh) 2022-06-30 2022-06-30 半导体测试结构及其形成方法
PCT/CN2022/104704 WO2024000626A1 (zh) 2022-06-30 2022-07-08 半导体测试结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210766405.0A CN117374050A (zh) 2022-06-30 2022-06-30 半导体测试结构及其形成方法

Publications (1)

Publication Number Publication Date
CN117374050A true CN117374050A (zh) 2024-01-09

Family

ID=89383595

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210766405.0A Pending CN117374050A (zh) 2022-06-30 2022-06-30 半导体测试结构及其形成方法

Country Status (2)

Country Link
CN (1) CN117374050A (zh)
WO (1) WO2024000626A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7804317B1 (en) * 2006-10-19 2010-09-28 Advanced Micro Devices, Inc. Test device for determining charge damage to a transistor
JP2008311285A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置、テスト回路およびそれを用いた評価方法
CN102024807A (zh) * 2009-09-09 2011-04-20 中芯国际集成电路制造(上海)有限公司 半导体器件的保护装置及保护方法
CN103941068B (zh) * 2013-01-22 2017-06-16 中芯国际集成电路制造(上海)有限公司 一种用于测量阈值电压漂移的芯片上传感器
CN104282662A (zh) * 2013-07-08 2015-01-14 中芯国际集成电路制造(上海)有限公司 等离子损伤测试结构以及等离子损伤测试方法
US9257353B1 (en) * 2014-10-24 2016-02-09 GlobalFoundries, Inc. Integrated circuits with test structures including bi-directional protection diodes
CN106206571B (zh) * 2016-08-31 2019-05-28 武汉新芯集成电路制造有限公司 双向高阻等离子体保护电路及其制造方法

Also Published As

Publication number Publication date
WO2024000626A1 (zh) 2024-01-04

Similar Documents

Publication Publication Date Title
US6246075B1 (en) Test structures for monitoring gate oxide defect densities and the plasma antenna effect
US8865482B2 (en) Method of detecting the circular uniformity of the semiconductor circular contact holes
US9431550B2 (en) Trench polysilicon diode
US6300785B1 (en) Contact-less probe of semiconductor wafers
CN101577266B (zh) 等离子体损伤的检测测试结构及评估方法
US6391668B1 (en) Method of determining a trap density of a semiconductor/oxide interface by a contactless charge technique
US20050030043A1 (en) Automatic transmission line pulse system
US8241928B2 (en) Test structure and method for detecting charge effects during semiconductor processing
JP4267297B2 (ja) 電荷検出半導体素子、電荷検出半導体素子および基準半導体素子を有するシステム、ウェハー、ウェハーの使用、およびウェハー帯電の定性的および定量的な測定方法
US6727501B1 (en) Method for detecting over-etch defects
US9000785B2 (en) Transistor test structure
CN117374050A (zh) 半导体测试结构及其形成方法
CN100590828C (zh) 浅沟槽隔离结构平坦化性能检测方法
US11764116B2 (en) Method and structure for detecting physical short-circuit defect between first metal layer and gate below
KR0161736B1 (ko) 접합 리키지 전류 측정방법
US5904490A (en) Method of measuring electron shading damage
JP2016092076A (ja) 半導体装置の評価装置、および半導体装置
EP1610373A2 (en) Method and apparatus for determining generation lifetime of product semiconductor wafers
US6191602B1 (en) Wafer acceptance testing method and structure of a test key used in the method
US6859748B1 (en) Test structure for measuring effect of trench isolation on oxide in a memory device
US20070275312A1 (en) Semiconductor device
US20030197175A1 (en) Test structure for evaluating antenna effects
US7291508B2 (en) Laser probe points
CN113437047B (zh) 半导体器件的测试结构及其制作方法以及存储器
US20050224917A1 (en) Junction diode

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination