CN105810679A - 一种npnpn型双向可控硅静电防护器件及其版图 - Google Patents

Abstract

本发明公开了一种NPNPN型双向可控硅静电防护器件及其版图，包括P型衬底，所述P型衬底上设有N深阱；所述N型深阱内设有第一P阱和第二P阱；第一P阱内从左到右依次设有第一P+注入区、第一N+注入区、第二P+注入区，第二P+注入区横跨第一P阱和N型深阱；第二P阱内从左到右依次设有第三P+注入区、第二N+注入区、第四P+注入区，第三P+注入区横跨第二P阱和N深阱；所述第一P+注入区与第一N+注入区连接阳极；所述第二N+注入区和第四P+注入区连接到阴极；所述P型衬底内设有第五P+注入区用作衬底接触。本发明可控硅静电防护器件具有双向泄放静电的能力，可用于信号电平低于地和高于地的集成电路输入输出引脚的静电防护；在芯片上集成时，具有基本对称的正反向静电防护特性；采用环压焊块八边形器件实现版图，可提高器件泄放效率和静电防护能力。

Description

一种NPNPN型双向可控硅静电防护器件及其版图

技术领域

本发明涉及集成电路静电防护器件设计领域，尤其涉及一种可泄放正静电脉冲和负静电脉冲、具有电特性对称、均匀泄放、高防护等级的双向可控硅器件及其版图。

背景技术

静电放电（Electro-StaticDischarge，ESD）是集成电路在制造、封装、测试、输运、装配和使用过程中不可避免的现象。静电在集成电路失效的各种原因中占到了30%，对集成电路的可靠性构成了严重威胁。对集成电路进行静电保护的途径有二：一是控制和减少静电产生和放电的发生，例如使用静电防护服、防静电腕带等；二是在芯片外围设计静电泄放器件，为静电提供泄放通路。途径二中的静电泄放器件相当于芯片内的“避雷针”，避免静电放电时电流流入IC内部电路而造成损伤，它是目前最直接和常见的一种保护措施。

可控硅器件（SiliconControlledRectifier，SCR）是芯片内ESD防护的常规器件结构，但它不是CMOS工艺中的标准器件。它与二极管、三极管、场效应晶体管相比，因其自身的正反馈机制而具有电流泄放能力强、单位面积泄放效率高、导通电阻小、鲁棒性强、防护级别高的优点，能够在半导体平面工艺上以较小的芯片面积达成较高的静电防护等级。双向可控硅器件（BidirectionalSCR，BSCR）是一种紧凑型ESD防护器件，它能够在正向和反向两个方向对电压进行箝位。它可用于传输高于或低于地电平信号的输入/输出（I/O）引脚的静电防护，例如，通信芯片的数据总线。

如图1所示，为一种典型的PNPNP型双向SCR剖面图，其等效电路图如图2所示。该器件作为分立器件用在电路板级的静电防护时，不需要做P型衬底上的P+衬底保护环，其等效电路图是对称的（如图2中实线所示），在阳极上加正的静电脉冲（正向）和在阳极上加负的静电脉冲（反向），两种情况下的ESD特性相同。但是，若该器件要作为芯片内的ESD保护、与被保护电路集成时，则需要加入衬底保护环，将器件与被保护内核电路隔离开来，并且阴极与地连接在一起。由于衬底保护环P+掺杂区的加入，反向静电泄放路径增加了一条由P+衬底保护环到阳极N阱中N+掺杂区的路径，实质上就是正向偏置的二极管，如图1和图2中蓝色虚线所示路径。这条因P+衬底保护环而引入的寄生二极管路径显然比从阴极到阳极的PNPNP路径更容易导通。因此，PNPNP型双向SCR器件在芯片上应用时，正向和反向电路导通路径存在明显差异。寄生二极管路径会导致反向路径箝位电压低于I/O引脚传输的信号电平，影响内核电路工作。

静电防护器件在芯片上应用时，另一个需要考虑的是器件的版图实现形式。片上静电防护器件的常规版图形式是叉指状。但叉指状器件会因为电流泄放不均匀而造成ESD防护器件局部电流密度过高、器件局部过热发生热失效。因此，器件的过早失效将导致器件本身潜在的防护能力未能得到发挥，泄放效率的降低。ESD电流泄放效率定义为单位面积上器件可承受的泄放电流大小。

从上述分析可知，BSCR器件要在芯片上应用，要解决或缓解衬底保护环带来的寄生电流泄放路径的影响，以保证基本一致的正反向静电特性；另一方面是要解决静电防护器件的均匀泄放问题，以期获得高的电流泄放效率。

发明内容

本发明解决的问题是提供一种双向可控硅器件结构，不但可作为分立静电防护器件用于电路板级的静电防护，而且可用作芯片上集成的静电防护器件；环压焊块八边形双向可控硅器件具有基本相似的正反向静电特性、均匀泄放静电的版图结构、高的单位面积泄放电流。

本发明提供的一种双向可控硅器件，包括：

P型半导体衬底；

形成于P型衬底内的N型深阱，所述N型深阱内设有对称的第一P阱和第二P阱；

第一P阱内从左到右依次设有第一P+注入区、第一N+注入区、第二P+注入区，第二P+注入区横跨第一P阱和N型深阱的交界处；

第二P阱内从左到右依次设有第三P+注入区、第二N+注入区、第四P+注入区，第三P+注入区横跨第二P阱和N型深阱的交界处；

所述第一P+注入区与第一N+注入区连接阳极，第二N+注入区和第四P+注入区连接阴极。

作为芯片内静电防护器件时，所述半导体衬底接地。

作为芯片内静电防护器件时，所述双向可控硅器件包括半导体衬底内形成的第五P+型掺杂区作为衬底接触，并且第五P+掺杂区接地。

本发明还提供了一种实现双向可控硅器件的环压焊块八边形版图。

与现有技术相比，本发明提供的环压焊块八边形双向可控硅器件具有以下优点：

本发明的双向可控硅器件可使用标准工艺与被保护电路片上集成，具有双向泄放静电脉冲的能力，基本对称的ESD静电防护特性曲线，可用于传输正、负信号的集成电路输入输出引脚；具有高的单位面积静电泄放能力，静电防护能力强，可满足片上集成静电防护器件在尽可能小的芯片面积内达到最佳鲁棒性的要求。

附图说明

图1为现有PNPNP型双向SCR静电防护器件剖面图。

图2为现有PNPNP型双向SCR静电防护器件的等效电路图。

图3为本发明NPNPN型双向SCR器件剖面图。

图4为本发明NPNPN型双向SCR器件等效电路图。

图5为使用本发明器件结构的环压焊块八边形双向SCR器件剖面图。

图6为环压焊块八边形双向SCR器件版图示意图。

具体实施方式

如图3所示，一种用于静电防护的可控硅器件，该器件包括4层，其中底层为P型衬底100；第二层为设置在P型衬底上的N型深阱200，远离阳极作为衬底接触用的第五P+扩散区201，靠近阳极作为衬底接触用的第六P+扩散区202；第三层为形成于N型深阱上的第一P阱301、第二P阱302；第四层为位于P阱的六个掺杂区：第一P阱301内，从左到右依次为第一P+注入区401、第一N+注入区402、第二P+注入区601，其中，第二P+注入区601横跨第一P阱301和N型深阱200；第二P阱302内，从左到右依次设有第三P+注入区602、第二N+注入区501、第四P+注入区502，其中，第三P+注入区横跨第二P阱302和N型深阱200。

作为电路板级静电防护分立器件应用时，不需要设置P型衬底上的P+衬底保护环201和202。第一P+注入区401和第一N+注入区402均作为电学阳极，第二N+注入区501和第四P+注入区502均作为电学阴极。

本发明BSCR作为电路板级静电防护分立器件应用，其等效电路如图4中实线所示。由第一N+注入区402、第一P阱301、N型深阱200构成NPN型晶体管T21；由第一P阱301、N型深阱200、第二P阱302构成PNP型晶体管T23；由N型深阱200、第二P阱302、第二N+注入区501构成PNP型晶体管T22。

当ESD脉冲加在阳极时，N型深阱200与第三P+注入区602被反偏。若脉冲电压高于该结的雪崩击穿电压，器件内产生大量雪崩电流。电流经P阱寄生电阻R_P阱2流向阴极，当该寄生电阻两端的电压高于T22晶体管的cb结（第二P阱302和第二N+注入构成T22晶体管的cb结）正向导通电压时，T22开启。开启的T22为晶体管T23提供基极电流，随后，T23开启并为T22提供基极电流。此后即使没有雪崩电流产生，T22和T23已构成了正反馈回路，由PNP型晶体T23和NPN型晶体管T22构成的SCR结构被导通，泄放静电。同理，当阴极出现ESD脉冲时，或者阳极出现负ESD电压脉冲时，N型深阱200与第二P+注入区601雪崩击穿，随后，由PNP型晶体管T23和NPN型晶体管T21构成的SCR结构导通泄放静电。

本发明BSCR作为芯片内的静电防护器件、与被保护内核电路集成时，第一P+注入区401和第一N+注入区402均作为电学阳极，第二N+注入区501和第四P+注入区502均作为电学阴极，第五P+注入区201和第六P+注入区202接地，阴极一并接地，即图3所示器件剖面图。

如图3所示器件，从电学阳极到电学阴极，SCR路径为第一P阱301和第一/第二P+注入区401/601、N型深阱200、第三/第四P+注入区602/502和第二P阱302、第二N+注入区501构成的PNPN可控硅结构。从电学阴极到电学阳极，SCR路径为第四/第三P+注入区502/602和第二P阱302、N型深阱200、第一P阱301和第一/第二P+注入区401/601、第一N+注入区402构成的PNPN可控硅结构。

如图3所示器件，电学阳极与电学地之间包括一条寄生路径：第一P阱301和第一P+注入区401、N型深阱200、P型衬底100和第五/第六P+注入区201/202构成的两个PNP三极管结构。

如图4虚线所示，寄生路径的PNP型晶体管T24由第一P+注入区401和第一P阱301、N型深阱200、第五P+注入区201构成。

如图4虚线所示，寄生路径的PNP型晶体管T25由第一P+注入区401和第一P阱301、N型深阱200、第六P+注入区202构成。

如图4所示，因衬底P+保护环的设置增加了PNP型晶体管T24和T25。当ESD脉冲加在阳极时，反偏结为T24和T25的cb结，构成该结的是N型深阱200和P型衬底100。由于P型衬底掺杂浓度比P+注入区低，T24和T25的cb结雪崩击穿电压会高于SCR路径的反偏结（N型深阱200和第三P+注入区602）。这样，保护环引入的T24和T25不会影响SCR的触发。当ESD脉冲加在阴极，或者阳极加负ESD脉冲时，保护环引入的晶体管T24和T25的反偏结为N型深阱200和第二P+注入区601，与此时的SCR路径反偏结一样。因此，T24和T25会与SCR器件同时触发。在触发之后，由于T25的基极比T24小得多，T25的放大倍数会大于T24，因此，T25所在路径泄比T24所在路径流过更多电流。另一方面，T25的泄放路径比SCR路径要短，所以，寄生三极管T25将在电流泄放中起到主导作用，而非SCR结构。

与图1所示PNPNP型器件相比，图4所示的NPNPN型双向SCR在芯片上应用、阴极加ESD脉冲时，虽然器件反向工作时的寄生路径也占据了主导泄电作用，但其箝位电压远高于PNPNP型器件中的寄生二极管，具有与正向工作时基本相近的ESD触发特性。

为解决图4中BSCR的寄生三极管T25主导静电泄放过程的问题，避免电流过度集中而造成器件过早失效，如图5所示器件剖面图去掉了图3中靠近阳极的P+注入区202，采用如图6所示的环压焊块八边形BSCR器件版图实现。图5即是沿图6中A-A’切线的器件剖面图。

如图6所示版图主要包括如下工艺层次：P+扩散区；N+扩散区；P型阱区域；N型深阱区域；金属层1；金属层2；接触孔；通孔；压焊块。

图6所示版图具备如下特性：器件为八边形环形结构，阳极压焊块701布局在器件正中间，便于静电向四面均匀泄放，提高器件静电防护等级；器件阳极压焊块701布局在八边环形器件正中间而不是器件上方，避免了由于压焊工艺而造成的器件损坏。

本发明设计的八边环形双向可控硅静电防护器件版图，对单向可控硅器件同样适用，本发明版图设计方法同时适用于其他单向器件结构（NMOS、BJT、二极管）的版图设计，有效提高器件的单位面积静电泄放效率，具有一般性。

Claims (4)

1.一种用于信号电平低于地和高于地的集成电路输入输出引脚的双向可控硅静电防护器件，包括：

P型半导体衬底；

形成于P型衬底内的N型深阱，所述N型深阱内设有对称的第一P阱和第二P阱；

第一P阱内从左到右依次设有第一P+注入区、第一N+注入区、第二P+注入区，第二P+注入区横跨第一P阱和N型深阱的交界处；

第二P阱内从左到右依次设有第三P+注入区、第二N+注入区、第四P+注入区，第三P+注入区横跨第二P阱和N型深阱的交界处；

所述第一P+注入区与第一N+注入区连接阳极，第二N+注入区和第四P+注入区连接阴极。

2.如权利要求1所述的双向可控硅器件，其特征在于，所述半导体衬底接地。

3.如权利要求1所述的双向可控硅器件，其特征在于，所述半导体衬底内形成第五P+注入区。

4.如权利要求3所述的双向可控硅器件，其特征在于，将第五P+注入区接地。