CN101174629A - 用于cmos静电放电保护的可控硅结构 - Google Patents

Abstract

本发明公开了一种用于CMOS静电放电保护的可控硅结构，其可以双向导通，并具有双向回扫特性。本发明所提供的结构是在P型衬底上纵向设置深N阱，在深N阱上沿横向依次平行设置第二N阱、第二P阱、第一N阱、第一P阱、第二N阱，在第二P阱和第一P阱中沿横向分别平行设置P+区和N+区，其中，P+区靠近第二N阱，N+区靠近第一N阱，各P+区和N+区之间以场氧分隔。本发明不仅弥补了传统SCR结构只具有单向的回扫特性的缺点，而且同时满足了集成度的需求。

Description

用于CMOS静电放电保护的可控硅结构

技术领域

本发明涉及一种可控硅结构，特别是一种用于集成电路静电放电保护的可控硅结构。

背景技术

静电放电(ESD)对CMOS电路的可靠性构成了很大威胁。随着集成电路的发展，ESD保护电路也在不断地改进。在各种ESD保护电路中，可控硅(SCR)具有负阻或回扫(Snapback)特性及非常好的大电流特性，因此，基于SCR器件的静电保护电路至今仍处于超大规模CMOS集成电路中的领先地位。但是SCR器件的大电流特性只在一个方向上比较好，要想在另一个方向上也获得同样的保护特性，只有并联连接两个SCR器件，分别泄放不同极性的静电电流。

图3是一个传统的SCR结构的示意图，其组成为P-N-P-N四层半导体结构，此四层结构依序为P+区、N阱、P阱、N+区。P型衬底上设置相邻的P阱和N阱，P阱和N阱中分别依次平行设置P+区和N+区，各P+区和N+区之间用场氧分隔。其中P+区、N阱区和P阱组成PNP管；而N+区、P阱和N阱区组成NPN管。SCR在ESD冲击发生时也作为一个两端网络。其中阳极(N阱中P+)和N阱短接，阴极(P阱中N+)和P阱短接，阳极与静电源相接。在电路正常工作条件下，由于N阱和P阱之间的PN结反向偏置，SCR结构是不开启的。因此，它不会影响电路的正常工作。但是，在ESD放电条件下，SCR结构的工作状态会发生很大改变。第一种ESD放电情况是，输入输出接点端(I/OPAD)电位相对于源极端(VSS)电位是正的。在这种情况下，当ESD放电电压超过N阱和P阱之间的PN结的击穿电压，便有雪崩击穿电流从这个PN结流过。电流流经P阱电阻和N阱电阻时，在两个电阻的两端建立起电位差。这个电位差的建立使得SCR结构中寄生的NPN管和PNP管的基极和发射极结都处于正向偏置状态，进而使SCR结构发生正反馈现象，电流值急剧增加，出现回扫特性，从而有效地泄放ESD放电电流，保护其它的电路。第二种ESD放电情况是，PAD端电位相对于VSS端是负的。此时SCR的特性与二极管的特性相似，所以在此方向上没有回扫特性。

由上可知，用SCR作为ESD保护器件，当ESD发生时，SCR器件的大电流特性一般只在一个方向上比较好，即会出现回扫特性。如果要想在另一个方向上也获得同样的保护特性，只有在PAD与VSS之间连接两个SCR器件，分别泄放不同的极性的ESD放电电流，如图4所示。但这样设计使得器件电路面积过大，集成度降低。

发明内容

本发明要解决的技术问题是提供一种用于CMOS静电放电保护的可控硅结构，其可以双向导通，并具有双向回扫特性。

为解决上述技术问题，本发明用于CMOS静电放电保护的可控硅结构在P型衬底上沿纵向设置深N阱，在深N阱上沿横向依次平行设置第二N阱、第二P阱、第一N阱、第一P阱、第二N阱，在第二P阱和第一P阱中沿横向分别平行设置P+区和N+区，其中，P+区靠近第二N阱，N+区靠近第一N阱，各P+区和N+区之间以场氧分隔。

本发明用于CMOS静电放电保护的可控硅结构实现了一种新型的具有双向回扫特性的SCR器件结构，此结构不仅弥补了传统SCR结构只具有单向的回扫特性的缺点，而且同时满足了集成度的需求。

作为本发明的一种改进，在前述第一N阱与前述第一P阱交界处加入第一N+扩散区，在第一N阱与前述第二P阱交界处加入第二N+扩散区，第一N+扩散区和第二N+扩散区之间、第一N+扩散区和第二N+扩散区与前述N+区之间用场氧分隔。在第一N阱与第一P阱边缘加入第一N+扩散区域以及在第一N阱与前述第二P阱边缘加入第二N+扩散区域，可以使雪崩击穿电压值降低，从而使此SCR结构在两个方向上的触发电压都得到降低，使此结构更容易导通达到泄放电流的目的。

附图说明

图1是本发明一个实施例的结构剖面示意图；

图2是本发明优选实施例的结构剖面示意图，本图所示实施例是图1所示实施例的改进，其中，在第一N阱(NW1)与第一P阱(PW1)边缘设置了第一N+扩散区(N+2)，在第一N阱与第二P阱(PW2)边缘设置了第二N+扩散区(N+1)；

图3是现有技术中可控硅结构示意图；

图4是现有技术中用于CMOS静电放电保护的可控硅连接与工作原理示意图；

图5是图2所示的优选实施例在PS静电放电模式下的工作原理示意图，其中雪崩击穿发生在第一N阱和第二P阱之间；

图6是图2所示的优选实施例在NS静电放电模式下的工作原理示意图，其中雪崩击穿发生在第一N阱和第一P阱之间；

图7是图2所示优选实施例的布置图。

具体实施方式

下面结合附图对本发明作进一步详细的说明。

本发明用于CMOS静电放电保护的可控硅结构提供一种新型的具有双向Snapback特性的SCR结构，如图1所示，可以同时满足CMOS静电放电保护的需要和集成度的需求。在P型衬底上沿纵向设置深N阱，在深N阱上沿横向依次平行设置第二N阱、第二P阱、第一N阱、第一P阱、第二N阱，在第二P阱和第一P阱中沿横向分别设置P+区和N+区，其中，P+区靠近第二N阱，N+区靠近第一N阱，各P+区和N+区之间以场氧分隔。结构中利用深N阱(Deep Nwell)把第一P阱和第二P阱与衬底隔离开，这种结构在普通CMOS双阱工艺可以实现。设置深N阱是考虑到，如果没有深N阱则第一P阱会通过P型衬底和第二P阱发生短路，所以要利用深N阱把第一P阱和第二P阱与衬底隔离开。

实际上，本发明所提供的结构是两个SCR单元结构的集合体是一个对称的NPNPN结构。其中，两个SCR单元分别由B1-B2和B2-B3构成，结构中共用了一个由第一P阱、第一N阱和第二P阱组成的PNP三极管。两个SCR单元分别各自对应两个方向上的ESD电压开启，作为电流泄放通路。图2是图1所示结构的一种改进，与图1所示结构相比，图2所示结构在第一N阱第一P阱1交叠处设置了第一N+扩散区、在第一N阱与第二P阱交叠处设置第二N+扩散区。图2所示实施例的布置图如图7所示。

图5是图2所示结构在PS静电放电模式(静电源电位相对于VSS端是正的)下的工作原理示意图。当为静电放电为PS模式时，一个正的ESD脉冲加在I/O接点上，此时I/O接点为阳极，VSS为阴极。第一P阱和第一N阱首先正偏，此时NW电位大致为VESD-0.7V，由于第二P阱接地，则发射极(第一P阱)与基极(第一N阱)结正偏而集电极(第二P阱)与基极(第一N阱)反偏，这便使得共用的B2 PNP管导通。当ESD应力大到足够使第一N阱和第二P阱结发生雪崩击穿，击穿电流流经第二P阱的寄生串联电阻把第二P阱电位拉高，当使第二P阱和N+区结正偏时，这样由发射极(第二P阱中的N+区)，基极(第二P阱)和集电极(第一N阱)构成的B3 NPN管被导通，与此同时第二可控硅被触发进入导通阶段，开始泄放电流。图5说明了其泄放电流的方向及其等效电路图。

当静电放电模式为NS模式(静电源电位相对于VSS端是负的)时(如图6所示)，一个负的ESD脉冲加在I/O PAD上，此时VSS为阳极，I/O PAD为阴极。那么同理B2 PNP首先导通，当ESD应力大到足够使N阱1和P阱1结发生雪崩击穿，击穿产生的空穴载流子电流流经第一P阱的寄生串联电阻使其电位拉高，当电压达到第一P阱和N+区结正偏时，这样由发射极(第一P阱中的N+区)，基极(第一P阱)和集电极(第一N阱)构成的B1 NPN被导通，与此同时第一可控硅被触发进入导通阶段，开始泄放电流。图6说明了其泄放电流的方向及其等效电路图。

由于此SCR的触发电压是由第一N阱与第一P阱或第一N阱与第二P阱的PN结雪崩击穿电压决定的，这个电压值通常在十几伏甚至几十伏特左右。如果当要求得到较低触发电压值时，则可以在此结构中设计第一N+扩散区和第二N+扩散区分别嵌入在第一N阱与第一P阱和第一N阱与第二P阱交叠处，因为N+扩散区的掺杂浓度比较高，所以雪崩击穿电压值降低，从而使此SCR结构在两种不同极性ESD发生模式下的触发电压都得到降低，使此结构更容易导通达到泄放电流的目的。

Claims (2)

1.一种用于CMOS静电放电保护的可控硅结构，其特征是：

在P型衬底上沿纵向设置深N阱，在深N阱上沿横向依次平行设置第二N阱、第二P阱、第一N阱、第一P阱、第二N阱；

在第二P阱和第一P阱中沿横向分别平行设置P+区和N+区，其中，P+区靠近第二N阱，N+区靠近第一N阱，各P+区和N+区之间以场氧分隔。

2.根据权利要求1所述的用于CMOS静电放电保护的可控硅结构，其特征是，所述第一N阱与所述第一P阱交界处设置第一N+扩散区，在第一N阱与所述第二P阱交界处设置第二N+扩散区；第一N+扩散区和第二N+扩散区之间、第一N+扩散区和第二N+扩散区与所述N+区之间用场氧分隔。

Images