CN109962099A - 双向可控硅静电放电保护结构及soi结构 - Google Patents
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- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 25
- 238000002955 isolation Methods 0.000 claims abstract description 39
- 238000000605 extraction Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 230000001681 protective effect Effects 0.000 description 6
- 238000012423 maintenance Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 description 3
- 101000668165 Homo sapiens RNA-binding motif, single-stranded-interacting protein 1 Proteins 0.000 description 3
- 102100039692 RNA-binding motif, single-stranded-interacting protein 1 Human genes 0.000 description 3
- 101150105073 SCR1 gene Proteins 0.000 description 3
- 101100134054 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NTG1 gene Proteins 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001012 protector Effects 0.000 description 2
- 101100207343 Antirrhinum majus 1e20 gene Proteins 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Computer Hardware Design (AREA)
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- Thyristors (AREA)
Abstract
本发明尤其涉及双向可控硅静电放电保护结构及SOI结构：深N型掺杂区内设置第一N型掺杂区、第一P型掺杂区、第二N型掺杂区、第二P型掺杂区和第三N型掺杂区；在第一P型掺杂区内设置有第一P型重掺杂区、第一N型重掺杂区和第二N型重掺杂区，第二N型重掺杂区位于第一P型掺杂区和第二N型掺杂区的交界处；在第二P型掺杂区内从左到右依次设置有第三N型重掺杂区、第四N型重掺杂区和第二P型重掺杂区，第三N型重掺杂区位于第二N型掺杂区和第二P型掺杂区的交界处；第一浅槽隔离区设置于第一P型掺杂区内且位于第一P型重掺杂区和第一N型重掺杂区之间；第二浅槽隔离区设置于第二N型掺杂区内且位于第二N型重掺杂区和第三N型重掺杂区之间。
Description
技术领域
本发明涉及抗辐照技术领域，尤其涉及双向可控硅静电放电保护结构及SOI结构。
背景技术
静电放电(ESD，Electron Static Discharge)是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。随着集成电路工艺的进步，MOS管的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。
ESD现象的模型主要有四种：人体放电模型(HBM)、机械放电模型(MM)、器件充电模型(CDM)以及电场感应模型(FIM)。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。其中，可控硅器件(SCR，Silicon Controlled Rectifier)是最具有效率的ESD保护器件之一，由于其维持电压很低，所以能够承受很高的ESD电流，因此，SCR天然具有高的ESD鲁棒性。相较其他ESD保护器件，SCR器件的单位面积ESD保护能力最强。
一般的SCR器件为单方向ESD保护器件，而为了提供双方向的ESD保护器件，现有技术由寄生二极管或者并联一个二极管来实现另外一个方向的ESD保护。然而，采用额外的二极管来进行另外一个方向的ESD保护，不仅会增大版图面积，而且，在一些输入端口需要承受负电压的电路中，采用二极管进行反方向保护时，容易产生漏电。
发明内容
鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的双向可控硅静电放电保护结构及SOI结构。
本发明提供一种双向可控硅静电放电保护结构，包括P衬底、深N型掺杂区、第一N型掺杂区、第一P型掺杂区、第二N型掺杂区、第二P型掺杂区、第三N型掺杂区、第一P型重掺杂区、第一N型重掺杂区、第二N型重掺杂区、第三N型重掺杂区、第四N型重掺杂区、第二P型重掺杂区、第一引出电极、第二引出电极、第一浅槽隔离区、第二浅槽隔离区、第三浅槽隔离区、第一栅氧化层和第二栅氧化层；
所述深N型掺杂区设置在所述P衬底内；
在所述深N型掺杂区内从左到右依次设置所述第一N型掺杂区、所述第一P型掺杂区、所述第二N型掺杂区、所述第二P型掺杂区和所述第三N型掺杂区；
在所述第一P型掺杂区内从左到右依次设置有所述第一P型重掺杂区、所述第一N型重掺杂区和所述第二N型重掺杂区，所述第二N型重掺杂区位于所述第一P型掺杂区和所述第二N型掺杂区的交界处；
在所述第二P型掺杂区内从左到右依次设置有所述第三N型重掺杂区、所述第四N型重掺杂区和所述第二P型重掺杂区，所述第三N型重掺杂区位于所述第二N型掺杂区和所述第二P型掺杂区的交界处；
所述第一浅槽隔离区设置于所述第一P型掺杂区内且位于所述第一P型重掺杂区和所述第一N型重掺杂区之间；
所述第二浅槽隔离区设置于所述第二N型掺杂区内且位于所述第二N型重掺杂区和所述第三N型重掺杂区之间；
所述第三浅槽隔离区设置于所述第二P型掺杂区内且位于所述第四N型重掺杂区和所述第二P型重掺杂区之间；
所述第一栅氧化层设置在所述第一N型重掺杂区和所述第二N型重掺杂区之间的所述第一P型掺杂区的表面；
所述第二栅氧化层设置在所述第三N型重掺杂区和所述第四N型重掺杂区之间的所述第二P型掺杂区的表面；
所述第一引出电极的一端分别与所述第一P型重掺杂区、所述第一N型重掺杂区和所述第二栅氧化层连接；
所述第二引出电极的一端分别与所述第二P型重掺杂区、所述第四N型重掺杂区和所述第一栅氧化层连接；
其中，由所述第一P型重掺杂区、所述第一P型掺杂区、所述第二N型掺杂区、所述第二P型掺杂区和所述第四N型重掺杂区形成正向电流，由所述第二P型重掺杂区、所述第二P型掺杂区、所述第二N型掺杂区、所述第一P型掺杂区和所述第一N型重掺杂区形成反向电流，从而形成双向ESD。
优选的，所述第一栅氧化层和所述第二栅氧化层的宽度为0.18-5um。
优选的，所述第二浅槽隔离区的宽度为2-10um。
优选的，所述第一P型重掺杂区、所述第一N型重掺杂区、所述第二N型重掺杂区、所述第三N型重掺杂区、所述第四N型重掺杂区和所述第二P型重掺杂区的离子浓度为1e19-1e20。
优选的，所述P衬底的厚度为300-500um。
基于同一发明构思，本发明提供一种SOI结构，包括氧化埋层、硅衬底、隔离区和如前述的双向可控硅静电放电保护结构；
所述氧化埋层设置在所述硅衬底上；
所述双向可控硅静电放电保护结构设置在所述氧化埋层上；
所述隔离区设置在所述氧化埋层上且位于所述双向可控硅静电放电保护结构的两侧；
优选的，所述氧化埋层的厚度为1-3um。
优选的，所述隔离区为深槽隔离区。
优选的，所述隔离区的厚度为1-3um。
根据本发明的双向可控硅静电放电保护结构及SOI结构，包括P衬底、深N型掺杂区、第一N型掺杂区、第一P型掺杂区、第二N型掺杂区、第二P型掺杂区、第三N型掺杂区、第一P型重掺杂区、第一N型重掺杂区、第二N型重掺杂区、第三N型重掺杂区、第四N型重掺杂区、第二P型重掺杂区、第一引出电极、第二引出电极、第一浅槽隔离区、第二浅槽隔离区、第三浅槽隔离区、第一栅氧化层和第二栅氧化层；深N型掺杂区设置在P衬底内；在深N型掺杂区内从左到右依次设置第一N型掺杂区、第一P型掺杂区、第二N型掺杂区、第二P型掺杂区和第三N型掺杂区；在第一P型掺杂区内从左到右依次设置有第一P型重掺杂区、第一N型重掺杂区和第二N型重掺杂区，第二N型重掺杂区位于第一P型掺杂区和第二N型掺杂区的交界处；在第二P型掺杂区内从左到右依次设置有第三N型重掺杂区、第四N型重掺杂区和第二P型重掺杂区，第三N型重掺杂区位于第二N型掺杂区和第二P型掺杂区的交界处；第一浅槽隔离区设置于第一P型掺杂区内且位于第一P型重掺杂区和第一N型重掺杂区之间；第二浅槽隔离区设置于第二N型掺杂区内且位于第二N型重掺杂区和第三N型重掺杂区之间；第三浅槽隔离区设置于第二P型掺杂区内且位于第四N型重掺杂区和第二P型重掺杂区之间；第一栅氧化层设置在第一N型重掺杂区和第二N型重掺杂区之间的第一P型掺杂区的表面；第二栅氧化层设置在第三N型重掺杂区和第四N型重掺杂区之间的第二P型掺杂区的表面；第一引出电极的一端分别与第一P型重掺杂区、第一N型重掺杂区和第二栅氧化层连接；第二引出电极的一端分别与第二P型重掺杂区、第四N型重掺杂区和第一栅氧化层连接，从而形成双向ESD，避免了反向保护时出现的漏电的情况。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考图形表示相同的部件。在附图中：
图1示出了本发明实施例中双向可控硅静电放电保护结构的结构图；
图2示出了本发明实施例中SOI结构的结构图。
其中，DNW为深N型掺杂区，1为第一N型掺杂区，2为第一P型掺杂区，3为第二N型掺杂区，4为第二P型掺杂区，5为第三N型掺杂区，6为第一P型重掺杂区，7为第一浅槽隔离区，8为第一N型重掺杂区，9为第一栅氧化层，10为第二N型重掺杂区，11为第二浅槽隔离区，12为第三N型重掺杂区，13为第二栅氧化层，14为第四N型重掺杂区，15为第三浅槽隔离区，16为第二P型重掺杂区，T1为第一引出电极，T2为第二引出电极。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
本发明实施例提供一种双向可控硅静电放电保护结构，如图1所示，包括P衬底(P-sub)、深N型掺杂区DNW、第一N型掺杂区1、第一P型掺杂区2、第二N型掺杂区3、第二P型掺杂区4、第三N型掺杂区5、第一P型重掺杂区6、第一N型重掺杂区8、第二N型重掺杂区10、第三N型重掺杂区12、第四N型重掺杂区14、第二P型重掺杂区16、第一引出电极T1、第二引出电极T2、第一浅槽隔离区7、第二浅槽隔离区11、第三浅槽隔离区15、第一栅氧化层9和第二栅氧化层13。
其中，深N型掺杂区DNW设置在P衬底内。在深N型掺杂区DNW内从左到右依次设置第一N型掺杂区1、第一P型掺杂区2、第二N型掺杂区3、第二P型掺杂区4和第三N型掺杂区5。在第一P型掺杂区2内从左到右依次设置有第一P型重掺杂区6、第一N型重掺杂区8和第二N型重掺杂区10，第二N型重掺杂区10位于第一P型掺杂区2和第二N型掺杂区3的交界处。在第二P型掺杂区4内从左到右依次设置有第三N型重掺杂区12、第四N型重掺杂区14和第二P型重掺杂区16，第三N型重掺杂区12位于第二N型掺杂区3和第二P型掺杂区4的交界处。第一浅槽隔离区7设置于第一P型掺杂区2内且位于第一P型重掺杂区6和第一N型重掺杂区8之间。第二浅槽隔离区11设置于第二N型掺杂区3内且位于第二N型重掺杂区10和第三N型重掺杂区12之间。第三浅槽隔离区15设置于第二P型掺杂区4内且位于第四N型重掺杂区14和第二P型重掺杂区16之间。第一栅氧化层9设置在第一N型重掺杂区8和第二N型重掺杂区10之间的第一P型掺杂区2的表面。第二栅氧化层13设置在第三N型重掺杂区12和第四N型重掺杂区14之间的第二P型掺杂区4的表面。第一引出电极T1的一端分别与第一P型重掺杂区6、第一N型重掺杂区8和第二栅氧化层13连接；第二引出电极T2的一端分别与第二P型重掺杂区16、第四N型重掺杂区14和第一栅氧化层9连接。
在本发明实施例中，从第一引出电极T1到第二引出电极T2的SCR1路径为第一P型重掺杂区6-第一P型掺杂区2-第二N型掺杂区3-第二P型掺杂区4-第四N型重掺杂区14，SCR1构成正向ESD电流。从第二引出电极T2到第一引出电极T1的SCR2路径为第二P型重掺杂区16-第二P型掺杂区4-第二N型掺杂区3-第一P型掺杂区2-第一N型重掺杂区8，SCR2构成反向ESD电流泄放路径。从而，通过SCR1和SCR2形成了基于SCR的双向ESD，避免了反向保护时出现的漏电的情况。
在本发明实施例中，通过调节第二浅槽隔离区11的宽度(D)可以实现对双向可控硅静电放电保护结构的维持电压的控制，其中，第二浅槽隔离区11的宽度一致，宽度越大，维持电压越大，宽度越小，维持电压越小。第二浅槽隔离区11的宽度为2-10um。
在本发明实施例中，通过调节第一栅氧化层9和第二栅氧化层13的宽度可以实现对双向可控硅静电放电保护结构的触发电压的控制，其中，无论是第一栅氧化层9还是第二栅氧化层13，栅氧化层的宽度越大，触发电压越大，栅氧化层的宽度越小，触发电压越小。第一栅氧化层9和第二栅氧化层13的宽度为0.18-5um
在本发明实施例中，P衬底的厚度范围为300-500um。
在本发明实施例中，第一P型重掺杂区6、第一N型重掺杂区8、第二N型重掺杂区10、第三N型重掺杂区12、第四N型重掺杂区14和第二P型重掺杂区16的离子浓度为1e19-1e20。
需要说明的是，第一P型重掺杂区6、第一N型重掺杂区8、第二N型重掺杂区10、第三N型重掺杂区12、第四N型重掺杂区14和第二P型重掺杂区16的布局固定，保证双向SCR通路长度一致，一致的通道长度保证了双向SCR特性一样，有相同的触发电压和维持电压。采用对称性的结构设计，使ESD电流泄放更均匀。
基于同一发明构思，本发明实施例还提供一种SOI结构，如图2所示，包括氧化埋层(BOX)、硅衬底(Si)、隔离区(TR)和如前述实施例所述的双向可控硅静电放电保护结构。其中，氧化埋层设置在硅衬底上，双向可控硅静电放电保护结构设置在氧化埋层上，隔离区设置在氧化埋层上且位于双向可控硅静电放电保护结构的两侧。
其中，氧化埋层的厚度为1-3um，隔离区为深槽隔离区，深槽隔离区的厚度为1-3um。
需要说明的是，当普通单向SCR器件用于SOI功率集成电路保护时，在正向ESD应力下的电压电流特性呈类似“S”型的回滞曲线；在反向ESD应力下的IV特性则可等效为二极管的反向击穿曲线，反向时二极管工作在高电压、大电流区域，很容易烧坏。对于SOI功率集成电路，采用双向SCR ESD保护器件，可以避免反向保护能力较弱的缺点，提升SCR器件反向ESD保护能力。
总之，根据本发明的双向可控硅静电放电保护结构及SOI结构，包括P衬底、深N型掺杂区、第一N型掺杂区、第一P型掺杂区、第二N型掺杂区、第二P型掺杂区、第三N型掺杂区、第一P型重掺杂区、第一N型重掺杂区、第二N型重掺杂区、第三N型重掺杂区、第四N型重掺杂区、第二P型重掺杂区、第一引出电极、第二引出电极、第一浅槽隔离区、第二浅槽隔离区、第三浅槽隔离区、第一栅氧化层和第二栅氧化层；深N型掺杂区设置在P衬底内；在深N型掺杂区内从左到右依次设置第一N型掺杂区、第一P型掺杂区、第二N型掺杂区、第二P型掺杂区和第三N型掺杂区；在第一P型掺杂区内从左到右依次设置有第一P型重掺杂区、第一N型重掺杂区和第二N型重掺杂区，第二N型重掺杂区位于第一P型掺杂区和第二N型掺杂区的交界处；在第二P型掺杂区内从左到右依次设置有第三N型重掺杂区、第四N型重掺杂区和第二P型重掺杂区，第三N型重掺杂区位于第二N型掺杂区和第二P型掺杂区的交界处；第一浅槽隔离区设置于第一P型掺杂区内且位于第一P型重掺杂区和第一N型重掺杂区之间；第二浅槽隔离区设置于第二N型掺杂区内且位于第二N型重掺杂区和第三N型重掺杂区之间；第三浅槽隔离区设置于第二P型掺杂区内且位于第四N型重掺杂区和第二P型重掺杂区之间；第一栅氧化层设置在第一N型重掺杂区和第二N型重掺杂区之间的第一P型掺杂区的表面；第二栅氧化层设置在第三N型重掺杂区和第四N型重掺杂区之间的第二P型掺杂区的表面；第一引出电极的一端分别与第一P型重掺杂区、第一N型重掺杂区和第二栅氧化层连接；第二引出电极的一端分别与第二P型重掺杂区、第四N型重掺杂区和第一栅氧化层连接,从而形成双向ESD，避免了反向保护时出现的漏电的情况。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种双向可控硅静电放电保护结构，其特征在于，包括P衬底、深N型掺杂区、第一N型掺杂区、第一P型掺杂区、第二N型掺杂区、第二P型掺杂区、第三N型掺杂区、第一P型重掺杂区、第一N型重掺杂区、第二N型重掺杂区、第三N型重掺杂区、第四N型重掺杂区、第二P型重掺杂区、第一引出电极、第二引出电极、第一浅槽隔离区、第二浅槽隔离区、第三浅槽隔离区、第一栅氧化层和第二栅氧化层；
所述深N型掺杂区设置在所述P衬底内；
在所述深N型掺杂区内从左到右依次设置所述第一N型掺杂区、所述第一P型掺杂区、所述第二N型掺杂区、所述第二P型掺杂区和所述第三N型掺杂区；
在所述第一P型掺杂区内从左到右依次设置有所述第一P型重掺杂区、所述第一N型重掺杂区和所述第二N型重掺杂区，所述第二N型重掺杂区位于所述第一P型掺杂区和所述第二N型掺杂区的交界处；
在所述第二P型掺杂区内从左到右依次设置有所述第三N型重掺杂区、所述第四N型重掺杂区和所述第二P型重掺杂区，所述第三N型重掺杂区位于所述第二N型掺杂区和所述第二P型掺杂区的交界处；
所述第一浅槽隔离区设置于所述第一P型掺杂区内且位于所述第一P型重掺杂区和所述第一N型重掺杂区之间；
所述第二浅槽隔离区设置于所述第二N型掺杂区内且位于所述第二N型重掺杂区和所述第三N型重掺杂区之间；
所述第三浅槽隔离区设置于所述第二P型掺杂区内且位于所述第四N型重掺杂区和所述第二P型重掺杂区之间；
所述第一栅氧化层设置在所述第一N型重掺杂区和所述第二N型重掺杂区之间的所述第一P型掺杂区的表面；
所述第二栅氧化层设置在所述第三N型重掺杂区和所述第四N型重掺杂区之间的所述第二P型掺杂区的表面；
所述第一引出电极的一端分别与所述第一P型重掺杂区、所述第一N型重掺杂区和所述第二栅氧化层连接；
所述第二引出电极的一端分别与所述第二P型重掺杂区、所述第四N型重掺杂区和所述第一栅氧化层连接；
其中，由所述第一P型重掺杂区、所述第一P型掺杂区、所述第二N型掺杂区、所述第二P型掺杂区和所述第四N型重掺杂区形成正向电流，由所述第二P型重掺杂区、所述第二P型掺杂区、所述第二N型掺杂区、所述第一P型掺杂区和所述第一N型重掺杂区形成反向电流，从而形成双向ESD。
2.如权利要求1所述的双向可控硅静电放电保护结构，其特征在于，所述第一栅氧化层和所述第二栅氧化层的宽度为0.18-5um。
3.如权利要求1所述的双向可控硅静电放电保护结构，其特征在于，所述第二浅槽隔离区的宽度为2-10um。
4.如权利要求1所述的双向可控硅静电放电保护结构，其特征在于，所述第一P型重掺杂区、所述第一N型重掺杂区、所述第二N型重掺杂区、所述第三N型重掺杂区、所述第四N型重掺杂区和所述第二P型重掺杂区的离子浓度为1e19-1e20。
5.如权利要求1所述的双向可控硅静电放电保护结构，其特征在于，所述P衬底的厚度为300-500um。
6.一种SOI结构，其特征在于，包括氧化埋层、硅衬底、隔离区和如权利要求1-5中任一权利要求所述的双向可控硅静电放电保护结构；
所述氧化埋层设置在所述硅衬底上；
所述双向可控硅静电放电保护结构设置在所述氧化埋层上；
所述隔离区设置在所述氧化埋层上且位于所述双向可控硅静电放电保护结构的两侧。
7.如权利要求6的所述SOI结构，其特征在于，所述氧化埋层的厚度为1-3um。
8.如权利要求6的所述SOI结构，其特征在于，所述隔离区为深槽隔离区。
9.如权利要求6的所述SOI结构，其特征在于，所述隔离区的厚度为1-3um。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201910143716.XA CN109962099A (zh) | 2019-02-25 | 2019-02-25 | 双向可控硅静电放电保护结构及soi结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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