CN112151534A - 双向esd保护器件、结构及制备方法 - Google Patents

双向esd保护器件、结构及制备方法 Download PDF

Info

Publication number
CN112151534A
CN112151534A CN202011235908.2A CN202011235908A CN112151534A CN 112151534 A CN112151534 A CN 112151534A CN 202011235908 A CN202011235908 A CN 202011235908A CN 112151534 A CN112151534 A CN 112151534A
Authority
CN
China
Prior art keywords
well
esd protection
region
functional layer
injection region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011235908.2A
Other languages
English (en)
Other versions
CN112151534B (zh
Inventor
史林森
刘兴龙
关宇轩
李建平
刘森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micro Niche Guangzhou Semiconductor Co Ltd
Original Assignee
Micro Niche Guangzhou Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micro Niche Guangzhou Semiconductor Co Ltd filed Critical Micro Niche Guangzhou Semiconductor Co Ltd
Priority to CN202011235908.2A priority Critical patent/CN112151534B/zh
Publication of CN112151534A publication Critical patent/CN112151534A/zh
Application granted granted Critical
Publication of CN112151534B publication Critical patent/CN112151534B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种双向ESD保护器件、结构及制备方法,ESD保护结构包括至少一个ESD保护结构单元,ESD保护结构单元包括基底、N阱、第一P阱、第二P阱、第一P注入区、第二P注入区、第三P注入区、第一N注入区、第二N注入区、第一导电栅、第二导电栅及功能层引出结构。本发明的双向ESD保护器件、结构及制备方法,通过前栅可以改变阱的电势,背栅不仅可以改变阱电势,还可以改变集电结的势垒,实现对触发电压的调制。无论正向还是反向的静电信号,都可以实现正负的调制,电压范围可变化而不影响其它器件,极大的增加了设计的灵活性以及系统的可靠性。本发明可采用多指结构设计,提升泄放电流能力。

Description

双向ESD保护器件、结构及制备方法
技术领域
本发明涉及静电保护领域,特别是涉及一种双向ESD保护器件、结构及制备方法。
背景技术
随着微电子器件向尺寸微缩和功能集成,芯片的静电防护(Electrostaticdischarge,ESD)变得越来越重要。小尺寸器件的栅介质和隔离更薄,导致器件承受静电的能力变弱,ESD器件设计的窗口变窄;越来越多模块集成在硅基板上,导致芯片遭受ESD的风险越来越多。
自从智能剥离技术被发明以来,SOI衬底被广泛用于制造先进集成电路。随着金属氧化物场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor,MOSFET)特征尺寸进入深亚微米及纳米时代,超薄全耗尽SOI材料成了有效抑制短沟道效应的优良解决方案之一。
ESD保护器件分为非滞回器件和回滞器件。非滞回器件在过了触发电压后,呈现低阻特性,从而泄放ESD冲击电流,如电阻、二极管等。回滞器件内部存在反馈环路,当到达触发电压后,器件电流增大,随后器件压降降低,进入维持滞回状态,形成低阻通路,从而泄放电流,如栅接地NMOS、栅控MOS、双极型晶体管等。相比于非滞回器件,滞回器件具有更强的保护能力和灵活性,但需要根据特定工艺进行设计,且难以进行电路仿真。
另外,由于寄生的二极管能把负信号分流到地,因此大多数ESD器件仅允许单向正信号。然而,在一些应用中,如数字用户线接口、NFC天线等,在输入输出端口,正负信号都存在。 另一方面,由于顶层硅膜比较薄,因此静电放电防护变得越来越困难,尤其是纳米器件的ESD防护。在一些诸如ADSL的系统应用中,PIN的信号是混合的,即正负变化的。因此,双向导通的ESD保护器件变得特别重要。且现有一些ESD保护器件触发电压难以有效控制。
因此,如何提出一种双向ESD保护器件以解决现有技术上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种双向ESD保护器件、结构及制备方法,用于解决现有技术中ESD保护器件难以有效实现双向保护、触发电压可调等问题。
为实现上述目的及其他相关目的,本发明提供一种双向ESD保护结构,所双向ESD保护结构包括双向ESD保护结构单元,其中,所述ESD保护结构单元包括:
基底,所述基底自上而下包括第一器件功能层、第一绝缘层及第二器件功能层;
形成在所述第一器件功能层中的N阱;
设置于所述N阱两侧的第一P阱和第二P阱;
第一P注入区、第二P注入区及第三P注入区,所述第一P注入区设置于所述第一P阱内,所述第二P注入区设置于所述第二P阱内,所述第三P注入区设置于所述N阱内;
第一N注入区和第二N注入区,所述第一N注入区跨设在所述第一P阱和所述N阱内,所述第二N注入区跨设在所述第二P阱和所述N阱内;
若干设置在所述N阱上的第一导电栅以及设置在所述第一P阱和所述第二P阱上的第二导电栅,其中,所述第一导电栅对应设置在所述第一N注入区和所述第三P注入区之间以及所述第二N注入区和所述第三P注入区之间,所述第二导电栅对应设置在所述第一N注入区和所述第一P注入区之间以及所述第二N注入区和所述第二P注入区之间;
穿过所述第一绝缘层与所述第二器件功能层电连接的功能层引出结构;
其中,基于所述第三P注入区、所述N阱以及所述第一P阱和所述第二P阱中的一者实现双向ESD保护;基于所述第一导电栅与所述功能层引出结构及与其电连接的所述第二器件功能层实现触发电压调制。
可选地,所述第一P阱中设有第一隔离区,所述第一隔离区设置在所述第一P注入区远离所述N阱的一侧;所述第二P阱中设有第二隔离区和第三隔离区,所述第二隔离区和所述第三隔离区均设置在所述第二P注入区远离所述N阱的一侧,所述功能层引出结构设置在所述第二隔离区和第三隔离区之间。
可选地,所双向ESD保护结构包括至少两个并列设置的所述双向ESD保护结构单元,其中,各所述ESD保护结构单元的所述第一导电栅相互电连接,各所述ESD保护结构单元的所述第二导电栅相互电连接,各所述ESD保护结构单元的所述功能层引出结构相互电连接。
可选地,所述第一导电栅连接输入/输出端,所述第二导电栅连接公共接地端。
可选地,所述基底还包括第二绝缘层及半导体衬底,所述第二绝缘层设置在所述第二器件功能能层下方,所述半导体衬底设置在所述第二绝缘层下方,所述基底包括双SOI结构。
另外,本发明还提供一种双向ESD保护结构的制备方法,所述双向ESD保护结构的制备方法包括制备双向ESD保护结构单元的步骤,其中,本发明的所述ESD保护结构优选采用本发明的双向ESD保护结构的制备方法制备得到,当然也可以采用其他方法。所述双向ESD保护结构单元的制备步骤包括:
提供基底,所述基底自上而下包括第一器件功能层、第一绝缘层及第二器件功能层;
于所述第一器件功能层中形成N阱;
于所述第一器件功能层中且在所述N阱两侧形成第一P阱和第二P阱;
于所述第一P阱内形成第一P注入区,于所述第二P阱内形成第二P注入区,于所述N阱内形成第三P注入区;
于所述第一P阱和所述N阱内形成跨设两区的第一N注入区,于所述第二P阱和所述N阱内形成跨设两区的第二N注入区;
形成若干第一导电栅和第二导电栅,所述第一导电栅设置在所述N阱上,且对应设置在所述第一N注入区和所述第三P注入区之间以及所述第二N注入区和所述第三P注入区之间,所述第二导电栅设置在所述第一P阱和所述第二P阱上,且对应设置在所述第一N注入区和所述第一P注入区之间以及所述第二N注入区和所述第二P注入区之间;
形成穿过所述第一绝缘层与所述第二器件功能层电连接的功能层引出结构。
可选地,所述双向ESD保护结构单元的制备步骤还包括:在所述第一器件功能层中制备第一隔离区、第二隔离区及第三隔离区,其中,所述第一隔离区形成在所述第一P阱中,且形成在在所述第一P注入区远离所述N阱的一侧;所述第二隔离区和所述第三隔离区形成在所述第二P阱中,所述第二隔离区和所述第三隔离区均形成在所述第二P注入区远离所述N阱的一侧,且所述功能层引出结构形成在所述第二隔离区和第三隔离区之间。
可选地,所述双向ESD保护结构制备方法包括制备至少两个并列设置的双向ESD保护结构单元的步骤,各所述ESD保护结构单元的所述第一导电栅电连接,各所述ESD保护结构单元的所述第二导电栅电连接,各所述ESD保护结构单元的所述功能层引出结构电连接。
可选地,形成所述基底的步骤包括:提供第一SOI和第二SOI,所述第一SOI包括第一底层硅、第一中间埋氧层及第一顶层硅,所述第二SOI包括第二底层硅、第二中间埋氧层及第二顶层硅,将所述第一顶层硅及所述第二顶层硅相键合,以得到所述基底。
另外,本发明还提供一种双向ESD保护器件,所述双向ESD保护器件包括至少一个ESD保护单元,所述ESD保护单元包括PNP晶体管,所述PNP晶体管基于双SOI结构制备得到,其中,所述双SOI结构的顶层硅层上设置有第一导电栅,所述SOI结构的中间硅层基于功能层引出结构电性引出,以实现触发电压调制;当所述ESD保护器件包括至少两个所述ESD保护单元时,各所述ESD保护单元并联设置,且各所述ESD保护单元的所述第一导电栅相互电连接,各所述ESD保护单元的所述功能层引出结构相互电连接。
如上所述,本发明的双向ESD保护器件、结构及制备方法,通过前栅可以改变阱的电势,背栅不仅可以改变阱电势,还可以改变集电结的势垒,从而实现对触发电压的调制。无论正向还是反向的静电信号,都可以实现正负的调制,电压范围可变化而不影响其它器件,极大的增加了设计的灵活性以及系统的可靠性。本发明可采用多指结构设计,提升泄放电流能力。
附图说明
图1显示为本发明的基于双SOI工艺的浮体PNP管剖面图。
图2显示为本发明的浮体PNP管用作ESD防护电路示意图。
图3显示为本发明的多指并联的浮体PNP管版图示意图。
图4显示为本发明的前栅和背栅对ESD保护触发电压的调制示意图
图5显示为本发明的制备ESD保护结构的双SOI结构示意图。
元件标号说明
100-双向ESD保护结构单元;101-基底;102-第一器件功能层;103-第一绝缘层;104-第二器件功能层;105-第二绝缘层;106-半导体衬底;107-N阱;108-第一P阱;109-第二P阱;110-第一P注入区;111-第二P注入区;112-第三P注入区;113-第一N注入区;114-第二N注入区;115-第一导电栅;116-第二导电栅;117-功能层引出结构;118-第一隔离区;119-第二隔离区;120-第三隔离区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述,此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到,这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外,当一层被称为在两层“之间”时,它可以是所述两层之间仅有的层,或者也可以存在一个或多个介于其间的层。另外,本发明中使用的“介于……之间”包括两个端点值。
在本申请的上下文中,所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例,也可以包括另外的特征形成在第一和第二特征之间的实施例,这样第一和第二特征可能不是直接接触。
需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,其组件布局型态也可能更为复杂。
实施例一
如图1-4所示,本发明提供一种双向ESD保护结构,所双向ESD保护结构包括双向ESD保护结构单元100,所述双向ESD保护结构单元100的数量可以是一个,也可以是两个或者两个以上。其中,所述ESD保护结构单元100包括:
基底101、N阱107、第一P阱108、第二P阱109、第一P注入区110、第二P注入区111、第三P注入区112、第一N注入区113、第二N注入区114、第一导电栅115、第二导电栅116以及功能层引出结构117。
如图1所示,所述ESD保护结构单元100的大部分功能区制备在所述基底101中。其中,在一示例中,所述基底101自上而下包括依次第一器件功能层102、第一绝缘层103及第二器件功能层104,所述N阱107、第一P阱108、第二P阱109、第一P注入区110、第二P注入区111、第三P注入区112、第一N注入区113、第二N注入区114形成在所述第一器件功能层102中,所述第一器件功能层102的材料包括但不限于硅。
另外,所述功能层引出结构117穿过所述第一绝缘层103与所述第二器件功能层104电连接,其中,所述第一绝缘层103的材料包括但不限于氧化硅,所述第二器件功能层104的材料包括但不限于硅。基于所述功能层引出结构实现通过所述第二器件功能层的调节。
在一示例中,所述基底101为双SOI结构,其基于两个SOI键合得到,可以是现有的双SOI结构。该示例中,所述基底101还包括第二绝缘层105及半导体衬底106,其中,所述第二绝缘层105设置在所述第二器件功能层104下方,所述半导体衬底106设置在所述第二绝缘层105下方,与所述第一器件功能层和第一绝缘层共同构成所述双SOI结构。其中,所述第二绝缘层105的材料包括但不限于氧化硅,所述半导体衬底106的材料包括但不限于硅。在一示例中,所述第二绝缘层105的厚度介于140-150nm之间,例如,可以是145nm、148nm;所述第二功能层104的厚度介于150-200nm之间,例如,可以是160nm、180nm;所述第一绝缘层103的厚度介于120-170nm之间,例如,可以是150nm、160nm;另外,所述第一器件功能层102的厚度介于100-200之间,例如,可以是120nm、150nm、180nm。
如图1所示,所述N阱107形成在所述第一器件功能层102中。
在一示例中,所述N阱107上下贯穿所述第一器件功能层102,底部与所述第一绝缘层103接触。可选地,所述N阱107为N型轻掺杂形成的阱,掺杂浓度可依据实际器件设计。
如图1所示,所述第一P阱108和第二P阱109设置于在所述第一器件功能层102中且位于所述N阱107两侧,并与所述N阱107相邻设置,侧壁相互接触。
在一示例中,所述第一P阱108和第二P阱109上下贯穿所述第一器件功能层102,底部与所述第一绝缘层103接触。可选地,所述第一P阱108和第二P阱109均为P型轻掺杂形成的阱,二者的掺杂浓度可以相同也可以不同。在一示例中,设置所述第一P阱108和第二P阱109的掺杂浓度相同。另外,二者掺杂浓度与所述N阱107的掺杂浓度可以相同也可以不同,各个阱区浓度可基于实际需求设置。
如图1所示,所述第一P注入区110、所述第二P注入区111及第三P注入区112形成在所述第一器件功能层102中。所述第一P注入区110设置于所述第一P阱108内,所述第二P注入区111设置于所述第二P阱109内,所述第三P注入区112设置于所述N阱104内。
具体的,所述第一P注入区110、所述第二P注入区111及所述第三P注入区112为P型重掺杂。且在一示例中,所述第一P注入区110、所述第二P注入区111的掺杂浓度大于对应的所述第一P阱108和所述第二P阱109的掺杂浓度,所述第三P注入区112的掺杂浓度大于对应的所述N阱107的掺杂浓度。可选地,所述第一P注入区110和所述第二P注入区111的掺杂浓度可以相同也可以不同,在一示例中,设置所述第一P注入区110和所述第二P注入区111的掺杂浓度相同,且二者形状尺寸相同。另外,二者掺杂浓度与所述第三P注入区112的掺杂浓度可以相同也可以不同,各个阱区浓度可基于实际需求设置。
如图1所示,所述第一N注入区113和所述第二N注入区114形成在所述第一器件功能层102中。所述第一N注入区113跨设在所述第一P阱108和所述N阱107内,所述第二N注入区114跨设在所述第二P阱109和所述N阱107内。
具体的,所述第一N注入区113和所述第二N注入区114为N型重掺杂。且在一示例中,所述第一N注入区113的掺杂浓度大于对应的所述第一P阱108的掺杂浓度,也大于所述N阱区107的掺杂浓度。所述第二N注入区114的掺杂浓度大于对应的所述第二P阱109的掺杂浓度,也大于所述N阱区107的掺杂浓度。可选地,所述第一N注入区113和所述第二N注入区114的掺杂浓度可以相同也可以不同,在一示例中,设置所述第一N注入区113和所述第二N注入区114的掺杂浓度相同,且二者形状尺寸相同。
在一示例中,所述第一P阱108与所述N阱107的相接触的界面位于所述第一N注入区113的正下方,在如图1所示的纵截面上所述界面优选位于所述第一N注入区113的中间位置。同理,所述第二P阱109与所述N阱107的相接触的界面位于所述第二N注入区114的正下方,在如图1所示的纵截面上优选位于所述第二N注入区114的中间位置。
作为示例,所述第一P注入区110、所述第二P注入区111及第三P注入区112的深度小于所述第一器件功能层102的深度。所述第一N注入区113和所述第二N注入区114的深度小于所述第一器件功能层102的深度。在进一步示例中,所述第一P注入区110、所述第二P注入区111、所述第三P注入区112、所述第一N注入区113和所述第二N注入区114的深度相同。在一示例中,所述第一器件功能层102的厚度是所述第一P注入区110、所述第二P注入区111、所述第三P注入区112、所述第一N注入区113和所述第二N注入区114的深度的2-3倍,例如,可以是上述区域深度相同,进一步,所述第一器件功能层102的厚度选择为上述所具有的相同的深度的2.5倍。
如图1所示,所述ESD保护结构单元还包括若干设置在所述N阱107上的第一导电栅115以及若干个设置在所述第一P阱108和所述第二P阱109上的第二导电栅116。如图1所示的示例中,为两个所述第一导电栅115和两个所述第二导电栅116。
其中,在所述第一N注入区113和所述第三P注入区112之间以及所述第二N注入区114和所述第三P注入区112之间各设置有一个所述第一导电栅115。在一示例中,以前者为例,所述第一导电栅115位于整个所述第一N注入区113和所述第三P注入区112之间,即,所述第一导电栅115的一边缘与所述第一N注入区113的一边对齐,所述第一导电栅115的另一边缘与所述第三P注入区112的一边对齐。同理,在所述第一N注入区113和所述第一P注入区110之间以及所述第二N注入区114和所述第二P注入区111之间各设置有一个所述第二导电栅116。在一示例中,以前者为例,所述第二导电栅116位于整个所述第一N注入区113和所述第一P注入区110之间的距离。
作为示例,如图1所示,所述第一P阱108中设有第一隔离区118,所述第一隔离区118设置在所述第一P注入区110远离所述N阱107的一侧,在一示例中,所述第一隔离区118与所述第一P注入区110相邻设置,侧壁相接触。在一可选示例中,所述第一隔离区118为浅沟槽隔离结构。另外,所述第二P阱109中设有第二隔离区119和第三隔离区120,所述第二隔离区119和所述第三隔离区120均设置在所述第二P注入区111远离所述N阱107的一侧,在一示例中,所述第二隔离区119与所述第二P注入区111相邻设置,侧壁相接触。
另外,所述功能层引出结构117设置在所述第二隔离区119和第三隔离区120之间。在一示例中,所述第二隔离区119、所述功能层引出结构117以及所述第三隔离区120相邻设置,侧壁相接触。在一示例中,所述第二隔离区119和第三隔离区120均为浅沟槽隔离结构。其中,在一示例中,所述第一隔离区118、所述第二隔离区119和所述第三隔离区120均上下贯穿所述第一器件功能层102,各隔离区实现不同功能区域之间的隔离。
在一可选示例中,所述功能层引出结构117穿过所述第一器件功能层102和第一绝缘层103与所述第二器件功能层104电连接。在进一步可选示例中,所述功能引出结构117还延伸至所述第二器件功能层104中,例如,延伸进入的长度介于所述第二器件功能层104厚度的1/5-4/5之间,可以是所述第二器件功能层104厚度的1/3或者1/2等。
需要说明的是,图1所示ESD保护结构单元为左右两个对称的ESD保护部,所述N阱107及所述第三P注入区112共用,在实际使用中,也可仅包括左侧或右侧半边结构。
作为示例,如图3所示,所述双向ESD保护结构包括至少两个并列设置的所述双向ESD保护结构单元100,其中,图3示出了具有三个ESD保护结构单元100的示意图。各所述ESD保护结构单元100的所述第一导电栅115相电连接,各所述ESD保护结构单元的所述第二导电栅116相电连接,各所述ESD保护结构单元的所述功能层引出结构117相电连接。
作为示例,所述第一导电栅115连接输入/输出端(In/Out),所述第二导电栅116连接公共接地端(VSS),以实现静电防护。
本发明的双向ESD保护结构的工作原理如下:当遇到正静电脉冲时,PNP管的发射结首先开启,发射区(第三P注入区112)的电子进入基区(N阱107),导致N阱电势降低,从而使得集电结开启,集电区(以第一P阱108为例)的空穴迅速进入N阱,并被发射区收集;当遇到负静电脉冲时,PNP管的集电结开启,集电区(以第一P阱108为例)的电子进入N阱107,导致N阱电势降低,从而使得发射结开启,空穴迅速进入N阱,并被集电结收集。另外,前栅(第一导电栅115)可以改变阱的电势,而背栅(基于功能层引出结构117连接)不仅可以改变阱电势,还可以改变集电结的势垒,从而实现对触发电压的调制。例如,可以将前栅结零电势,背栅接负电势,以利于触发电压的提高,当然,此种基于前栅和背栅调控的具体的调控方式可以依据制备的器件的类型等依据实际进行调控。前栅和背栅可通过调制基区电势实现对ESD触发电压的正负调制,可通过前栅和背栅正负调制ESD触发电压。其中,图2显示了基于浮体PNP管用作ESD防护电路的示意图。图4显示了通过前栅和背栅实现触发电压的示意图。可以看到,无论正向还是反向的静电信号,都可以实现正负的调制,极大的增加了设计的灵活性以及系统的可靠性。此外,为了能够提高浮体PNP管的ESD保护效能,可以采用多指结构(至少两个ESD保护结构单元),提升泄放电流能力,提高ESD防护的能力。图3显示了一个3个浮体PNP并联的多指版图结构。
本发明实现了一种双绝缘层上硅工艺的浮空PNP管双向静电保护器件。双SOI衬底,能有效利用背栅效应同时增加衬底隔离。与普通SOI衬底相比,双SOI采用双智能剥离制造,有两个埋氧层,即所述第一绝缘层和所述第二绝缘层,中间夹层为第二层硅膜,即所述第二器件功能层,顶层硅膜为器件层,衬底可用来做电路的机械支撑。第二层硅膜用于独立调制器件的阈值电压,比起全耗尽SOI器件的背栅调节,双SOI的背栅可以独立向正负两个方向调节,且电压范围可变化而不影响其它器件。另一方面,由于顶层硅膜比较薄,因此静电放电防护变得越来越困难,尤其是纳米器件的ESD防护。在一些诸如ADSL的系统应用中,PIN的信号是混合的,即正负变化的,通过本发明的结构可以实现双向导通的ESD保护。
实施例二
本实施例二提供一种双向ESD保护结构的制备方法,所述双向ESD保护结构的制备方法包括制备双向ESD保护结构单元的步骤,其中,本发明实施例一的所述ESD保护结构优选采用本实施例的制备方法制备得到,当然也可以采用其他方法。需要说明的是,上述顺序并不严格代表本发明所保护的ESD保护结构的制备方法的制备顺序,本领域技术人员可以依据实际工艺步骤进行改变,图1仅示出了一种示例中的ESD保护结构的制备步骤。该制备方法中描述的各部件的特征可以参见上述在双向ESD保护结构中的描述,在此不再赘述。
如图1和图5所示,所述双向ESD保护结构单元的制备包括步骤:
步骤S1,提供基底101,所述基底101自上而下包括依次第一器件功能层102、第一绝缘层103及第二器件功能层104。
作为示例,提供一种所述基底101的制备方法。参见图5所示,该示例中,所述基底101为双SOI结构,其基于两个SOI键合得到。形成所述基底的步骤包括:首先,提供第一SOI和第二SOI,所述第一SOI包括第一底层硅(构成所述半导体衬底106)、第一中间埋氧层(构成所述第二绝缘层105)及第一顶层硅,所述第二SOI包括第二底层硅(形成所述第一器件功能层102)、第二中间埋氧层(形成所述第一绝缘层103)及第二顶层硅,将所述第一顶层硅及所述第二顶层硅相键合,得到所述第二器件功能层104,以得到所述基底101。所述双SOI结构利用两次智能剥离技术制备,当然还可以采用本领域其他常用工艺制备。
作为示例,所述制备方法还包括在所述第一器件功能层102中制备第一隔离区118、第二隔离区119及第三隔离区120的步骤。可以是得到基底后先制备各个隔离区。
其中,所述第一隔离区118形成在所述第一P阱108中,且形成在所述第一P注入区110远离所述N阱107的一侧;所述第二隔离区119和所述第三隔离区120形成在所述第二P阱109中,所述第二隔离区119和所述第三隔离区120均形成在所述第二P注入区111远离所述N阱107的一侧,且所述功能层引出结构117形成在所述第二隔离区119和第三隔离区120之间。具体的,所述第一隔离区118、第二隔离区119及第三隔离区120采用浅沟槽隔离工艺形成。刻蚀场氧区,并湿法氧化形成浅槽隔离。
在一示例中,所述第二隔离区119、所述功能层引出结构117以及所述第三隔离区120依次相邻设置,侧壁相接触。在一可选示例中,可以是所述第二隔离区和所述第三隔离区初始为一体形成的隔离结构区域,在所述隔离结构区域中制备所述功能层引出结构117,进而将所述隔离结构区域分割,形成所述第二隔离区119和所述第三隔离区120。
在一示例中,还可以包括在所述基底101中先形成深阱的步骤,所述N阱107、第一P阱108、第二P阱109、第一P注入区110、第二P注入区111、第三P注入区112、第一N注入区113、第二N注入区114形成在所述深阱中。所述深阱例如是深N阱。在本示例中,由于所述深N阱比较深,采用扩散的方式得到,在实际使用中也可采用离子注入的方式。
步骤S2,于所述第一器件功能层102中形成N阱107,即,进行基区N型注入;
步骤S3,于所述第一器件功能层102中且在所述N阱107两侧形成第一P阱108和第二P阱109,即,进行发射结和集电结P型注入。
具体的,通过包括但不限于离子注入或扩散的方式在所述第一器件功能层102中形成N阱107、第一P阱108和第二P阱109,基于实际需要选择不同类型的掺杂离子及掺杂浓度以得到所述N阱107、第一P阱108和第二P阱109,具体步骤在此不一一赘述。所述N阱107、所述第一P阱108和所述第二P阱109还可以采用现有工艺的其他方法制备。
步骤S4,于所述第一P阱108内形成第一P注入区110,于所述第二P阱109内形成第二P注入区111,于所述N阱107内形成第三P注入区112。
具体地,通过离子注入的方式形成所述第一P注入区110、所述第二P注入区111以及第三P注入区112。其中,各个P注入区的尺寸、深度可以依据实际设置。
步骤S5,于所述第一P阱108和所述N阱107内形成跨设两区的第一N注入区113,于所述第二P阱109和所述N阱107内形成跨设两区的第二N注入区114。
具体地,通过离子注入的方式形成所述第一N注入区113和所述第二N注入区114。其中,各个N注入区的尺寸、深度可以依据实际设置。
步骤S6,形成若干第一导电栅115和第二导电栅116,所述第一导电栅115设置在所述N阱107上,且对应设置在所述第一N注入区113和所述第三P注入区112之间以及所述第二N注入区114和所述第三P注入区112之间;所述第二导电栅116设置在所述第一P阱108和所述第二P阱109上,且所述第一P阱108上的所述第二导电栅116对应设置在所述第一N注入区113和所述第一P注入区110之间,所述第二P阱109上的所述第二导电栅116对应设置在所述第二N注入区114和所述第二P注入区111之间。
具体的,所述第一导电栅115和所述第二导电栅116可以采用沉积工艺制备。例如,多晶硅淀积工艺。当然,在形成所述第一导电栅之前还包括先进行前栅栅氧干法氧化形成工艺。
步骤S7,形成穿过所述第一绝缘层103与所述第二器件功能层104电连接的功能层引出结构117。可以采用刻蚀及刻蚀后填充导电材料的方式形成所述功能层引出结构,即,采用深通孔刻蚀工艺先形成接触孔,再淀积金属,接触孔金属淀积,形成所述功能层引出结构。
在一示例中,可以基于以上步骤描述制备得到ESD保护结构单元,例如,具体步骤顺序可以具体为:利用两次智能剥离技术制备双SOI晶圆 - 刻蚀场氧区,并湿法氧化形成浅槽隔离-N阱注入 - 前栅栅氧干法氧化,多晶硅淀积 - 基区N型注入 - 发射结和集电结P型注入 - 深通孔刻蚀,并淀积金属-接触孔金属淀积。
作为示例,所述制备方法包括制备至少两个并列设置的所述双向ESD保护结构单元的步骤,各所述ESD保护结构单元的所述第一导电栅115电连接,各所述ESD保护结构单元的所述第二导电栅116电连接,各所述ESD保护结构单元的所述功能层引出结构117电连接。
具体的,可以是在同一步骤中制备各个ESD保护结构单元中的功能结构,如,基于同一工艺形成各个ESD保护结构单元的所述第一P注入区,在另外步骤中,基于同一工艺形成各个ESD保护结构单元的所述第一N注入区,依次类推。另外,可以基于外部引线的方式实现各ESD保护结构单元的第一导电栅115的互连、第二导电栅116的互连以及功能层引出结构117的互连。当然,也可以采用本领域其他常用的互连方式。
实施例三
如图1-3所示,本实施例提供一种双向ESD保护器件所述双向ESD保护器件包括至少一个ESD保护单元,所述ESD保护单元包括:
PNP晶体管,所述PNP晶体管基于双SOI结构制备得到,其中,所述双SOI结构的顶层硅层(所述第一器件功能层102)上设置有第一导电栅115,所述SOI结构的中间硅层(所述第二器件功能层104)基于功能层引出结构117电性引出,以实现触发电压调制;
另外,当所述ESD保护器件包括至少两个所述ESD保护单元时,各所述ESD保护单元并联设置,且各所述ESD保护单元的所述第一导电栅115相互电连接,各所述ESD保护单元的所述功能层引出结构117相互电连接。
需要说明的是,本实施例的触发电压可调双向ESD保护器件的结构可以是如实施例一的结构,也可以采用其他能实现该器件的结构,不以本实施例为限。
综上所述,本发明的双向ESD保护器件、结构及制备方法,通过前栅可以改变阱的电势,而背栅不仅可以改变阱电势,还可以改变集电结的势垒,从而实现对触发电压的调制。无论正向还是反向的静电信号,都可以实现正负的调制,且电压范围可变化而不影响其它器件,极大的增加了设计的灵活性以及系统的可靠性。本发明可采用多指结构,提升泄放电流能力。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种双向ESD保护结构,其特征在于,所述双向ESD保护结构包括双向ESD保护结构单元,所述ESD保护结构单元包括:
基底,所述基底自上而下包括第一器件功能层、第一绝缘层及第二器件功能层;
设置在所述第一器件功能层中的N阱;
设置于所述N阱两侧的第一P阱和第二P阱;
第一P注入区、第二P注入区和第三P注入区,所述第一P注入区设置于所述第一P阱内,所述第二P注入区设置于所述第二P阱内,所述第三P注入区设置于所述N阱内;
第一N注入区和第二N注入区,所述第一N注入区跨设在所述第一P阱和所述N阱内,所述第二N注入区跨设在所述第二P阱和所述N阱内;
若干设置在所述N阱上的第一导电栅及若干设置在所述第一P阱和所述第二P阱上的第二导电栅,所述第一导电栅还对应设置在所述第一N注入区和所述第三P注入区之间以及所述第二N注入区和所述第三P注入区之间,所述第二导电栅还对应设置在所述第一N注入区和所述第一P注入区之间以及所述第二N注入区和所述第二P注入区之间;以及
穿过所述第一绝缘层与所述第二器件功能层电连接的功能层引出结构;
其中,基于所述第三P注入区、所述N阱以及所述第一P阱和所述第二P阱中的一者实现双向ESD保护;基于所述第一导电栅与所述功能层引出结构及与其电连接的所述第二器件功能层实现触发电压调制。
2.根据权利要求1所述的双向ESD保护结构,其特征在于,所述第一P阱中设有第一隔离区,所述第一隔离区设置在所述第一P注入区远离所述N阱的一侧;所述第二P阱中设有第二隔离区和第三隔离区,所述第二隔离区和所述第三隔离区均设置在所述第二P注入区远离所述N阱的一侧,所述功能层引出结构设置在所述第二隔离区和第三隔离区之间。
3.根据权利要求1所述的双向ESD保护结构,其特征在于,所双向ESD保护结构包括至少两个并列设置的所述双向ESD保护结构单元,其中,各所述ESD保护结构单元的所述第一导电栅相互电连接,各所述ESD保护结构单元的所述第二导电栅相互电连接,各所述ESD保护结构单元的所述功能层引出结构相互电连接。
4.根据权利要求1所述的双向ESD保护结构,其特征在于,所述第一导电栅连接输入/输出端,所述第二导电栅连接公共接地端。
5.根据权利要求1-4中任意一项所述的双向ESD保护结构,其特征在于,所述基底还包括第二绝缘层及半导体衬底,其中,所述第二绝缘层设置在所述第二器件功能层下方,所述半导体衬底设置在所述第二绝缘层下方,所述基底包括双SOI结构。
6.一种双向ESD保护结构的制备方法,其特征在于,所述双向ESD保护结构的制备方法包括制备双向ESD保护结构单元的步骤,所述双向ESD保护结构单元的制备步骤包括:
提供基底,所述基底自上而下包括第一器件功能层、第一绝缘层及第二器件功能层;
于所述第一器件功能层中形成N阱;
于所述第一器件功能层中且在所述N阱两侧形成第一P阱和第二P阱;
于所述第一P阱内形成第一P注入区,于所述第二P阱内形成第二P注入区,于所述N阱内形成第三P注入区;
于所述第一P阱和所述N阱内形成跨设两区的第一N注入区,于所述第二P阱和所述N阱内形成跨设两区的第二N注入区;
在所述N阱上形成若干第一导电栅,所述第一导电栅还对应设置在所述第一N注入区和所述第三P注入区之间以及所述第二N注入区和所述第三P注入区之间;在所述第一P阱和所述第二P阱上形成若干第二导电栅,所述第二导电栅还对应设置在所述第一N注入区和所述第一P注入区之间以及所述第二N注入区和所述第二P注入区之间;
形成穿过所述第一绝缘层与所述第二器件功能层电连接的功能层引出结构。
7.根据权利要求6所述的双向ESD保护结构的制备方法,其特征在于,所述双向ESD保护结构单元的制备步骤还包括:在所述第一器件功能层中制备第一隔离区、第二隔离区及第三隔离区,其中,所述第一隔离区形成在所述第一P阱中,且形成在所述第一P注入区远离所述N阱的一侧;所述第二隔离区和所述第三隔离区形成在所述第二P阱中,所述第二隔离区和所述第三隔离区均形成在所述第二P注入区远离所述N阱的一侧,且所述功能层引出结构形成在所述第二隔离区和所述第三隔离区之间。
8.根据权利要求6所述的双向ESD保护结构的制备方法,其特征在于,所述双向ESD保护结构的制备方法包括制备至少两个并列设置的所述双向ESD保护结构单元的步骤,其中,各所述ESD保护结构单元的所述第一导电栅相互电连接,各所述ESD保护结构单元的所述第二导电栅相互电连接,各所述ESD保护结构单元的所述功能层引出结构相互电连接。
9.根据权利要求6-8中任意一项所述的双向ESD保护结构的制备方法,其特征在于,形成所述基底的步骤包括:提供第一SOI和第二SOI,所述第一SOI包括第一底层硅、第一中间埋氧层及第一顶层硅,所述第二SOI包括第二底层硅、第二中间埋氧层及第二顶层硅,将所述第一顶层硅及所述第二顶层硅相键合,以得到所述基底。
10.一种双向ESD保护器件,其特征在于,所述双向ESD保护器件包括至少一个ESD保护单元,所述ESD保护单元包括PNP晶体管,所述PNP晶体管基于双SOI结构制备得到,其中,所述双SOI结构的顶层硅层上设置有第一导电栅,所述SOI结构的中间硅层基于功能层引出结构电性引出,以实现触发电压调制;当所述ESD保护器件包括至少两个所述ESD保护单元时,各所述ESD保护单元并联设置,且各所述ESD保护单元的所述第一导电栅相互电连接,各所述ESD保护单元的所述功能层引出结构相互电连接。
CN202011235908.2A 2020-11-09 2020-11-09 双向esd保护器件、结构及制备方法 Active CN112151534B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011235908.2A CN112151534B (zh) 2020-11-09 2020-11-09 双向esd保护器件、结构及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011235908.2A CN112151534B (zh) 2020-11-09 2020-11-09 双向esd保护器件、结构及制备方法

Publications (2)

Publication Number Publication Date
CN112151534A true CN112151534A (zh) 2020-12-29
CN112151534B CN112151534B (zh) 2021-08-17

Family

ID=73887201

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011235908.2A Active CN112151534B (zh) 2020-11-09 2020-11-09 双向esd保护器件、结构及制备方法

Country Status (1)

Country Link
CN (1) CN112151534B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032838A1 (en) * 2007-07-31 2009-02-05 Tseng Tang-Kuei Symmetric bidirectional silicon-controlled rectifier
US20130134477A1 (en) * 2011-11-29 2013-05-30 International Business Machines Corporation Back gate triggered silicon controlled rectifiers
CN109037208A (zh) * 2018-08-02 2018-12-18 湖南师范大学 提高失效电压的双向假栅深阱静电保护器件及其制作方法
CN109962099A (zh) * 2019-02-25 2019-07-02 中国科学院微电子研究所 双向可控硅静电放电保护结构及soi结构
CN110047828A (zh) * 2019-04-11 2019-07-23 中国电子科技集团公司第五十八研究所 一种基于soi工艺的rc耦合触发双向瞬态电压抑制器
CN110085550A (zh) * 2018-01-26 2019-08-02 沈阳硅基科技有限公司 一种半导体产品用绝缘层结构及其制备方法
CN111799258A (zh) * 2020-07-29 2020-10-20 湘潭大学 叉指方式的非对称双向可控硅静电释放器件及其制作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032838A1 (en) * 2007-07-31 2009-02-05 Tseng Tang-Kuei Symmetric bidirectional silicon-controlled rectifier
US20130134477A1 (en) * 2011-11-29 2013-05-30 International Business Machines Corporation Back gate triggered silicon controlled rectifiers
CN110085550A (zh) * 2018-01-26 2019-08-02 沈阳硅基科技有限公司 一种半导体产品用绝缘层结构及其制备方法
CN109037208A (zh) * 2018-08-02 2018-12-18 湖南师范大学 提高失效电压的双向假栅深阱静电保护器件及其制作方法
CN109962099A (zh) * 2019-02-25 2019-07-02 中国科学院微电子研究所 双向可控硅静电放电保护结构及soi结构
CN110047828A (zh) * 2019-04-11 2019-07-23 中国电子科技集团公司第五十八研究所 一种基于soi工艺的rc耦合触发双向瞬态电压抑制器
CN111799258A (zh) * 2020-07-29 2020-10-20 湘潭大学 叉指方式的非对称双向可控硅静电释放器件及其制作方法

Also Published As

Publication number Publication date
CN112151534B (zh) 2021-08-17

Similar Documents

Publication Publication Date Title
CN105261616B (zh) 瞬态电压抑制器及其制造方法
US10818516B2 (en) Semiconductor device having biasing structure for self-isolating buried layer and method therefor
US11869933B2 (en) Device isolator with reduced parasitic capacitance
US8222115B2 (en) Method of forming a high capacitance diode
US8119474B2 (en) High performance capacitors in planar back gates CMOS
CN102832211B (zh) 具有pin二极管隔离的高压电阻器
US20140319598A1 (en) Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US9019667B2 (en) Protection device and related fabrication methods
CN106463533A (zh) 高电压晶体管和低电压非平面晶体管的单片集成
CN102738148B (zh) 功率晶体管器件垂直集成
US9330961B2 (en) Stacked protection devices and related fabrication methods
US9502890B2 (en) Protection device and related fabrication methods
US8134219B2 (en) Schottky diodes
CN104851919A (zh) 双向穿通半导体器件及其制造方法
US20150236009A1 (en) Low Voltage NPN with Low Trigger Voltage and High Snap Back Voltage for ESD Protection
CN101720505A (zh) 静电释放保护器件及制造包含静电释放保护器件的半导体器件的方法
CN106158851B (zh) 一种双向超低电容瞬态电压抑制器及其制作方法
US9129806B2 (en) Protection device and related fabrication methods
CN112151534B (zh) 双向esd保护器件、结构及制备方法
CN103035669B (zh) 具有超低结电容密度的pn结及其制造方法
CN108198811B (zh) 瞬态电压抑制器及其制造方法
US9825141B2 (en) Three dimensional monolithic LDMOS transistor
CN113629052B (zh) 触发电压可调的esd保护结构及其制备方法
CN116705849B (zh) 一种半导体结构及半导体结构的制备方法
CN106486473A (zh) 静电放电保护结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant