JPS6112085A - 化合物半導体装置の保護ダイオ−ド - Google Patents
化合物半導体装置の保護ダイオ−ドInfo
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- JPS6112085A JPS6112085A JP13260084A JP13260084A JPS6112085A JP S6112085 A JPS6112085 A JP S6112085A JP 13260084 A JP13260084 A JP 13260084A JP 13260084 A JP13260084 A JP 13260084A JP S6112085 A JPS6112085 A JP S6112085A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、化合物半導体装置の耐サージ性を高めるため
Ｋ、化合物半導体装置に接続する保護ダイオードに関す
る。
Ｋ、化合物半導体装置に接続する保護ダイオードに関す
る。
（ロ）従来の技術
化合物半導体装置、例えばガリウムーヒ素電界効果トラ
ンジスタ（以下、Ｇａ Ａｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
という。）は、低雑音、高利得など優れた特性をもつマ
イクロ波帯増幅素子として、実用化が盛んにすすめられ
ている。しかしながら、Ｇａ Ａｓ Ｍ Ｅ ５ＦＥＴ
はゲートがショットキ接合のため、ゲート・ソース間、
ゲート・ドレイン間にサージエネルギが加わった場合に
、ショットキ接合が破壊され易い。そこで耐サージ性を
高めるために保護ダイオードを第３図に示すように接続
し、Ｇａ Ａｓ Ｍ ＥＳＦＥＴと共にパッケジに封止
して、高いサージ性をもつようＫしている（信学技報５
ＳＤ７９−７４２１頁乃至２７頁に詳しい。）。
ンジスタ（以下、Ｇａ Ａｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
という。）は、低雑音、高利得など優れた特性をもつマ
イクロ波帯増幅素子として、実用化が盛んにすすめられ
ている。しかしながら、Ｇａ Ａｓ Ｍ Ｅ ５ＦＥＴ
はゲートがショットキ接合のため、ゲート・ソース間、
ゲート・ドレイン間にサージエネルギが加わった場合に
、ショットキ接合が破壊され易い。そこで耐サージ性を
高めるために保護ダイオードを第３図に示すように接続
し、Ｇａ Ａｓ Ｍ ＥＳＦＥＴと共にパッケジに封止
して、高いサージ性をもつようＫしている（信学技報５
ＳＤ７９−７４２１頁乃至２７頁に詳しい。）。
ところで、前述した保護ダイオードとして用いるダイオ
ードには下記のような特性が要求される。
ードには下記のような特性が要求される。
ｆａｌ 正逆両方のサージエネルギに対してＧａ Ａ
ｓＭＥＳＦＥＴを保護できること。
ｓＭＥＳＦＥＴを保護できること。
ｆｂｌ 通常の使用時には、はぼ絶縁状な！であるこ
と。
と。
（ｃｌ 耐圧はＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔを保
’、ｊＬＩ）するために、通常かけるゲートバイアスに
近い値であること。
’、ｊＬＩ）するために、通常かけるゲートバイアスに
近い値であること。
（ｄ） 雑音指数（ＮＦ）を下げるために人力容量を
下げる必要があることからゲート・ソース間に接続され
ている保護ダイオードの容量は極力小さくすること。
下げる必要があることからゲート・ソース間に接続され
ている保護ダイオードの容量は極力小さくすること。
そして、要求される特性を満足させる構・青としては、
（１１（ａＨｂｌか！２ＰＮＰ（又はＮＰＮ）構造であ
ること。
ること。
（ｉｔｌ ｆｃｌより２つの接合は、ある一部分で高
濃度どうしのＰＮ接合で形成されていること。
濃度どうしのＰＮ接合で形成されていること。
（ｉｉｉ＋ ｆｄｌより２つの接合の大部分は杼カ低
濃度どうしのＰＮ接合で形成されていること。
濃度どうしのＰＮ接合で形成されていること。
が必要である。
第４図に従い従来の保護ダイオードの構造を簡単に説明
する。保護ダイオードとしてはシリコンツェナ７ダイオ
ードが用いられ、図示するように、Ｐ＋型の半導体基板
（４）上にエピタキシャル成長により形成されたＰ−型
の半導体基体（２１）と、この基体（２１）内に形成さ
れたＮ型のカソード領域ｃ！２と、このカソード領域（
２り内に形成されたＰ＋型のアノード領域（ハ）とを備
え、アノード領域（ハ）から第１電極Ｇ４）を取り出す
と共に、基板（至）より第２電極（ハ）を取り出してい
る。また、アート領域（ハ）の周囲には、Ｐ＋型のガー
ドリング（４）が形成されている。
する。保護ダイオードとしてはシリコンツェナ７ダイオ
ードが用いられ、図示するように、Ｐ＋型の半導体基板
（４）上にエピタキシャル成長により形成されたＰ−型
の半導体基体（２１）と、この基体（２１）内に形成さ
れたＮ型のカソード領域ｃ！２と、このカソード領域（
２り内に形成されたＰ＋型のアノード領域（ハ）とを備
え、アノード領域（ハ）から第１電極Ｇ４）を取り出す
と共に、基板（至）より第２電極（ハ）を取り出してい
る。また、アート領域（ハ）の周囲には、Ｐ＋型のガー
ドリング（４）が形成されている。
（ハ）発明が解決しようとする問題点
第４図に示すような従来のダイオードにおいては、保護
素子として所望の低い耐圧値に設定するためにはカソー
ド領域＠およびアノード領域（ハ）の不純物濃度を高濃
度にする必要がある。しかし、この領域を高濃度にする
と、ダイオードの接合容量が大きくなり、前述した雑音
指数（ＮＦ）が劣化するという問題があった。
素子として所望の低い耐圧値に設定するためにはカソー
ド領域＠およびアノード領域（ハ）の不純物濃度を高濃
度にする必要がある。しかし、この領域を高濃度にする
と、ダイオードの接合容量が大きくなり、前述した雑音
指数（ＮＦ）が劣化するという問題があった。
に）問題点を解決するための手段
本発明による化合物半導体の保護ダイオードは、一導電
型の半導体基体上に積層された逆導電型のエピタキシャ
ル層と、このエピタキシャル層をＰＮ接合分離する一導
電型の分離領域と、この分離領域で島状に分離された島
領域内に形成された一導電型のアノード領域と、前記分
離領域表面およびアノード領域表面に夫々形成された一
導電型の高濃度第１不純物領域と、この第１不純物領域
間の島領域表面に形成された逆導電型の高畝度第２不純
物領域とを備え、前記アノード領域表面に形成した第１
不純物領域から第１電極を取り出し、前記基体から第２
電極を取り出したことを特徴とするものである。
型の半導体基体上に積層された逆導電型のエピタキシャ
ル層と、このエピタキシャル層をＰＮ接合分離する一導
電型の分離領域と、この分離領域で島状に分離された島
領域内に形成された一導電型のアノード領域と、前記分
離領域表面およびアノード領域表面に夫々形成された一
導電型の高濃度第１不純物領域と、この第１不純物領域
間の島領域表面に形成された逆導電型の高畝度第２不純
物領域とを備え、前記アノード領域表面に形成した第１
不純物領域から第１電極を取り出し、前記基体から第２
電極を取り出したことを特徴とするものである。
（ホ）実施例
以下本発明の実施例を図面を参照して説明する。
第１図は本発明によるダイオードの一例を示す断面図で
ある。第１図に示すように、Ｐ＋型の半導体基板（１）
上には、Ｐ″″型の半導体基体（２）がエピタキシャル
成長にて積層形成され、この基体（２）上にはＮ−型の
エピタキシャル層（３）が積層形成されている。そして
このＮ−型エピタキシャル層（３）は、Ｐ＋型の分離領
域（４）で島状にＰＮ接合分離され、島領域（５）が形
成されている。この島領域（５）には、Ｐ＋型のアノー
ド領域（６）が形成されている。アノード領域（６）と
分離領域（４）の夫々の表面にはＰ＋型の第１不純物領
域（７）が形成されている。そして、第１不純物領域（
７）（方間の島領域（５）表面にはＮ＋型の第２不純物
領域（８）が形成されている。また、エピタキシャル層
（３）表面には酸化シリコンなどからなる保護膜（９）
が形成され、アノード領域（６）表面に形成した第１不
純物領域（７）Ｋコンタクトホールを介して第１電極（
ＩＱがオーミックコンタクトして電極の取り出しが行わ
れる。基板（１）の底面には第２電極（１１１がオーミ
ックコンタクトして設けられ、基体（２）から基板（１
）を介して電極取り出しが行われる。
ある。第１図に示すように、Ｐ＋型の半導体基板（１）
上には、Ｐ″″型の半導体基体（２）がエピタキシャル
成長にて積層形成され、この基体（２）上にはＮ−型の
エピタキシャル層（３）が積層形成されている。そして
このＮ−型エピタキシャル層（３）は、Ｐ＋型の分離領
域（４）で島状にＰＮ接合分離され、島領域（５）が形
成されている。この島領域（５）には、Ｐ＋型のアノー
ド領域（６）が形成されている。アノード領域（６）と
分離領域（４）の夫々の表面にはＰ＋型の第１不純物領
域（７）が形成されている。そして、第１不純物領域（
７）（方間の島領域（５）表面にはＮ＋型の第２不純物
領域（８）が形成されている。また、エピタキシャル層
（３）表面には酸化シリコンなどからなる保護膜（９）
が形成され、アノード領域（６）表面に形成した第１不
純物領域（７）Ｋコンタクトホールを介して第１電極（
ＩＱがオーミックコンタクトして電極の取り出しが行わ
れる。基板（１）の底面には第２電極（１１１がオーミ
ックコンタクトして設けられ、基体（２）から基板（１
）を介して電極取り出しが行われる。
さて、本発明の特徴は、ダイオードの接合容量を小さく
するため釦、基体（２）とエピタキシャル層（３）の不
純物濃度を低（して、低濃度どうしのＰＮ接合にする。
するため釦、基体（２）とエピタキシャル層（３）の不
純物濃度を低（して、低濃度どうしのＰＮ接合にする。
そして、分離領域（４）はｒ型の不純物拡散を深く行う
ことによって、分離領域（４）と工ビタキシャル層（３
）とのＰＮ接合は低濃度どうしのＰＮ接合になる。また
、アノード領域（６）の不純物拡散も深（行うことによ
って、アノード領域（６）とエピタキシャル層（３）と
のＰＮ接合も低濃度どうしのＰＮ接合になる。
ことによって、分離領域（４）と工ビタキシャル層（３
）とのＰＮ接合は低濃度どうしのＰＮ接合になる。また
、アノード領域（６）の不純物拡散も深（行うことによ
って、アノード領域（６）とエピタキシャル層（３）と
のＰＮ接合も低濃度どうしのＰＮ接合になる。
このように、Ｐ型頭域とＮ型領域との接合部分は低濃度
どうしのＰＮ接合になり、接合容量を小さくすることが
できる。
どうしのＰＮ接合になり、接合容量を小さくすることが
できる。
更に本発明は、保護ダイオードとして所定の低い耐圧に
なるように、分離領域（４）とアノード領域（６）の表
面に夫々Ｐ＋型の第１不純物領域（７）を形成すると共
に、第１不純物領域［７１（７）間の島領域（５）表面
にＮ＋型の第２不純物領域（８）を形成している。
なるように、分離領域（４）とアノード領域（６）の表
面に夫々Ｐ＋型の第１不純物領域（７）を形成すると共
に、第１不純物領域［７１（７）間の島領域（５）表面
にＮ＋型の第２不純物領域（８）を形成している。
従って、島領域（５）の表面付近のＰＮ接合は高濃度ど
うしのＰＮ接合になり、低耐圧のダイオードを得ること
ができる。
うしのＰＮ接合になり、低耐圧のダイオードを得ること
ができる。
従って本発明によるダイオードは、前述した保護素子と
してのダイオードの特性を満足し、本発明のダイオード
を接続することによりＧａ Ａｓ Ｍ ＥＳＦＥＴの耐
サージ性が向上すると共に、雑音指数（ＮＦ）も小さく
することができる。
してのダイオードの特性を満足し、本発明のダイオード
を接続することによりＧａ Ａｓ Ｍ ＥＳＦＥＴの耐
サージ性が向上すると共に、雑音指数（ＮＦ）も小さく
することができる。
第２図は本発明によるダイオードの異なる実施例を示す
断面図である。この実施例は、分離領域（４）をいわゆ
る上下分離で形成した以外は前述した実施例と同様に形
成されている。エピタキシャル層（３）を上下からのＰ
＋型の不純物拡散によってＰＮ接合分離して島領域（５
）を形成するには、まず、半導体基板（１）に積層され
たＰ−型の半導体基体（２）に下からのＰ＋型の不純物
拡散を行うためにＰ型拡散ソースを堆積しておく。その
後、Ｎ−型のエピタキシャル層（３）を基体（２）上に
生成し、分離領域（４）の上拡散（４υとエピタキシャ
ル層（３）表面から分離領域（４）の上拡散（４２１を
同時に行う。この拡散の熱処理による上拡散０υのはい
上りと上拡散Ｇ１２゛とによって分離領域（４）が形成
される。そして、この上下の拡散は深く行い分離領域（
４）とエピタキシャル層（３）とのＰＮ接合は低濃度ど
うしのＰＮ接合にしている。
断面図である。この実施例は、分離領域（４）をいわゆ
る上下分離で形成した以外は前述した実施例と同様に形
成されている。エピタキシャル層（３）を上下からのＰ
＋型の不純物拡散によってＰＮ接合分離して島領域（５
）を形成するには、まず、半導体基板（１）に積層され
たＰ−型の半導体基体（２）に下からのＰ＋型の不純物
拡散を行うためにＰ型拡散ソースを堆積しておく。その
後、Ｎ−型のエピタキシャル層（３）を基体（２）上に
生成し、分離領域（４）の上拡散（４υとエピタキシャ
ル層（３）表面から分離領域（４）の上拡散（４２１を
同時に行う。この拡散の熱処理による上拡散０υのはい
上りと上拡散Ｇ１２゛とによって分離領域（４）が形成
される。そして、この上下の拡散は深く行い分離領域（
４）とエピタキシャル層（３）とのＰＮ接合は低濃度ど
うしのＰＮ接合にしている。
また、島領域（５）に形成されるアノード領域（６）は
分離領域（４）の上拡散（６）と同一条件で行うと、ア
ノード領域（６）の不純物拡散も深く行われることにな
り、アノード領域（６）とエピタキシャル層（３）との
接合付近は非常に低濃度になっている。 ′このよう
に形成されたアノード領域（６）と分離領域（４）の表
面に夫々Ｐ 型の第１不純物領域（７）を形成すると共
に、第１不純物領域（７）＋７）間の島領域（５）表面
ＫＮ＋型の＄２不純物領域（８）を形成する。
分離領域（４）の上拡散（６）と同一条件で行うと、ア
ノード領域（６）の不純物拡散も深く行われることにな
り、アノード領域（６）とエピタキシャル層（３）との
接合付近は非常に低濃度になっている。 ′このよう
に形成されたアノード領域（６）と分離領域（４）の表
面に夫々Ｐ 型の第１不純物領域（７）を形成すると共
に、第１不純物領域（７）＋７）間の島領域（５）表面
ＫＮ＋型の＄２不純物領域（８）を形成する。
上述したように上下分離で分離領域（４）を形成すると
、島領域（５）内のアノード領域（６）と基体（２）ま
での距離を十分にとれるため、その間のエピタキシャル
層（３）非常圧大きく空乏層のスペースがとれ、大巾に
接合容量を小さくすることができる。
、島領域（５）内のアノード領域（６）と基体（２）ま
での距離を十分にとれるため、その間のエピタキシャル
層（３）非常圧大きく空乏層のスペースがとれ、大巾に
接合容量を小さくすることができる。
尚、本発明の実施例では、Ｐ＋型の半導体基板（１）上
にＰ−型の半導体基体（２）をエピタキシャル成長して
形成した場合について述べたが、Ｐ−型半導体基体（２
）としてＰ−型の半導体基板を用いても良い。但し、こ
の場合は、第２電極α１）を取り出すために゛、ｒ型の
コンタクト領域を設ける必要がある。
にＰ−型の半導体基体（２）をエピタキシャル成長して
形成した場合について述べたが、Ｐ−型半導体基体（２
）としてＰ−型の半導体基板を用いても良い。但し、こ
の場合は、第２電極α１）を取り出すために゛、ｒ型の
コンタクト領域を設ける必要がある。
（へ）発明の効果
本発明による保護ダイオードによれば、ダイオードの接
合容量が小さくできると共に、保護素子として好適な耐
圧に設定できるため、化合物半導体装置の耐サージ性が
向上し、且つ雑音指数（ＮＦ）も大巾に下げることがで
きる。
合容量が小さくできると共に、保護素子として好適な耐
圧に設定できるため、化合物半導体装置の耐サージ性が
向上し、且つ雑音指数（ＮＦ）も大巾に下げることがで
きる。
また、いわゆる上下分離で分離領域を形成すると、エピ
タキシャル層部分に空乏層のスペースが十分とれるので
、接合容量を大巾に小さくでき雑音指数（ＮＦ）が更に
低下する。
タキシャル層部分に空乏層のスペースが十分とれるので
、接合容量を大巾に小さくでき雑音指数（ＮＦ）が更に
低下する。
第１図は本発明の一実施例を示す断面図、第２図は異な
る実施例を示す断面図である。第３図は保護ダイオード
の接続回路図、第４図は従来の保護ダイオードを示す断
面図である。 （２）・・・半導体基体、 （３）・・・エピタキシャ
ル層、（４）・・・分離領域、 （５）・・・島領域、
（６）・・・アノード領域、 （７）・・・第１不純
物領域、 （８）・・・第２不純物領域、 ００１・・
・第１電極、 （１１）・・・第２電極。 第１図 ＠２図 第３図 第４図
る実施例を示す断面図である。第３図は保護ダイオード
の接続回路図、第４図は従来の保護ダイオードを示す断
面図である。 （２）・・・半導体基体、 （３）・・・エピタキシャ
ル層、（４）・・・分離領域、 （５）・・・島領域、
（６）・・・アノード領域、 （７）・・・第１不純
物領域、 （８）・・・第２不純物領域、 ００１・・
・第１電極、 （１１）・・・第２電極。 第１図 ＠２図 第３図 第４図
Claims (1)
- （１）化合物半導体装置の耐サージ性を高めるために、
化合物半導体装置に接続する保護ダイオードであって、
前記保護ダイオードは、一導電型の半導体基体上に積層
された逆導電型のエピタキシャル層と、このエピタキシ
ャル層をＰＮ接合分離する一導電型の分離領域と、この
分離領域で島状に分離された島領域内に形成された一導
電型のアノード領域と、前記分離領域表面およびアノー
ド領域表面に夫々形成された一導電型の高濃度第１不純
物領域と、この第１不純物領域間の島領域表面に形成さ
れた逆導電型の高濃度第２不純物領域とを備え、前記ア
ノード領域表面に形成した第１不純物領域から第１電極
を取り出し、前記基体から第２電極を取り出したことを
特徴とする化合物半導体装置の保護ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13260084A JPS6112085A (ja) | 1984-06-26 | 1984-06-26 | 化合物半導体装置の保護ダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13260084A JPS6112085A (ja) | 1984-06-26 | 1984-06-26 | 化合物半導体装置の保護ダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112085A true JPS6112085A (ja) | 1986-01-20 |
Family
ID=15085125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13260084A Pending JPS6112085A (ja) | 1984-06-26 | 1984-06-26 | 化合物半導体装置の保護ダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112085A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898655B1 (ko) | 2004-08-27 | 2009-05-22 | 파나소닉 주식회사 | 서지 보호용 반도체 장치 |
| CN106057781A (zh) * | 2016-05-27 | 2016-10-26 | 矽力杰半导体技术(杭州)有限公司 | 静电放电保护器件的制造方法 |
-
1984
- 1984-06-26 JP JP13260084A patent/JPS6112085A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8004041B2 (en) | 2004-08-27 | 2011-08-23 | Panasonic Corporation | Semiconductor device for surge protection |
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