CN102034806A - 静电放电防护装置及其中的静电放电防护元件 - Google Patents

Abstract

本发明提供一种静电放电防护装置及其中的静电放电防护元件。所述静电放电防护元件包括硅控整流器等效电路以及N型重掺杂区。硅控整流器等效电路寄生于静电放电防护元件中，并具有阳极和阴极，其中阳极为P型重掺杂区且用以耦接于焊垫，阴极用以耦接于低位准电压。N型重掺杂区紧邻P型重掺杂区，并呈浮置状态。根据本发明实施例揭示的技术内容，应用前述静电放电防护装置可降低静电放电防护机制启动时所需的触发电压。

Description

静电放电防护装置及其中的静电放电防护元件

技术领域

本揭示内容是有关于一种电子装置，且特别是有关于一种静电放电防护装置。

背景技术

一般而言，各种电子装置中均会设置有静电放电(Electrostatic Discharge，ESD)防护的机制，藉以避免当人体带有过多的静电而去触碰电子装置时，电子装置因为静电所产生的瞬间大电流而导致毁损，或是避免电子装置受到环境或运送工具所带的静电影响而产生无法正常运作的情形。

然而，一般电子装置中的ESD防护机制通常需要较高的触发电压才能运作，而且其所能导通的ESD电流普遍来说并不够大，如此使得ESD防护机制无法有效地对电子装置进行防护的动作。

发明内容

本发明实施例提供一种静电放电防护元件/装置，藉以对电子装置进行静电放电防护。

本揭示内容的一技术样态关于一种静电放电防护元件，该静电放电防护元件包括硅控整流器等效电路与至少一第一N型重掺杂区。硅控整流器等效电路寄生于静电放电防护元件中，并具有一阳极和一阴极，其中阳极可为P型重掺杂区且用以耦接于焊垫，阴极可用以耦接于一低位准电压。第一N型重掺杂区紧邻P型重掺杂区，并呈浮置状态。

本揭示内容的另一技术样态关于一种静电放电防护元件，该静电放电防护元件包括源极区与漏极区。源极区可用以耦接于低位准电压。漏极区与源极区分开设置，并包括第一P型重掺杂区与至少一第一N型重掺杂区，其中第一P型重掺杂区可用以耦接于一焊垫，第一N型重掺杂区紧邻第一P型重掺杂区且呈浮置状态。

本揭示内容的又一技术样态关于一种静电放电防护装置，该静电放电防护装置包括相移电路、晶体管开关电路以及第一金属氧化物半导体场效应晶体管。相移电路具有暂态响应，并可于接收静电放电电荷时根据暂态响应产生响应电压。晶体管开关电路可通过响应电压触发而开启，以根据静电放电电荷产生控制电压。第一金属氧化物半导体场效应晶体管可根据控制电压导通，且寄生有硅控整流器等效电路，其中当金属氧化物半导体场效应晶体管通过控制电压导通时，静电放电电荷经由硅控整流器等效电路进行放电。第一金属氧化物半导体场效晶体管可更包括P型重掺杂区以及与至少一N型重掺杂区，其中P型重掺杂区可用以耦接于焊垫，并作为硅控整流器等效电路的一阳极，N型重掺杂区则紧邻于P型重掺杂区，并呈浮置状态。

本揭示内容的再一技术样态关于一种静电放电防护装置，该静电放电防护装置包括第一金属氧化物半导体场效应晶体管、第一等效电阻器、晶体管开关、第二等效电阻器以及等效电容器。第一金属氧化物半导体场效应晶体管寄生有硅控整流器等效电路，其中第一金属氧化物半导体场效应晶体管耦接于一焊垫与一低位准电压之间。第一金属氧化物半导体场效应晶体管可更包括P型重掺杂区以及与至少一N型重掺杂区，其中第一金属氧化物半导体场效应晶体管通过P型重掺杂区耦接焊垫，且P型重掺杂区作为硅控整流器等效电路的一阳极，N型重掺杂区则紧邻于P型重掺杂区，并呈浮置状态。第一等效电阻器可耦接于第一金属氧化物半导体场效应晶体管的栅极和低位准电压之间。晶体管开关可耦接于焊垫和第一等效电阻器之间，并用以导通焊垫和第一等效电阻器。第二等效电阻器耦接于焊垫和晶体管开关的控制端之间。等效电容器耦接于晶体管开关的控制端和低位准电压之间。其中，当焊垫具有静电放电电荷时，晶体管开关导通焊垫和第一等效电阻器，使得第一金属氧化物半导体场效应晶体管导通，且静电放电电荷经由硅控整流器等效电路进行放电。

根据本发明实施例揭示的技术内容，应用前述静电放电防护装置可降低静电放电防护机制启动时所需的触发电压。

附图说明

图1是依照本发明实施例绘示一种静电放电防护装置的电路方块示意图。

图2是依照本发明实施例绘示一种如图1所示的静电放电防护元件的结构示意图。

图3是依照本发明第一实施例绘示一种如图1所示的静电放电防护装置的电路结构示意图。

图4是绘示已知N型横向扩散金属氧化物半导体场效晶体管(LDNMOS)、本发明实施例所述内含SCR等效电路且具浮置状态的N型重掺杂区的LDNMOS以及如图3所示的实施例，三者经传输线触波产生器静电测试(Transmission Line Pulsing，TLP)后的比较图。

图5是依照本发明第二实施例绘示一种如图1所示的静电放电防护装置的电路结构示意图。

图6是依照本发明第三实施例绘示一种如图1所示的静电放电防护装置的电路结构示意图。

图7是依照本发明第四实施例绘示一种如图1所示的静电放电防护装置的电路结构示意图。

附图标号

100：静电放电防护装置            102：焊垫

110、110a、110b、110c：相移电路  120、120a：晶体管开关电路

130：静电放电防护元件            210、310、340：P型重掺杂区

230、330：N型缓冲区     240、340：P型接触区

260：P型基体区          270：N型阱

370：P型阱              380：N型漂流扩散区

220、250、320、350：N型重掺杂区

130a：N型横向扩散金属氧化物半导体场效晶体管

130b：N型高电压金属氧化物半导体场效晶体管

具体实施方式

图1是依照本发明实施例绘示一种静电放电防护装置的电路方块示意图。静电放电(Electrostatic Discharge，ESD)防护装置100包括相移电路110、晶体管开关电路120以及静电放电防护元件130，其中相移电路110、晶体管开关电路120以及静电放电防护元件130均耦接于焊垫102以及低位准电VSS(如：接地电压)之间，且静电放电防护元件130中寄生有硅控整流器(SiliconControlled Rectifier，SCR)等效电路(未绘示)。上述SCR等效电路为一种具有P/N/P/N半导体接口的电子元件。

前述的静电放电防护元件130可以为一晶体管，更具体而言，其可为横向扩散金属氧化物半导体场效应晶体管(Lateral Diffused Metal OxideSemiconductor，LDMOS)或高电压金属氧化物半导体场效应晶体管(HighVoltage Metal Oxide Semiconductor，HVMOS)。

在操作上，当焊垫102上瞬间具有静电放电电荷(以下简称ESD电荷)，或因静电放电电荷而产生的大电压或大电流突波(surge)时，相移电路110会开启晶体管开关电路120，而晶体管开关电路120则是会控制静电放电防护元件130导通，使得ESD电荷或突波通过静电放电防护元件130中所寄生的硅控整流器等效电路进行放电。

具体而言，相移电路110具有一暂态响应，并于接收ESD电荷时，根据暂态响应产生响应电压RV。晶体管开关电路120通过响应电压RV触发而开启，以根据ESD电荷产生控制电压CV。静电放电防护元件130则是根据控制电压CV导通，且当静电放电防护元件130通过控制电压CV导通瞬间，ESD电荷会经由其中的SCR等效电路进行放电，使得ESD电荷所对应的电流可通过静电放电防护元件130中的SCR等效电路流往低位准电压VSS处。

图2是依照本发明实施例绘示一种如图1所示的静电放电防护元件的结构示意图。在本实施例中，静电放电防护元件为一N型横向扩散金属氧化物半导体场效晶体管(LDNMOS)130a，其包括漏极区(D)、源极区(S)和栅极区(G)，且晶体管130a中寄生有SCR等效电路。其中，源极区(S)隔着栅极区(G)与源极区(S)分开设置，漏极区(D)耦接于焊垫102，源极区(S)耦接于低位准电压VSS，栅极区(G)耦接于上述晶体管开关电路120，而SCR等效电路则是寄生于漏极区(D)和源极区(S)之间。

具体而言，晶体管130a可包括漏极区(D)和源极区(S)。漏极区(D)可包括P型重掺杂区(P+)210与N型重掺杂区(N+)220，P型重掺杂区210和N型重掺杂区220可制作于N型缓冲区230中。P型重掺杂区210耦接于焊垫102，而两个N型重掺杂区220则是分别紧邻耦接于P型重掺杂区210的两侧，并且不耦接任何端点，而呈浮置(floating)状态。在另一实施例中，晶体管130a的漏极区(D)仅包括一个与P型重掺杂区210邻接的N型重掺杂区220，且此N型重掺杂区220亦呈浮置的状态。

另一方面，晶体管130a的源极区(S)包括N型重掺杂区250，其中N型重掺杂区250耦接于低位准电压VSS，使得漏极区(D)和源极区(S)可形成一个放电回路。

此外，晶体管130a更可包括P型接触区240以及P型半导体区，其中此P型半导体区在本实施例中可为P型基体区260，P型接触区240和N型重掺杂区250形成于P型基体区260中，且P型接触区240耦接于低位准电压VSS，使得P型基体区260可通过P型接触区240耦接于低位准电压VSS。

另外，晶体管130a更可包括N型阱270，且P型基体区260与N型缓冲区230(NHDD)可形成于N型阱区270中。

由上述可知，P型重掺杂区210、N型重掺杂区220连同N型缓冲区230和N型阱270、P型基体区260以及N型重掺杂区250等四个部分，便可形成P/N/P/N半导体接口，而具有P/N/P/N半导体接口的SCR等效电路即可由此形成。其中，P型重掺杂区210可作为SCR等效电路的阳极，而N型重掺杂区250则可作为SCR等效电路的阴极。

图3是依照本发明第一实施例绘示一种如图1所示的静电放电防护装置的电路结构示意图。晶体管130a已如上所述。晶体管开关电路120a可包括等效电阻器R1以及晶体管开关MP1，其中等效电阻器R1耦接于晶体管130a的栅极(G)和低位准电压VSS之间，晶体管开关MP1则是耦接于焊垫和等效电阻器R1之间，并可用以导通焊垫和等效电阻器R1。当晶体管开关MP1导通时，等效电阻器R1可根据来自焊垫的ESD电荷在等效电阻器R1与晶体管开关MP1耦接处产生控制电压，藉以控制晶体管130a。

在本实施例中，晶体管开关MP1可为PMOS晶体管，其中PMOS晶体管的源极耦接于焊垫，PMOS晶体管的漏极耦接于等效电阻器R1和晶体管130a的栅极(G)，而PMOS晶体管的栅极则是耦接于相移电路110a。

此外，等效电阻器R1可为多晶硅电阻(poly resistor)、扩散电阻(diffusionresistor)、阱电阻(well resistor)，或是由晶体管来实现。

另一方面，相移电路110a可包括等效电阻器R2以及等效电容器C1，其中等效电阻器R2与等效电容器C1串联相接，等效电阻器R2耦接于焊垫和上述晶体管开关MP1的控制端之间，等效电容器C1耦接于晶体管开关MP1的控制端和低位准电压VSS之间。

在本实施例中，等效电容器C1可由NMOS晶体管MN1来实现，其中晶体管MN1的栅极和源极耦接于低位准电压VSS，晶体管MN1的漏极耦接于等效电阻器R2和上述晶体管开关MP1的控制端，且晶体管MN1中所有加总的寄生电容即为此等效电容器C1的电容值。

此外，等效电阻器R2亦可为多晶硅电阻(poly resistor)、扩散电阻(diffusionresistor)、阱电阻(well resistor)，或是由晶体管来实现。

在操作上，当焊垫具有ESD电荷时，等效电阻器R2的一端接收ESD电荷，且等效电阻器R2会与等效电容器C1相互作用，并根据两者间的暂态响应于两者耦接处产生具有低位准的响应电压RV。接着，晶体管MP1通过响应电压RV触发而导通，使得ESD电荷相对应的电流经由晶体管MP1流向等效电阻器R1，并因此于晶体管MP1和电阻器R1耦接处产生具有高位准的控制电压CV。然后，晶体管130a的栅极(G)接收控制电压CV，使得晶体管130a根据控制电压CV导通，且当晶体管130a通过控制电压CV导通时，ESD电荷可经由晶体管130a中的SCR等效电路进行放电。

前述晶体管130a的栅极区(G)接收控制电压CV的瞬间，栅极区(G)下方的半导体通道导通，且产生部分电子电洞对，电子电洞对的产生可使晶体管130a寄生的SCR等效电路更易导通。

此外，由于N型重掺杂区220呈浮置的状态，因此以P型重掺杂区210和N型重掺杂区220来说，两者的半导体接口较容易有正向偏压(forward bias)的情形发生。所以，晶体管130a中具有P/N/P/N半导体接口的SCR等效电路，即可因上述两技术手段而快速地导通，藉以对ESD电荷及其对应的大电流进行有效的放电。

图4是绘示已知N型横向扩散金属氧化物半导体场效晶体管(LDNMOS)、本发明实施例所述内含SCR等效电路且具浮置状态的N型重掺杂区的LDNMOS以及如图3所示的实施例，三者经传输线触波产生器静电测试(Transmission Line Pulsing，TLP)后的比较图。表(一)是绘示前述图4的TLP测试数据，同时新增图4未绘示的HBM(human body mode)数据的比较表，以及另增加一组已知LDNMOS内含SCR等效电路(N型重掺杂区未浮置)的数据进行比较。

表(一)

由图4与表(一)可知，本发明实施例所述的内含SCR等效电路且具浮置状态的N型重掺杂区的LDNMOS，其触发电压Vtr1可降至51.4V，相较另外二已知技术为低，而其放电电流可增至6.01A，相较另外二已知技术为高。由上可知，通过浮置N型重掺杂区的方式，可有效降低触发电压Vtr1，同时亦可提高ESD能力。此外，若是采用内含SCR等效电路且具浮置状态的N型重掺杂区的LDNMOS之外，再采用如图3所示的电路设计的话，则其触发电压Vtr1可大幅降至6.18V，而其放电电流可增至8.2A，其ESD能力明显提升。

此外，由于ESD事件发生时，可能会产生带正电或带负电的ESD电荷，因而导致短持续时间的大量电流(正电流或负电流)流至电子装置中，且上述大量电流可能由各种来源(例如：人体或机器)所产生，因此上列表(一)更绘示上述四种元件在正静电与负静电模式下的人体模式(Human Body Model，HBM)测试结果。由表(一)可知，在正静电的情况下，本发明实施例所述的内含SCR等效电路且具浮置状态的N型重掺杂区的LDNMOS，其HBM测试结果可高达8KV，而采用如图3所示的实施例的静电放电防护装置亦可达6.75～7.25KV。另外，在负静电的情况下，其HBM测试结果显示，本发明实施例与另外二已知技术的效果相当。

另一方面，下列表(二)是绘示已知N型横向扩散金属氧化物半导体场效晶体管(LDNMOS)、已知LDNMOS内含SCR等效电路、本发明实施例所述的LDNMOS内含SCR等效电路且具浮置状态的N型重掺杂区以及如图3所示的实施例，四者于正静电及负静电时，利用机器模型(Machine Model，MM)所作的暂态触发闩锁效应(Transient induced Latch-up，TLU)测试结果。由表(二)可知，本发明实施例在MM测试模式下，与其他已知LDNMOS的ESD装置的功效相当。

表(二)

图5是依照本发明第二实施例绘示一种如图1所示的静电放电防护装置的电路结构示意图。相较于图3而言，相移电路110b包括等效电阻器R2以及等效电容器C2，其中等效电阻器R2与等效电容器C2串联相接，等效电阻器R2可耦接于焊垫和上述晶体管开关MP1的控制端之间，等效电容器C2可耦接于晶体管开关MP1的控制端和低位准电压VSS之间。

在本实施例中，等效电容器C2可由NMOS晶体管MN2来实现，其中晶体管MN2的栅极可耦接于等效电阻器R2和上述晶体管开关MP1的控制端，晶体管MN2的漏极和源极可耦接于低位准电压VSS，且晶体管MN2中所有加总的寄生电容即为此等效电容器C2的电容值。

图6是依照本发明第三实施例绘示一种如图1所示的静电放电防护装置的电路结构示意图。相较于图3而言，静电放电防护元件在本实施例中为一N型高电压金属氧化物半导体场效晶体管(HVNMOS)130b，其包括同样的漏极区(D)、源极区(S)和栅极区(G)。在本实施例中，上述P型半导体区可为一P型阱370，而源极区(S)、N型漂流扩散区380(N-drift)、N型缓冲区330均制作于P型阱370中。漏极区(D)可包括P型重掺杂区310与N型重掺杂区320，且P型重掺杂区310和N型重掺杂区320均可制作于N型缓冲区330中。

前述的P型重掺杂区310可耦接于焊垫，N型重掺杂区320分别紧邻耦接于P型重掺杂区310的两侧，并且不耦接任何端点，而呈浮置(floating)状态，N型漂流扩散区380则是分别紧邻耦接于N型缓冲区330的两侧。在另一实施例中，晶体管130b的漏极区(D)仅包括一个与P型重掺杂区310邻接的N型重掺杂区320，且此N型重掺杂区320亦呈浮置的状态。

另一方面，晶体管130b的源极区(S)可包括N型重掺杂区350，其中N型重掺杂区350耦接于低位准电压VSS，使得漏极区(D)和源极区(S)可形成一个放电回路。

此外，晶体管130b更可包括P型接触区340，其中P型接触区340和N型重掺杂区350形成于P型阱370中，且P型接触区340耦接于低位准电压VSS。

图7是依照本发明第四实施例绘示一种如图1所示的静电放电防护装置的电路结构示意图。相较于图6而言，相移电路110c包括等效电阻器R2以及等效电容器C3，其中等效电阻器R2与等效电容器C3串联相接，等效电阻器R2耦接于焊垫和上述晶体管开关MP1的控制端之间，等效电容器C3耦接于晶体管开关MP1的控制端和低位准电压VSS之间。

在本实施例中，等效电容器C3是由NMOS晶体管MN3来实现，其中晶体管MN3的栅极耦接于等效电阻器R2和上述晶体管开关MP1的控制端，晶体管MN3的漏极和源极耦接于低位准电压VSS，且晶体管MN3中所有加总的寄生电容即为此等效电容器C3的电容值。

由上述本发明的实施例可知，应用前述静电放电防护装置，不仅可降低静电放电防护机制启动时所需的触发电压，而且更可提升其导通ESD大电流的能力，使静电放电防护装置更有效地进行防护的动作。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当以权利要求所界定范围为准。

Claims (13)

1.一种静电放电防护元件，其特征在于，所述静电放电防护元件包括：

一硅控整流器等效电路，寄生于所述静电放电防护元件中，并具有一阳极和一阴极，其中所述阳极为一P型重掺杂区且用以耦接于一焊垫，所述阴极用以耦接于一低位准电压；以及

至少一第一N型重掺杂区，紧邻所述P型重掺杂区，并呈浮置状态。

2.一种静电放电防护元件，其特征在于，所述静电放电防护元件包括：

一源极区，用以耦接于一低位准电压；以及

一漏极区，与所述源极区分开设置，并包括一第一P型重掺杂区以及至少一第一N型重掺杂区，所述第一P型重掺杂区用以耦接于一焊垫，所述第一N型重掺杂区紧邻所述第一P型重掺杂区且呈浮置状态。

3.如权利要求2所述的静电放电防护元件，其特征在于，所述静电放电防护元件更包括：

一N型缓冲区，所述第一P型重掺杂区与所述第一N型重掺杂区是形成于所述N型缓冲区中；

一P型基体区；以及

一N型阱区，所述P型基体区与所述N型缓冲区是形成于所述N型阱区中。

4.如权利要求2所述的静电放电防护元件，其特征在于，所述静电放电防护元件更包括：

一N型缓冲区，所述第一P型重掺杂区与所述第一N型重掺杂区是形成于所述N型缓冲区中；以及

一P型阱区，所述N型缓冲区与所述源极区是形成于所述P型阱区中。

5.如权利要求2所述的静电放电防护元件，其特征在于，所述源极区更包括一第二N型重掺杂区，用以耦接于所述低位准电压。

6.一种静电放电防护装置，其特征在于，所述静电放电防护装置包括：

一相移电路，具有一暂态响应，并于接收静电放电电荷时根据所述暂态响应产生一响应电压；

一晶体管开关电路，通过所述响应电压触发而开启，以根据所述静电放电电荷产生一控制电压；以及

一第一金属氧化物半导体场效应晶体管，根据所述控制电压导通，且寄生有一硅控整流器等效电路，当所述第一金属氧化物半导体场效应晶体管通过所述控制电压导通时，所述静电放电电荷是经由所述硅控整流器等效电路进行放电，其中所述第一金属氧化物半导体场效应晶体管更包括：

一P型重掺杂区，用以耦接于一焊垫，并作为所述硅控整流器等效电路的一阳极；以及

至少一N型重掺杂区，紧邻于所述P型重掺杂区，并呈浮置状态。

7.如权利要求6所述的静电放电防护装置，其特征在于，所述相移电路更包括：

一等效电阻器，所述等效电阻器的一端用以接收所述静电放电电荷；以及

一等效电容器，与所述等效电阻器串联相接，其中所述响应电压产生于所述等效电容器与所述等效电阻器相接处。

8.如权利要求7所述的静电放电防护装置，其特征在于，所述等效电容器为一第二金属氧化物半导体场效应晶体管，所述第二金属氧化物半导体场效应晶体管具有一栅极、一漏极以及一源极，所述栅极和所述源极耦接于一低位准电压，所述漏极与所述等效电阻器连接。

9.如权利要求7所述的静电放电防护装置，其特征在于，所述第二金属氧化物半导体场效应晶体管具有一栅极、一漏极以及一源极，所述栅极与所述等效电阻器连接，所述漏极和所述源极耦接于一低位准电压。

10.如权利要求6所述的静电放电防护装置，其特征在于，所述晶体管开关电路更包括：

一晶体管开关，用以接收所述响应电压，并通过所述响应电压触发而导通；以及

一等效电阻器，耦接于所述晶体管开关，并于所述晶体管开关导通时根据所述静电放电电荷于所述等效电阻器与所述晶体管开关耦接处产生所述控制电压。

11.如权利要求10所述的静电放电防护装置，其特征在于，所述晶体管开关为一P型晶体管，具有一栅极、一漏极以及一源极，所述栅极用以接收所述响应电压，所述源极用以接收所述静电放电电荷，所述漏极耦接于所述等效电阻器。

12.一种静电放电防护装置，其特征在于，所述静电放电防护装置包括：

一第一金属氧化物半导体场效应晶体管，耦接于一焊垫与一低位准电压之间，所述第一金属氧化物半导体场效应晶体管寄生有一硅控整流器等效电路，所述第一金属氧化物半导体场效应晶体管包括：

一P型重掺杂区，所述第一金属氧化物半导体场效应晶体管通过所述P型重掺杂区耦接所述焊垫，且所述P型重掺杂区作为所述硅控整流器等效电路的一阳极；以及

至少一N型重掺杂区，紧邻于所述P型重掺杂区，并呈浮置状态；

一第一等效电阻器，耦接于所述第一金属氧化物半导体场效应晶体管的栅极和所述低位准电压之间；

一晶体管开关，耦接于所述焊垫和所述第一等效电阻器之间，并用以导通所述焊垫和所述第一等效电阻器；

一第二等效电阻器，耦接于所述焊垫和所述晶体管开关的一控制端之间；以及

一等效电容器，耦接于所述晶体管开关的所述控制端和所述低位准电压之间；

其中当所述焊垫具有静电放电电荷时，所述晶体管开关导通所述焊垫和所述第一等效电阻器，使得所述第一金属氧化物半导体场效应晶体管导通，且所述静电放电电荷经由所述硅控整流器等效电路进行放电。

13.如权利要求12所述的静电放电防护装置，其特征在于，所述第一金属氧化物半导体场效应晶体管为一横向扩散金属氧化物半导体场效应晶体管或为一高电压金属氧化物半导体场效应晶体管。

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