CN102270637B - 静电放电防护装置及静电放电防护电路 - Google Patents

静电放电防护装置及静电放电防护电路 Download PDF

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Abstract

本发明公开了一种静电放电防护装置及电路，包括衬底、第一井区、第二井区、第一、第二、第三及第四扩散区、本体、第一及第二栅极。衬底具有第一导电型。第一及第二井区具有第二导电型，并形成于衬底之中。第一扩散区具有第三导电型，并形成于第一井区之中。本体具有第一导电型，并形成于衬底、第一及第二井区之中。第二扩散区具有第三导电型，并形成于本体之中。第一栅极控制第一扩散区与本体的电连接。第三扩散区具有第四导电型，并形成于本体之中。第四扩散区具有第四导电型，并形成于第二井区之中。第二栅极控制第三与第四扩散区的电连接。本发明实施例的静电放电防护装置及电路，能够防止闩锁现象的发生，避免破坏集成电路。

Description

静电放电防护装置及静电放电防护电路
技术领域
本发明涉及一种静电放电防护装置，特别是有关于一种可防止闩锁(latchup)发生的静电放电(electrostatic discharge；ESD)防护装置。
背景技术
静电放电(Electrostatic Discharge)所造成的元件损害对集成电路产品来说已经成为最主要的可靠度问题之一。尤其是随着尺寸不断地缩小至深次微米的程度，金属氧化物半导体的栅极氧化层也越来越薄，集成电路更容易因静电放电现象而遭受破坏。为了避免静电放电现象破坏集成电路，一般的解决方式是设置一静电放电防护装置于集成电路之中。
发明内容
本发明提供一种静电放电防护装置，包括一衬底、一第一井区、一第二井区、一第一扩散区、一第一本体、一第二扩散区、一第一栅极、一第三扩散区、一第四扩散区以及一第二栅极。衬底具有一第一导电型。第一及第二井区具有一第二导电型，并形成于衬底之中。第一扩散区具有一第三导电型，并形成于第一井区之中。第一本体具有第一导电型，并形成于衬底、第一及第二井区之中。第二扩散区具有第三导电型，并形成于第一本体之中。第一栅极控制第一扩散区与第一本体的电连接。第一、第二扩散区及第一栅极构成一第一晶体管。第三扩散区具有一第四导电型，并形成于第一本体之中。第四扩散区具有第四导电型，并形成于第二井区之中。第二栅极控制第三与第四扩散区的电连接。第三、第四扩散区及第二栅极构成一第二晶体管。
本发明实施例的静电放电防护装置及电路，能够防止闩锁现象的发生，避免破坏集成电路。
附图说明
图1A、图2A、图3A及图4A为本发明的静电放电防护电路的部分结构示意图；
图1B、图2B、图3B、图4B为图1A、图2A、图3A及图4A的等效电路图。
附图标号：
10、20、30、40：静电放电防护电路；
100、200、300、400：静电放电防护装置；
101、102、201、202、301、302、401、402：电源线；
111、311：衬底；
121～125、321～325：井区；
112、113、312、313：本体；
131～136、141～145、331～336、341～346：扩散区；
151～153：栅极；
161、361、362：N型漏极漂移区；
MP1～MP3：P型晶体管；
MN1～MN3：N型晶体管；
R1～R4：电阻；
C1～C4：电容。
具体实施方式
为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下：
图1A为本发明的静电放电防护电路的部分结构示意图。如图所示，静电放电防护电路10包括，电阻R1、电容C1以及静电放电防护装置100。由于本发明的特征并非在于电阻R1及电容C1的结构，故图1A仅显示电阻R1及电容C1的等效示意图。
如图所示，静电放电防护装置100包括，衬底(substrate)111、井区(well)121、122、本体(body)112、扩散区(doping region)131、132、141、142、栅极151、152。
衬底111具有一第一导电型。井区121及122均具有一第二导电型，并分别形成于衬底111之中。在本实施例中，衬底111隔离井区121及122。扩散区131具有一第三导电型，并形成于井区121之中。本体112具有第一导电型，并形成于衬底111、井区121及122之中。扩散区132具有第三导电型，并形成于本体112之中。栅极151控制扩散区131与本体112的电连接。
扩散区141具有第四导电型，并形成于本体112之中。扩散区142具有第四导电型，并形成于井区122之中。栅极152控制扩散区141与142的电连接。
在本实施例中，第一及第三导电型为P型，第二及第四导电型为N型。因此，扩散区131、132及栅极151可构成P型晶体管MP1。扩散区131作为P型晶体管MP1的源极，扩散区132作为P型晶体管MP1的漏极。
另外，扩散区141、142及栅极152可构成N型晶体管MN1。扩散区141作为N型晶体管MN1的源极。扩散区142作为N型晶体管MN1的漏极。在本实施例中，扩散区131、井区121、本体112以及扩散区141可构成一硅控整流器(silicon controlled rectifier；SCR)。
另外，静电放电防护装置100更包括，N型漏极漂移区(N-type drain drift；NDD)161以及扩散区143。由于扩散区142的杂质浓度大于井区122的杂质浓度，故利用N型漏极漂移区161包围扩散区142，作为一缓冲区。扩散区143具有第四导电型(如N型)，用以作为井区121的电性接触点。
在本实施例中，扩散区131及143耦接到电源线101。扩散区141耦接到电源线102。扩散区132耦接扩散区142。栅极151耦接栅极152。电阻R1耦接于电源线101与栅极151之间。电容C1耦接于栅极151与电源线102之间。
图1B为图1A的等效电路图。在静电放电模式下(电源线101接收静电放电电压VESD，电源线102接收接地电压GND)，节点A具有低位准。因此，导通P型晶体管MP1，用以触发硅控整流器SCR1，使得ESD电流由电源线101，经过硅控整流器SCR1，而被释放至地。
在正常操作模式下，电源线101接收高电压(如操作电压VCC)，电源线102接收低电压(如接地电压GND)。操作电压VCC大于接地电压GND。由于电阻R1及电容C1所造成的延迟(RC delay)，将使得节点A具有高位准。因此，不触发硅控整流器SCR1。然而，当硅控整流器SCR1因噪声或其它因素而被触发(导通)时，由于N型晶体管MN1为导通状态，故可协助关闭硅控整流器SCR1。
举例而言，当图1A所示的衬底111的位准因外界因素(如噪声)而被改变时，可能降低硅控整流器SCR1的击穿电压(breakdown voltage)，使得硅控整流器SCR1不正常导通，进而发生闩锁(latch-up)现象。
由于闩锁现象会造成电源线101与102之间的短路，因此，在正常操作模式下，当硅控整流器SCR1不正常被导通时，N型晶体管MN1协助关闭硅控整流器SCR1。在本实施例中，N型晶体管MN1撷取硅控整流器SCR1的部分导通电流，用以降低硅控整流器SCR1的导通电流，因此，便可将硅控整流器SCR1由导通状态切换至不导通状态。
图2A为本发明的静电放电防护电路的另一示意图。图2A相似图1A，不同之处在于，图2A的静电放电防护装置200多了扩散区133、134、144以及栅极153。
扩散区133的导电型为P型，并形成于井区123之中。本体113的导电型为P型，并形成于井区123之中。扩散区134的导电型为P型，并形成于本体113之中。栅极153控制扩散区133与本体113的电连接。扩散区144的导电型为N型，并形成于本体113之中。
扩散区133、134及栅极153构成P型晶体管MP2。扩散区133作为P型晶体管MP2的源极。扩散区134作为P型晶体管MP2的漏极。在本实施例中，扩散区133、井区123、本体113以及扩散区144构成一硅控整流器。另外，扩散区131、井区124、本体112以及扩散区141可构成另一硅控整流器。
静电放电防护装置200更包括扩散区135、136及145。扩散区135的导电型为P型，并形成于本体113之中，可作为本体113的接触点。扩散区136的导电型亦为P型，并形成于衬底111之中。扩散区145的导电型为N型，用以定义井区123的电位。
在本实施例中，扩散区133及145耦接电源线201。扩散区134耦接扩散区135及142。扩散区144耦接扩散区131及143。扩散区141耦接电源线202。栅极151～153耦接在一起。电阻R2耦接于电源线201与栅极151之间。电容C2耦接于栅极151与电源线202之间。
图2B为图2A的等效电路图。在静电放电模式下(电源线201接收静电放电电压VESD，电源线202接收接地电压GND)，节点A具有低位准。因此，导通P型晶体管MP1及MP2，用以触发硅控整流器SCR1及SCR2，使得ESD电流由电源线201，经过硅控整流器SCR1及SCR2，而被释放至地。
在正常操作模式下，电源线201接收高电压(如操作电压VCC)，电源线202接收低电压(如接地电压GND)。操作电压VCC大于接地电压GND。由于电阻R2及电容C2所造成的延迟(RC delay)，将使得节点A具有高位准。因此，不触发硅控整流器SCR1及SCR2。然而，当硅控整流器SCR1或SCR2因噪声或其它因素而被触发(导通)时，N型晶体管MN1可协助关闭硅控整流器SCR1及SCR2。
图3A为本发明的静电放电防护电路的部分结构示意图。图3A与图1A相似，不同之处在于，图3A的部分导电型态不同于图1A的导电型态。
在图3A中，静电放电防护装置300包括，衬底311、井区321、322、本体312、扩散区331～333、341～344、栅极351及352。衬底311具有一第一导电型。井区321及322均具有一第二导电型，并形成于衬底311之中。
扩散区331具有一第三导电型，并形成于井区321之中。本体312具有第一导电型，并形成于井区320、井区321及322之中。扩散区332具有第三导电型，并形成于本体312之中。栅极351控制扩散区331与本体312的电连接。
扩散区341具有第四导电型，并形成于本体312之中。扩散区342具有第四导电型，并形成于井区322之中。栅极352控制扩散区341与342的电连接。
扩散区343具有该第四导电型，并形成于井区321之中。扩散区333具有第三导电型，并形成于本体312之中。在本实施例中，第一及第四导电型为P型，第二及第三导电型为N型。因此，扩散区343，井区321、本体312及扩散区333可构成一硅控整流器。
另外，扩散区331、332及栅极351可构成N型晶体管MN2。扩散区331为N型晶体管MN2的漏极，扩散区332为N型晶体管MN1的源极。
再者，扩散区341、342及栅极352构成P型晶体管MP3。扩散区341作为P型晶体管MP3的漏极，扩散区342作为P型晶体管MP3的源极。
在本实施例中，静电放电防护装置300更包括，N型漏极漂移区361、扩散区334及344。由于扩散区331的杂质浓度大于井区321的杂质浓度，故利用N型漏极漂移区361包围扩散区331，用以作为一缓冲区。扩散区334的导电型为N型，可作为井区322的金属接触点。扩散区344的导电型为P型，可作为本体312的接触点。
在本实施例中，扩散区331及343耦接到电源线301。扩散区341及333耦接到电源线302。栅极351耦接栅极352。电容C3耦接于电源线301与栅极351之间。电阻R3耦接于栅极351与电源线302之间。扩散区342、334及344耦接在一起。
图3B为图3A的等效电路图。在静电放电模式下(电源线301接收静电放电电压VESD，电源线302接收接地电压GND)，节点B具有高位准。因此，导通N型晶体管MN2，用以触发硅控整流器SCR1，使得ESD电流由电源线301，经过硅控整流器SCR1，而被释放至地。
在正常操作模式下，电源线301接收高电压(如操作电压VCC)，电源线302接收低电压(如接地电压GND)。操作电压VCC大于接地电压GND。由于电阻R3及电容C3所造成的延迟(RC delay)，将使得节点B具有低位准。因此，不触发硅控整流器SCR1。然而，当硅控整流器SCR1因噪声或其它因素而被触发(导通)时，P型晶体管MP3可协助关闭硅控整流器SCR1，以避免发生闩锁现象。
图4A为本发明的静电放电防护电路的另一部分结构示意图。图4A相似图3A，不同之处在于，图4A的静电放电防护装置400省略图3A的扩散区344、333，但多了扩散区335、336以及栅极353。
扩散区335的导电型为N型，并形成于井区323之中。本体313的导电型为P型，并形成于井区323之中。扩散区336的导电型为N型，并形成于本体313之中。栅极353控制扩散区335与本体313的电连接。
扩散区335、336及栅极353构成N型晶体管MN3。扩散区335可作为N型晶体管MN3的漏极，扩散区336作为N型晶体管MN3的源极。
在本实施例中，静电放电防护装置400更包括N型漏极漂移区362以及扩散区345、346。扩散区345的导电型为P型。扩散区335及345形成于N型漏极漂移区362之中。扩散区346的导电型为P型，可作为本体313的金属接触点。
扩散区345、井区323、本体313以及扩散区336可构成一硅控整流器。扩散区343、井区324、本体312以及扩散区332构成另一硅控整流器。
在本实施例中，扩散区335及345耦接电源线401。扩散区336耦接扩散区343及331。扩散区341耦接扩散区342、346。扩散区332耦接电源线402。栅极351～353耦接在一起。电容C4耦接于电源线401与栅极351之间。电阻R4耦接于栅极351与电源线402之间。
图4B为图4A的等效电路图。在静电放电模式下(电源线401接收静电放电电压VESD，电源线402接收接地电压GND)，节点B具有高位准。因此，导通N型晶体管MN2及MN3，用以触发硅控整流器SCR1及SCR2，使得ESD电流由电源线401，经过硅控整流器SCR1及SCR2，而被释放至地。
在正常操作模式下，电源线401接收高电压(如操作电压VCC)，电源线402接收低电压(如接地电压GND)。操作电压VCC大于接地电压GND。由于电阻R4及电容C4所造成的延迟(RC delay)，将使得节点B具有低位准。因此，不触发硅控整流器SCR1及SCR2。然而，当硅控整流器SCR1或SCR2因噪声或其它因素而被触发(导通)时，P型晶体管MP3可协助关闭硅控整流器SCR1及SCR2。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (16)

1.一种静电放电防护装置，其特征在于，所述的静电放电防护装置包括：
一衬底，具有一第一导电型；
一第一井区，具有一第二导电型，并形成于所述衬底之中；
一第二井区，具有所述第二导电型，并形成于所述衬底之中；
一第一扩散区，具有一第三导电型，并形成于所述第一井区之中；
一第一本体，具有所述第一导电型，并形成于所述衬底、所述第一及第二井区之中；
一第二扩散区，具有所述第三导电型，并形成于所述第一本体之中；
一第一栅极，用以控制所述第一扩散区与所述第一本体的电连接，其中所述第一、第二扩散区及所述第一栅极构成一第一晶体管；
一第三扩散区，具有一第四导电型，并形成于所述第一本体之中；
一第四扩散区，具有所述第四导电型，并形成于所述第二井区之中；以及
一第二栅极，用以控制所述第三与第四扩散区的电连接，其中所述第三、第四扩散区及所述第二栅极构成一第二晶体管，其中所述第一扩散区、所述第一井区、所述第一本体以及所述第三扩散区构成一第一硅控整流器。
2.如权利要求1所述的静电放电防护装置，其特征在于，所述第一及第三导电型为P型，所述第二及第四导电型为N型。
3.如权利要求1所述的静电放电防护装置，其特征在于，所述的静电放电防护装置更包括：
一第五扩散区，具有所述第四导电型，并形成于所述第一井区之中，用以定义所述第一井区的电位。
4.如权利要求1所述的静电放电防护装置，其特征在于，所述的静电放电防护装置更包括：
一第五扩散区，具有所述第四导电型，并形成于所述第二井区之中，并围绕所述第四扩散区，所述第五扩散区的杂质掺杂浓度小于所述第四扩散区的杂质掺杂浓度，所述第五扩散区的杂质掺杂浓度大于所述第二井区的杂质掺杂浓度。
5.如权利要求1所述的静电放电防护装置，其特征在于，所述的静电放电防护装置更包括：
一第三井区，具有所述第二导电型，并形成于所述衬底之中；
一第五扩散区，具有所述第三导电型，并形成于所述第三井区之中；
一第二本体，具有所述第一导电型，并形成于所述第三井区之中；
一第六扩散区，具有所述第三导电型，并形成于所述第二本体之中；以及
一第三栅极，用以控制所述第五扩散区与所述第二本体的电连接，其中所述第五、第六扩散区及所述第三栅极构成一第三晶体管。
6.如权利要求5所述的静电放电防护装置，其特征在于，所述的静电放电防护装置更包括：
一第七扩散区，具有所述第四导电型，并形成于所述第二本体之中，所述第五扩散区、所述第三井区、所述第二本体以及所述第七扩散区构成一第二硅控整流器；以及
一第八扩散区，具有所述第三导电型，并形成于所述第二本体之中。
7.一种静电放电防护装置，其特征在于，所述的静电放电防护装置包括：
一衬底，具有一第一导电型；
一第一井区，具有一第二导电型，并形成于所述衬底之中；
一第二井区，具有所述第二导电型，并形成于所述衬底之中；
一第一扩散区，具有一第三导电型，并形成于所述第一井区之中；
一第一本体，具有所述第一导电型，并形成于所述衬底、所述第一及第二井区之中；
一第二扩散区，具有所述第三导电型，并形成于所述第一本体之中；
一第一栅极，用以控制所述第一扩散区与所述第一本体的电连接，其中所述第一、第二扩散区及所述第一栅极构成一第一晶体管；
一第三扩散区，具有一第四导电型，并形成于所述第一本体之中；
一第四扩散区，具有所述第四导电型，并形成于所述第二井区之中；
一第二栅极，用以控制所述第三与第四扩散区的电连接，其中所述第三、第四扩散区及所述第二栅极构成一第二晶体管；
一第五扩散区，具有所述第四导电型，并形成于所述第一井区之中；以及
一第六扩散区，具有所述第三导电型，并形成于所述第一本体之中，所述第五扩散区，所述第一井区、所述第一本体及所述第六扩散区构成一第一硅控整流器。
8.如权利要求7所述的静电放电防护装置，其特征在于，所述第一及第四导电型为P型，所述第二及第三导电型为N型。
9.如权利要求8所述的静电放电防护装置，其特征在于，所述的静电放电防护装置更包括：
一第七扩散区，具有所述第四导电型，并形成于所述第一本体之中；以及
一第八扩散区，具有所述第三导电型，并形成于所述第一井区之中。
10.一种静电放电防护装置，其特征在于，所述的静电放电防护装置包括：
一衬底，具有一第一导电型；
一第一井区，具有一第二导电型，并形成于所述衬底之中；
一第二井区，具有所述第二导电型，并形成于所述衬底之中；
一第一扩散区，具有一第三导电型，并形成于所述第一井区之中；
一第一本体，具有所述第一导电型，并形成于所述衬底、所述第一及第二井区之中；
一第二扩散区，具有所述第三导电型，并形成于所述第一本体之中；
一第一栅极，用以控制所述第一扩散区与所述第一本体的电连接，其中所述第一、第二扩散区及所述第一栅极构成一第一晶体管；
一第三扩散区，具有一第四导电型，并形成于所述第一本体之中；
一第四扩散区，具有所述第四导电型，并形成于所述第二井区之中；
一第二栅极，用以控制所述第三与第四扩散区的电连接，其中所述第三、第四扩散区及所述第二栅极构成一第二晶体管；以及
一第五扩散区，具有所述第四导电型，并形成于所述第一井区之中，所述第五扩散区，所述第一井区、所述第一本体及所述第二扩散区构成一第一硅控整流器。
11.如权利要求10所述的静电放电防护装置，其特征在于，所述的静电放电防护装置更包括：
一第三井区，具有所述第二导电型，并形成于所述衬底之中；
一第六扩散区，具有所述第三导电型，并形成于所述第三井区之中；
一第二本体，具有所述第一导电型，并形成于所述第三井区之中；
一第七扩散区，具有所述第三导电型，并形成于所述第二本体之中；以及
一第三栅极，用以控制所述第六扩散区与所述第二本体的电连接，其中所述第六、第七扩散区及所述第三栅极构成一第三晶体管。
12.如权利要求11所述的静电放电防护装置，其特征在于，所述的静电放电防护装置更包括：
一第八扩散区，具有所述第四导电型，并形成于所述第三井区之中，所述第八扩散区、所述第三井区、所述第二本体以及所述第七扩散区构成一第二硅控整流器。
13.一种静电放电防护电路，其特征在于，所述静电放电防护电路包括：
一如权利要求1所述的静电放电防护装置，其中所述第一扩散区耦接到一第一电源线，所述第三扩散区耦接到一第二电源线，所述第二扩散区耦接所述第四扩散区，所述第一栅极耦接所述第二栅极；
一电阻，耦接于所述第一电源线与所述第一栅极之间；以及
一电容，耦接于所述第一栅极与所述第二电源线之间。
14.一种静电放电防护电路，其特征在于，所述静电放电防护电路包括：
一如权利要求6所述的静电放电防护装置，其中所述第五扩散区耦接一第一电源线，所述第六扩散区耦接所述第四扩散区，所述第七扩散区耦接所述第一扩散区，所述第三扩散区耦接一第二电源线，所述第一、第二及第三栅极耦接在一起；
一电阻，耦接于所述第一电源线与所述第一栅极之间；以及
一电容，耦接于所述第一栅极与所述第二电源线之间。
15.一种静电放电防护电路，其特征在于，所述静电放电防护电路包括：
一如权利要求7所述的静电放电防护装置，其中所述第一及第五扩散区耦接到一第一电源线，所述第三及第六扩散区耦接到一第二电源线，所述第一栅极耦接所述第二栅极；
一电容，耦接于所述第一电源线与所述第一栅极之间；以及
一电阻，耦接于所述第一栅极与所述第二电源线之间。
16.一种静电放电防护电路，其特征在于，所述静电放电防护电路包括：
一如权利要求12所述的静电放电防护装置，其中所述第六及第八扩散区耦接一第一电源线，所述第七扩散区耦接所述第一及第五扩散区，所述第三扩散区耦接所述第四扩散区，所述第二扩散区耦接一第二电源线，所述第一、第二及第三栅极耦接在一起；
一电容，耦接于所述第一电源线与所述第一栅极之间；以及
一电阻，耦接于所述第一栅极与所述第二电源线之间。
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