CN106208990B - 一种射频功率放大器及射频前端模块 - Google Patents

Abstract

本申请公开了一种射频功率放大器及射频前端模块，其中，射频功率放大器由至少一个基于CMOS工艺或SOI工艺的第一晶体管和至少一个基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管构成。这种将第一晶体管和第二晶体管搭配构成射频功率放大器既满足了射频功率放大器对于作为其输出级的晶体管的高击穿电压的要求，又兼具了CMOS工艺的制作快、价格低和工艺成熟的优点，实现了降低射频功率放大器的成本和制作周期的目的。进一步的，第二晶体管设置于衬底的凹槽中，通过第一晶体管的再布线层实现与第一晶体管的连接，从而降低了射频功率放大器所占用的衬底的面积，进一步降低了射频功率放大器的成本。

Description

一种射频功率放大器及射频前端模块

技术领域

本申请涉及功率放大器技术领域，更具体地说，涉及一种射频功率放大器及射频前端模块。

背景技术

功率放大器是各种无线通信系统中不可或缺的关键器件，它主要用于将收发信机输出的已调制射频信号进行功率放大，以得到满足无线通信需求的射频信号。主流的射频功率放大器电路如图1所示，主要包括第一晶体管Q1、第二晶体管Q2、第一电容M1、第一电感L、第二电容M2、第一偏置电路11、第二偏置电路12、输入匹配13及输出匹配14；图1中的标号GND代表接地端；Vbias1、Vbias2代表偏置电压输入端；Vcc代表电源输入端；RFIN代表射频信号输入端；RFOUT代表射频信号输出端。

当所述射频功率放大器在供电电压Vcc下工作时，所述第二晶体管Q2的漏极上的电压摆幅通常可以达到2倍的Vcc以上，而如果所述射频功率放大器工作于Class-E状态时，那么所述第二晶体管Q2的漏极上的电压摆幅将会达到Vcc的3.5倍以上。由此可见，所述射频功率放大器中的晶体管将承受远高于供电电压的摆幅，对制备所述射频功率放大器的晶体管的击穿电压提出了很高的要求。

为了解决所述射频功率放大器对晶体管的击穿电压要求较高的问题，现有技术中通常采用基于GaAs pHEMT工艺、GaN工艺或LDMOS工艺的晶体管制备所述射频功率放大器。基于GaAs pHEMT工艺、GaN工艺或LDMOS工艺的场效应管具有较高的击穿电压和载流子迁移率，被广泛地应用于所述射频功率放大器中，但是其制作周期长和制作成本高的缺点，使得由其制备的射频功率放大器的成本过高，制作周期较长。

因此，如何在满足射频功率放大器对于晶体管的高击穿电压要求的基础上，降低所述射频功率放大器的成本和制作周期成为研究人员的研究方向。

发明内容

为解决上述技术问题，本发明提供了一种射频功率放大器及射频前端模块，以实现在满足射频功率放大器对于晶体管的高击穿电压要求的基础上，降低所述射频功率放大器的成本和制作周期的目的。

为实现上述技术目的，本发明实施例提供了如下技术方案：

一种射频功率放大器，包括：至少一个第一晶体管和至少一个第二晶体管，所述至少一个第一晶体管和至少一个第二晶体管以共源共栅方式连接，且其中一个所述第一晶体管的源极作为射频功率放大器的接地端，其中一个所述第二晶体管的漏极作为所述射频功率放大器的射频信号输出端；

所述第一晶体管为基于CMOS工艺或SOI工艺的晶体管，包括衬底以及位于所述衬底表面的功能结构，所述衬底表面分布有至少一个凹槽；

所述第二晶体管为基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的晶体管，每个所述第二晶体管固定于所述凹槽中，且通过所述第一晶体管的再布线层与所述第一晶体管连接。

优选的，所述凹槽顶部与所述第二晶体管的顶部在水平方向上的距离差小于预设距离。

优选的，所述预设距离的取值范围为20μm-30μm，包括端点值。

优选的，所述第一晶体管的数量为1个，所述第二晶体管的数量为1个，所述凹槽的数量为1个；

所述衬底表面具有多个第一类焊盘和多个第二类焊盘；

所述第一晶体管和第二晶体管通过所述第一类焊盘采用键合线方式或倒扣方式引出；

所述第一晶体管和第二晶体管通过所述第二类焊盘采用所述再布线层连接。

优选的，所述第二晶体管的数量为多个；

所述凹槽的数量小于或等于所述第二晶体管的数量。

优选的，所述凹槽中固定有至少一个所述第二晶体管。

优选的，所述凹槽的数量为1个；

所有的所述第二晶体管固定于同一个所述凹槽中。

优选的，所述衬底表面具有多个第一类焊盘和多个第二类焊盘；

所述第一晶体管和第二晶体管通过所述第一类焊盘采用键合线方式或倒扣方式引出；

所述第一晶体管和第二晶体管通过所述第二类焊盘采用所述再布线层连接。

优选的，所述第二晶体管通过粘合剂固定于所述凹槽中。

一种射频前端模块，包括至少一个如上述任一实施例所述的射频功率放大器。

从上述技术方案可以看出，本发明实施例提供了一种射频功率放大器及射频前端模块；其中，所述射频功率放大器由至少一个基于CMOS工艺或SOI工艺的第一晶体管和至少一个基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管构成，且其中一个所述第一晶体管的源极作为射频功率放大器的接地端，其中一个所述第二晶体管的漏极作为所述射频信号输出端，从而实现了在满足射频功率放大器对于晶体管的高击穿电压要求的基础上，降低所述射频功率放大器的成本和制作周期的目的。这是因为在射频功率放大器中，作为所述射频功率放大器的输出级的晶体管(即漏极作为所述射频功率放大器的射频信号输出端的晶体管)的漏极所需要承受的电压摆幅通常在供电电压的两倍以上，因此所述射频功率放大器对该晶体管的击穿电压的要求较高，需要采用基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管，以利用基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管的高击穿电压和高载流子迁移率的特性满足所述射频功率放大器对于作为输出级晶体管的高击穿电压的要求。同时，对于其他的不需要承受较高电压摆幅的晶体管可以采用基于CMOS工艺或SOI工艺的第一晶体管，以利用所述第一晶体管的制作快、价格低和制备工艺成熟的优势降低所述射频功率放大器的成本和制作时间。因此，将所述第一晶体管和第二晶体管搭配构成所述射频功率放大器既满足了所述射频功率放大器对于作为其输出级的晶体管的高击穿电压的要求，又兼具了CMOS工艺的制作快、价格低和工艺成熟的优点，实现了降低所述射频功率放大器的成本和制作周期的目的。

进一步的，所述第二晶体管设置于所述衬底的凹槽中，可以与所述第一晶体管封装在一块芯片中，提高了所述射频功率放大器的集成度。并且所述第二晶体管通过所述第一晶体管的再布线层实现与所述第一晶体管的连接，由于利用所述再布线层连接所述第一晶体管和第二晶体管对于线宽线距的要求较低，从而降低了所述射频功率放大器所占用的所述衬底的面积，进一步降低了所述射频功率放大器的成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中共源共栅结构的射频功率放大器的电路结构示意图；

图2为本申请的一个实施例提供的一种射频功率放大器的电路结构示意图；

图3为本申请的一个具体实施例提供的一种射频功率放大器的电路结构示意图；

图4为本申请的一个具体实施例提供的一种射频功率放大器的版图结构示意图；

图5为本申请的另一个具体实施例提供的一种射频功率放大器的版图结构示意图；

图6为本申请的另一个具体实施例提供的一种射频功率放大器的电路结构示意图；

图7为本申请的又一个具体实施例提供的一种射频功率放大器的版图结构示意图；

图8为本申请的再一个具体实施例提供的一种射频功率放大器的版图结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本申请实施例提供了一种射频功率放大器，如图2所示，包括至少一个第一晶体管100和至少一个第二晶体管200，所述至少一个第一晶体管100和至少一个第二晶体管200以共源共栅方式连接，且其中一个所述第二晶体管200的漏极作为射频功率放大器的射频信号输出端；

所述第一晶体管100为基于CMOS工艺或SOI工艺的晶体管，包括衬底以及位于所述衬底表面的功能结构，所述衬底表面分布有至少一个凹槽；

所述第二晶体管200为基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的晶体管，每个所述第二晶体管200固定于所述凹槽中，且通过所述第一晶体管100的再布线层与所述第一晶体管100连接。

为了更清楚地说明以共源共栅方式连接的所述至少一个第一晶体管100和至少一个第二晶体管200，下面将以一个第一晶体管100和一个第二晶体管200的情况进行说明，如图3所示，所述第一晶体管100的漏极与所述第二晶体管200的源极连接，所述第一晶体管100的源极接地，所述第一晶体管100的栅极用于接收射频信号及偏置电压；所述第二晶体管200的栅极用于接收偏置电压，所述第二晶体管200的漏极作为所述射频功率放大器的射频信号输出端。

当所述射频功率放大器由一个以上的第一晶体管100和/或一个以上的第二晶体管200构成时，其连接方式与图3类似。需要保证的是，源极接地的晶体管需要为所述第一晶体管100，作为所述射频功率放大器输出级的晶体管需要为所述第二晶体管200。

另外，位于所述衬底表面的功能结构是指所述第一晶体管100除衬底外的其他结构，如源极、漏极、栅极、源区、漏区和沟道区等。

需要说明的是，发明人研究发现，在射频功率放大器中，作为所述射频功率放大器的输出级的晶体管(即漏极作为所述射频功率放大器的射频信号输出端的晶体管)的漏极所需要承受的电压摆幅通常在供电电压的两倍以上，因此所述射频功率放大器对该晶体管的基础电压的要求较高，需要采用基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管200，以利用基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管200的高击穿电压和高载流子迁移率的特性满足所述射频功率放大器对于作为输出级晶体管的高击穿电压的要求。同时，对于其他的不需要承受较高电压摆幅的晶体管可以采用基于CMOS工艺或SOI工艺的第一晶体管100，以利用所述第一晶体管100的制作快、价格低和制备工艺成熟的优势降低所述射频功率放大器的成本和制作时间。因此，将所述第一晶体管100和第二晶体管200搭配构成所述射频功率放大器既满足了所述射频功率放大器对于作为其输出级的晶体管的高击穿电压的要求，又兼具了CMOS工艺的制作快、价格低和工艺成熟的优点，实现了降低所述射频功率放大器的成本和制作周期的目的。

进一步的，所述第二晶体管200设置于所述衬底的凹槽中，可以与所述第一晶体管100封装在一块芯片中，提高了所述射频功率放大器的集成度。并且所述第二晶体管200通过所述第一晶体管100的再布线层实现与所述第一晶体管100的连接，由于利用所述再布线层连接所述第一晶体管100和第二晶体管200对于线宽线距的要求较低，从而降低了所述射频功率放大器所占用的所述衬底的面积，进一步降低了所述射频功率放大器的成本。

还需要说明的是，所述凹槽可以通过刻蚀工艺形成，也可以通过机床物理加工形成，另外所述刻蚀工艺包括但不限于湿法刻蚀或干法刻蚀。本申请对形成所述凹槽所采用的具体的工艺并不做限定，具体视实际情况而定。

另外本申请对所述凹槽的大小也不做限定，只要能够容纳需要固定在其中的第二晶体管200即可，所述凹槽四周与固定在其中的第二晶体管200之间可以有一定的缝隙，也可以没有，但所述凹槽四周与固定在其中的第二晶体管200之间的缝隙不能过大，以避免占用过多的衬底面积增加所述射频功率放大器的成本。

在本申请的一个实施例中，所述第二晶体管通过粘合剂固定于所述凹槽中。但在本申请的其他实施例中，所述第二晶体管还可以通过其他的方式固定于所述凹槽中，本申请对此并不做限定，具体视实际情况而定。

在上述实施例的基础上，在本申请的一个实施例中，所述凹槽顶部与所述第二晶体管200的顶部在水平方向上的距离差小于预设距离。

将所述凹槽顶部与所述第二晶体管200的顶部在水平方向上的距离差控制在预设距离的目的是便于利用所述再布线层连接所述第一晶体管100和第二晶体管200，避免由于过大的落差使得利用所述再布线层连接所述第一晶体管100和第二晶体管200时出现断线等情况。那么优选的，所述凹槽顶部与所述第二晶体管200的顶部平齐，这样利用所述再布线层连接所述第一晶体管100和第二晶体管200时完全避免了由于所述凹槽与所述第二晶体管200之间存在的落差而导致断线的风险。

在上述实施例的基础上，本申请的另一个实施例提供了一种可行的所述预设距离的取值范围，在本实施例中，所述预设距离的取值范围为20μm-30μm，包括端点值。在本申请的一个实施例中，所述预设距离的取值为20μm，在本申请的另一个实施例中，所述预设距离的取值为30μm。本申请对此并不做限定，具体视实际情况而定。

在上述实施例的基础上，在本申请的一个具体实施例中，如图4所示，所述第一晶体管100的数量为1个，所述第二晶体管200的数量为1个，所述凹槽300的数量为1个；

所述衬底表面具有多个第一类焊盘和多个第二类焊盘；

所述第一晶体管100和第二晶体管200通过所述第一类焊盘采用键合线方式或倒扣方式引出；

所述第一晶体管100和第二晶体管200通过所述第二类焊盘采用所述再布线层连接。

在本实施例中，所述第一晶体管100和第二晶体管200的连接方式如图3所示。

具体的，M1为所述第一晶体管100的功能结构，M2为所述第二晶体管200的功能结构；在所述第一晶体管100的衬底表面通过刻蚀或物理方式设置一个凹槽300，通过粘合剂或其他固定方式将封装M2的芯片固定在所述凹槽300中。优选的，固定于所述凹槽300中的芯片的顶部与所述凹槽300的顶部处于同一水平面上。所述衬底表面设置有多个第一类焊盘和多个第二类焊盘；所述第一类焊盘用于实现M1和M2的引出，引出方式可以为键合线方式或倒扣方式，这类焊盘的尺寸通常是80μm×80μm，如图4中的Pad1、Pad2、Pad3和Pad4。所述第二类焊盘用于实现M1和M2之间的连接，由于这类焊盘通过所述再布线层实现连接，因此这类焊盘的尺寸可以小于40μm×40μm，如图4中位于所述衬底表面的Pad9和Pad10以及位于所述第二晶体管200内部的Pad5、Pad6、Pad7和Pad8。图4中的L1、L2、L3和L4为通过所述再布线层实现的互联金属，通过配套的钝化材料层上的过孔以及所述互联金属可以实现所述第一晶体管100和第二晶体管200的电气连接。由于所述第二类焊盘的尺寸远小于键合线封装要求的第一类焊盘的尺寸，并且所述再布线层上的线宽线距(通常小于15μm/15μm)也远小于键合线要求的引线间距，因此所述第一晶体管100和第二晶体管200的互联所占用的面积极小。

在上述实施例的基础上，在本申请的又一个实施例中，所述第二晶体管200的数量为多个；

所述凹槽300的数量小于或等于所述第二晶体管200的数量。

需要说明的是，当所述第二晶体管200的数量为多个时，多个所述第二晶体管200可以为采用同一工艺制备的晶体管，也可以为采用不同工艺制备的晶体管。以所述第二晶体管200的数量为两个为例，两个所述第二晶体管200可以都为基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的晶体管，也可以是一个为基于GaAs pHEMT工艺的晶体管，另一个为基于GaN工艺或LDMOS工艺的晶体管，或者一个是基于GaN工艺的晶体管，另一个为基于LDMOS工艺或GaAs pHEMT工艺的晶体管。本申请对此并不做限定，具体视实际情况而定。

一般而言，所述凹槽300的数量小于或等于所述第二晶体管200的数量即可，这是因为基于同一种工艺的第二晶体管200优选固定于同一个凹槽300中，这样可以减小凹槽300的数量，从而简化制备流程，当然基于同一种工艺的第二晶体管200也可以设置于不同的凹槽300当中，但每个所述凹槽300中都需要固定有至少一个所述第二晶体管200，这是因为如果所述凹槽300中不固定所述第二晶体管200，那么就失去了设置该凹槽300的意义。

也就是说，当多个所述第二晶体管200的制备工艺相同时，所述凹槽300的数量可以仅为1个，所有的所述第二晶体管200固定于同一个所述凹槽300中。当然，当多个所述第二晶体管200的制备工艺相同时，多个所述第二晶体管200也可以固定于不同的凹槽300中，本申请对此并不做限定，具体视实际情况而定。

同样的，当所述第二晶体管200为多个时，所述衬底表面具有多个第一类焊盘和多个第二类焊盘；

所述第一晶体管100和第二晶体管200通过所述第一类焊盘采用键合线方式或倒扣方式引出；

所述第一晶体管100和第二晶体管200通过所述第二类焊盘采用所述再布线层连接。

下面以三个晶体管构成所述射频功率放大器为例对本发明进行说明。

如图5所示，在本实施例中，所述第一晶体管100为1个，第二晶体管200为2个，其连接方式如图6所示，其中作为所述射频功率放大器输出级的晶体管需要为第二晶体管200。

在图5中，M1是基于CMOS工艺或SOI工艺的第一晶体管100的功能结构，M2和M3是基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管200的功能结构，且M2和M3集成于同一块芯片中。在制备所述射频功率放大器的过程中，在基于CMOS工艺或SOI工艺的第一晶体管100的衬底表面通过刻蚀或物理方式设置一个凹槽300，通过粘合剂或其他固定方式将集成了M2和M3的芯片固定在所述凹槽300中。优选的，固定于所述凹槽300中的芯片顶部与所述凹槽300的顶部处于同一水平面上。所述衬底表面设置有多个第一类焊盘和多个第二类焊盘；所述第一类焊盘用于实现M1、M2和M3的引出，引出方式可以为键合线方式或倒扣方式，这类焊盘的尺寸通常是80μm×80μm，如图5中的Pad1、Pad2、Pad3、Pad4和Pad12。所述第二类焊盘用于实现M1和M2及M3之间的连接，由于这类焊盘通过所述再布线层实现连接，因此这类焊盘的尺寸可以小于40μm×40μm，如图5中位于所述衬底表面的Pad10和Pad11以及位于芯片内部的Pad5、Pad6、Pad7、Pad8和Pad9。图5中的L1、L2、L3、L4和L5为通过所述再布线层实现的互联金属，通过配套的钝化材料层上的过孔以及所述互联金属可以实现M1和M2及M3的电气连接。由于所述第二类焊盘的尺寸远小于键合线封装要求的第一类焊盘的尺寸，并且所述再布线层上的线宽线距(通常小于15μm/15μm)也远小于键合线要求的引线间距，因此所述第一晶体管100和第二晶体管200的互联所占用的面积极小。

如图7所示，在本实施例中，所述射频功率放大器包括两个第一晶体管100和一个第二晶体管200，其连接方式如图6所示，所述第二晶体管200的漏极作为所述射频功率放大器的射频信号输出端。M1和M2是基于CMOS工艺或SOI工艺的第一晶体管100的功能结构，M3为基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管200的功能结构。在制备所述射频功率放大器的过程中，在所述衬底表面制备完成M1和M2的功能结构后，在所述衬底表面通过刻蚀或物理方式设置一个凹槽300，通过粘合剂或其他固定方式将封装了M3的芯片固定在所述凹槽300中。优选的，固定于所述凹槽300中的芯片顶部与所述凹槽300的顶部处于同一水平面上。所述衬底表面设置有多个第一类焊盘和多个第二类焊盘；所述第一类焊盘用于实现M1、M2和M3的引出，引出方式可以为键合线方式或倒扣方式，这类焊盘的尺寸通常是80μm×80μm，如图7中的Pad1、Pad2、Pad3、Pad4和Pad11。所述第二类焊盘用于实现M1、M2及M3之间的连接，由于这类焊盘通过所述再布线层实现连接，因此这类焊盘的尺寸可以小于40μm×40μm，如图7中位于所述衬底表面的Pad9和Pad10以及位于芯片内部的Pad5、Pad6、Pad7和Pad8。图7中的L1、L2、L3和L4为通过所述再布线层实现的互联金属，通过配套的钝化材料层上的过孔以及所述互联金属可以实现M1和M2及M3的电气连接。由于所述第二类焊盘的尺寸远小于键合线封装要求的第一类焊盘的尺寸，并且所述再布线层上的线宽线距(通常小于15μm/15μm)也远小于键合线要求的引线间距，因此所述第一晶体管100和第二晶体管200的互联所占用的面积极小。

如图8所示，在本实施例中，M1是基于CMOS工艺或SOI工艺的第一晶体管100的功能结构，M2和M3是基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管200的功能结构，且M2和M3封装于不同的芯片(B1和B2)中。在制备所述射频功率放大器的过程中，在基于CMOS工艺或SOI工艺的第一晶体管100的衬底表面通过刻蚀或物理方式设置两个凹槽300，通过粘合剂或其他固定方式将B1和B2分别固定在两个凹槽300中。优选的，固定于所述凹槽300中的芯片顶部与所述凹槽300的顶部处于同一水平面上。所述衬底表面设置有多个第一类焊盘和多个第二类焊盘；所述第一类焊盘用于实现M1、M2和M3的引出，引出方式可以为键合线方式或倒扣方式，这类焊盘的尺寸通常是80μm×80μm，如图8中的Pad1、Pad2、Pad3、Pad4和Pad16。所述第二类焊盘用于实现M1、M2及M3之间的连接，由于这类焊盘通过所述再布线层实现连接，因此这类焊盘的尺寸可以小于40μm×40μm，如图8中位于所述衬底表面的Pad8和Pad9以及位于B1和B2内部的Pad5、Pad6、Pad7、Pad10、Pad 11、Pad 12、Pad 13、Pad14和Pad 15。图8中的L1、L2、L3、L4、L5、L6和L7为通过所述再布线层实现的互联金属，通过配套的钝化材料层上的过孔以及所述互联金属可以实现M1、M2及M3的电气连接。由于所述第二类焊盘的尺寸远小于键合线封装要求的第一类焊盘的尺寸，并且所述再布线层上的线宽线距(通常小于15μm/15μm)也远小于键合线要求的引线间距，因此所述第一晶体管100和第二晶体管200的互联所占用的面积极小。

相应的，本申请实施例还提供了一种射频前端模块，包括至少一个如上述任一实施例所述的射频功率放大器。

综上所述，本申请实施例提供了一种射频功率放大器及射频前端模块；其中，所述射频功率放大器由至少一个基于CMOS工艺或SOI工艺的第一晶体管和至少一个基于GaAspHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管构成，且其中一个所述第一晶体管的源极作为射频功率放大器的接地端，其中一个所述第二晶体管的漏极作为所述射频信号输出端，从而实现了在满足射频功率放大器对于晶体管的高击穿电压要求的基础上，降低所述射频功率放大器的成本和制作周期的目的。这是因为在射频功率放大器中，作为所述射频功率放大器的输出级的晶体管(即漏极作为所述射频功率放大器的射频信号输出端的晶体管)的漏极所需要承受的电压摆幅通常在供电电压的两倍以上，因此所述射频功率放大器对该晶体管的击穿电压的要求较高，需要采用基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管，以利用基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的第二晶体管的高击穿电压和高载流子迁移率的特性满足所述射频功率放大器对于作为输出级晶体管的高击穿电压的要求。同时，对于其他的不需要承受较高电压摆幅的晶体管可以采用基于CMOS工艺或SOI工艺的第一晶体管，以利用所述第一晶体管的制作快、价格低和制备工艺成熟的优势降低所述射频功率放大器的成本和制作时间。因此，将所述第一晶体管和第二晶体管搭配构成所述射频功率放大器既满足了所述射频功率放大器对于作为其输出级的晶体管的高击穿电压的要求，又兼具了CMOS工艺的制作快、价格低和工艺成熟的优点，实现了降低所述射频功率放大器的成本和制作周期的目的。

进一步的，所述第二晶体管设置于所述衬底的凹槽中，可以与所述第一晶体管封装在一块芯片中，提高了所述射频功率放大器的集成度。并且所述第二晶体管通过所述第一晶体管的再布线层实现与所述第一晶体管的连接，由于利用所述再布线层连接所述第一晶体管和第二晶体管对于线宽线距的要求较低，从而降低了所述射频功率放大器所占用的所述衬底的面积，进一步降低了所述射频功率放大器的成本。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种射频功率放大器，其特征在于，包括：至少一个第一晶体管和至少一个第二晶体管，所述至少一个第一晶体管和至少一个第二晶体管以共源共栅方式连接，且其中一个所述第一晶体管的源极作为射频功率放大器的接地端，其中一个所述第二晶体管的漏极作为所述射频功率放大器的射频信号输出端；

所述第一晶体管为基于CMOS工艺或SOI工艺的晶体管，包括衬底以及位于所述衬底表面的功能结构，所述衬底表面分布有至少一个凹槽；

所述第二晶体管为基于GaAs pHEMT工艺或GaN工艺或LDMOS工艺的晶体管，每个所述第二晶体管固定于所述凹槽中，且通过所述第一晶体管的再布线层与所述第一晶体管连接。

2.根据权利要求1所述的射频功率放大器，其特征在于，所述凹槽顶部与所述第二晶体管的顶部在水平方向上的距离差小于预设距离。

3.根据权利要求2所述的射频功率放大器，其特征在于，所述预设距离的取值范围为20μm-30μm，包括端点值。

4.根据权利要求1所述的射频功率放大器，其特征在于，所述第一晶体管的数量为1个，所述第二晶体管的数量为1个，所述凹槽的数量为1个；

所述衬底表面具有多个第一类焊盘和多个第二类焊盘；

所述第一晶体管和第二晶体管通过所述第一类焊盘采用键合线方式或倒扣方式引出；

所述第一晶体管和第二晶体管通过所述第二类焊盘采用所述再布线层连接。

5.根据权利要求1所述的射频功率放大器，其特征在于，所述第二晶体管的数量为多个；

所述凹槽的数量小于或等于所述第二晶体管的数量。

6.根据权利要求5所述的射频功率放大器，其特征在于，所述凹槽中固定有至少一个所述第二晶体管。

7.根据权利要求5所述的射频功率放大器，其特征在于，所述凹槽的数量为1个；

所有的所述第二晶体管固定于同一个所述凹槽中。

8.根据权利要求5-7任一项所述的射频功率放大器，其特征在于，所述衬底表面具有多个第一类焊盘和多个第二类焊盘；

所述第一晶体管和第二晶体管通过所述第一类焊盘采用键合线方式或倒扣方式引出；

所述第一晶体管和第二晶体管通过所述第二类焊盘采用所述再布线层连接。

9.根据权利要求1-7任一项所述的射频功率放大器，其特征在于，所述第二晶体管通过粘合剂固定于所述凹槽中。

10.一种射频前端模块，其特征在于，包括至少一个如权利要求1-9任一项所述的射频功率放大器。