CN107301995A - 瞬态电压抑制器及其制作方法 - Google Patents
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Abstract
一种瞬态电压抑制器包括P型衬底与N型外延层，所述N型外延层包括第一部分与第二部分，所述瞬态电压抑制器还包括形成于所述第一部分表面的第一P型掺杂区域及形成于所述第二部分表面的第二P型掺杂区域及形成于所述N型外延层、第一P型掺杂区域及第二P型掺杂区域上的P型外延层，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。
Description
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。
【背景技术】
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
低电容瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。为了改善瞬态电压抑制器的反向特性，提高器件可靠性。通常采用保护环结构和金属场板结构。但是这两种结构引入的附加电容大，而且器件面积大，降低了器件性提高了器件制造成本。
【发明内容】
针对现有方法的不足，提出了一种瞬态电压抑制器及其制造方法，提高了器件性能，降低了器件制造成本。
一种瞬态电压抑制器包括P型衬底与形成于所述P型衬底上的N型外延层，所述N型外延层包括间隔设置的第一部分与第二部分，所述瞬态电压抑制器还包括形成于所述第一部分表面的第一P型掺杂区域、形成于所述第二部分表面的第二P型掺杂区域、及形成于所述N型外延层、所述第一P型掺杂区域及第二P型掺杂区域上的P型外延层，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。
在一种实施方式中，所述瞬态电压抑制器还包括设置于所述P型外延层上的氧化层及设置于所述氧化层上的介质材料，所述氧化层与所述介质材料还包括对应所述第一P型掺杂区域的第一通孔与对应所述第二P型掺杂区域的第二通孔。
在一种实施方式中，所述瞬态电压抑制器还包括贯穿所述氧化层的沟槽蚀刻窗口及贯穿所述P型外延层及N型外延层的沟槽，所述沟槽将所述N型外延层划分为所述第一部分与所述第二部分，所述沟槽也将所述P型外延层划分为两个部分，所述介质材料还填充至所述沟槽及所述沟槽蚀刻窗口。
在一种实施方式中，所述沟槽及所述介质材料还延伸至所述P型衬底中。
在一种实施方式中，所述瞬态电压抑制器还包括第一金属层与第二金属层，所述第一金属层设置于所述介质材料上并通过所述第一通孔电连接所述P型外延层以及通过所述第二通孔电连接所述P型外延层，所述第二金属层设置于所述P型衬底远离所述N型外延层的一侧，所述第一通孔与所述第二通孔均延伸至所述P型外延层中。
一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供P型衬底，在所述P型衬底制作N型外延层，在所述N型外延层表面形成第一氧化层；
利用第一光刻胶作为掩膜，刻蚀所述第一氧化层形成第一注入窗口与第二注入窗口，所述第一注入窗口对应第一部分，所述第二注入窗口对应第二部分，去除第一光刻胶，通过所述第一注入窗口与所述第二注入窗口进行P型离子注入从而在所述N型外延层表面形成第一P型掺杂区域以及第二P型掺杂区域，去除所述第一氧化层；
在所述N型外延层、所述第一P型掺杂区域、第二P型掺杂区域上形成P型外延层；
在所述P型外延层上形成第二氧化层；
利用第二光刻胶作为掩膜，刻蚀所述第二氧化层形成沟槽蚀刻窗口，去除第二光刻胶，通过所述沟槽蚀刻窗口对所述P型外延层及所述N型外延层进行沟槽蚀刻，所述N型外延层被沟槽分成间隔设置的第一部分与第二部分；
其中，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。
在一种实施方式中，所述方法还包括以下步骤：
在所述沟槽蚀刻窗口中、所述沟槽中及所述第二氧化层上形成介质材料。
在一种实施方式中，所述介质材料还延伸至所述P型衬底中。
在一种实施方式中，所述方法还包括以下步骤；
形成贯穿所述第二氧化层及所述介质材料且对应所述第一P型掺杂区域的第一通孔；
形成贯穿所述第二氧化层及所述介质材料且对应所述第二P型掺杂区域的第二通孔；
形成设置于所述介质材料上并通过所述第一通孔连接所述P型外延层及通过所述第二通孔连接所述P型外延层的第一金属层；及
形成设置于所述P型衬底远离所述N型外延层的表面的第二金属层。
在一种实施方式中，所述第一通孔与所述第二通孔均延伸至所述P型外延层中。
相较于现有技术，本发明提出了一种瞬态电压抑制器及其制作方法，在传统瞬态电压抑制器基础上，通过工艺改进使四支二极管集成并联到一起，降低了器件寄生电容，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器的保护特性和可靠性都得到了提升。此外，先制作P型掺杂区域再进行P型外延层，P型掺杂区域和N型外延层形成的PN结作为放电二极管，器件顶部和电极接触的P型外延层避免了注入导致的界面损伤，降低了器件的漏电流，改进后的瞬态电压抑制器的保护特性和可靠性都得到了提升。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明瞬态电压抑制器的结构示意图。
图2是图1所示瞬态电压抑制器的等效电路示意图。
图3是图1所示瞬态电压抑制器的制作方法的流程图。
图4-图11是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
瞬态电压抑制器100；P型衬底101；N型外延层102；第一部分1021；第二部分1022；N型掺杂区域104；第一P型掺杂区域103；第二P型掺杂区域104；氧化层115、105；介质材料106；第一金属层107；第二金属层108；第一通孔112；第二通孔113；第一二极管121；第二二极管122；第三二极管123；第四二极管124；沟槽蚀刻窗口110；沟槽111；第一注入窗口116；第二注入窗口117；步骤S1～S9
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术瞬态电压抑制器面积大，工艺难度高，器件制造成本高等技术问题，本发明提供一种改进后的瞬态电压抑制器，请参阅图1及图2，图1是本发明瞬态电压抑制器100的结构示意图，图2是图1所示瞬态电压抑制器100的等效电路示意图。所述瞬态电压抑制器100包括P型衬底101、形成于所述P型衬底101上的N型外延层102、形成于所述N型外延层102表面的第一P型掺杂区域103及第二P型掺杂区域104、形成于所述N型外延层102、第一P型掺杂区域103及第二P型掺杂区域104上的P型外延层109、形成于所述P型外延层109上的氧化层105、形成于所述氧化层105上的介质材料106、形成于所述介质材料106上的第一金属层107、及形成于所述P型衬底101远离所述N型外延层102的表面的第二金属层108。
所述N型外延层102包括间隔设置的第一部分1021与第二部分1022，所述第一P型掺杂区域103形成于所述第一部分1021的表面、所述第二P型掺杂区域104形成于所述第二部分1022表面。
所述瞬态电压抑制器100还包括贯穿所述氧化层105的沟槽蚀刻窗口110及贯穿所述P型外延层109及N型外延层102的沟槽111，所述沟槽111将所述N型外延层102划分为所述第一部分1021及所述第二部分1022，所述沟槽也111将所述P型外延层109划分为分别位于所述第一部分1021及所述第二部分1022上的两个部分，所述介质材料106还填充至所述沟槽111及所述沟槽蚀刻窗口110。本实施方式中，所述沟槽111及所述介质材料106还延伸至所述P型衬底101中。
所述氧化层105与所述介质材料106还包括对应所述第一P型掺杂区域103的第一通孔112与对应所述第二P型掺杂区域104的第二通孔113，所述第一金属层108设置于所述介质材料106上并通过所述第一通孔112电连接所述P型外延层109以及通过所述第二通孔113电连接所述P型外延层109，所述第二金属层108设置于所述P型衬底101远离所述N型外延层102的一侧。进一步地，所述第一通孔112与所述第二通孔113均延伸至所述P型外延层102中。所述第一金属层107与所述第二金属层108可以分别作为所述瞬态电压抑制器100的输入端与输出端。
本实施方式中，所述P型衬底101与所述第一部分1021构成第一二极管121，所述P型衬底101与所述第二部分1022构成第二二极管122，所述第一部分1021还与所述第一P型掺杂区域103构成与所述第一二极管121对接的第三二极管123，所述第二部分1022还与所述第二P型掺杂区域104构成与所述第二二极管122对接的第四二极管124，所述第一二极管121的负极与所述第二二极管122的负极相连，所述第三二极管123的负极与所述第四二极管124的负极相连。
请参阅图3-图11，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图11是图3所示制作方法的各步骤的结构示意图。所述瞬态电压抑制器100的制作方法包括以下步骤S1～S9。
步骤S1，请参阅图4，提供P型衬底101，在所述P型衬底101制作N型外延层102，在所述N型外延层102表面形成氧化层115。所述P型衬底101为P型硅片。所述氧化层115的材料可以为二氧化硅SiO2，具体地，本实施方式中，所述SiO2的氧化层115可以通过对所述N型外延层102的上表面进行热氧化而形成。
步骤S2，请参阅图5，利用第一光刻胶作为掩膜，刻蚀所述氧化层105形成第一注入窗口116及第二注入窗口117，去除第一光刻胶。
步骤S3，请参阅图6，通过所述第一注入窗口116及第二注入窗口117进行P型离子注入从而在所述N型外延层102表面形成第一P型掺杂区域103以及第二P型掺杂区域104，去除所述氧化层115。
步骤S4，请参阅图7，在所述N型外延层102、所述第一P型掺杂区域103、第二P型掺杂区域104上形成P型外延层109。
步骤S5，请参阅图8，在所述P型外延层109上形成氧化层105。具体地，可以通过在对所述P型外延层109进行热氧化形成所述氧化层105。
步骤S6，请参阅9，利用第二光刻胶作为掩膜，使用干法/湿法刻蚀所述氧化层105形成沟槽蚀刻窗口110，去除第二光刻胶。
步骤S7，请参阅图10，通过所述沟槽蚀刻窗口110对所述P型外延层109及所述N型外延层102进行干法蚀刻形成沟槽111，所述N型外延层102被所述沟槽111分成间隔设置的第一部分1021与第二部分1022，所述P型外延层109也被分成间隔设置的两个部分。所述沟槽122可以贯穿所述N型外延层102，使得所述第一部分1021与所述第二部分1022间隔设置且不直接连接。本实施方式中，所述沟槽122还延伸至所述P型衬底101中。
步骤S8，请参阅图11，在所述沟槽蚀刻窗口110、沟槽111中及所述氧化层105上形成介质材料106。
步骤S9，请参阅图1，利用第三光刻胶作为掩膜，刻蚀所述介质材料106、所述氧化层105及所述P型外延层109的部分所述形成第一通孔112与第二通孔113，所述第一通孔112对应所述第一部分1021，所述第二通孔113对应所述第二部分1052，去除第三光刻胶，形成设置于所述介质材料106上并通过所述第一通孔112连接所述P型外延层109及通过所述第二通孔113连接所述P型外延层109的第一金属层107，以及形成设置于所述P型衬底101远离所述N型外延层102的表面的第二金属层108。
相较于现有技术，本发明提出了一种瞬态电压抑制器100及其制作方法，在传统瞬态电压抑制器基础上，通过工艺改进使四支二极管121-124集成并联到一起，降低了器件寄生电容，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器100的保护特性和可靠性都得到了提升。此外，先制作P型掺杂区域103、104再进行P型外延层109，其中P型掺杂区域103、104和N型外延层102形成的PN结作为放电二极管，器件顶部和电极接触的P型外延层109避免了注入导致的界面损伤，降低了器件的漏电流，改进后的瞬态电压抑制器100的保护特性和可靠性都得到了提升。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括P型衬底与形成于所述P型衬底上的N型外延层，所述N型外延层包括间隔设置的第一部分与第二部分，所述瞬态电压抑制器还包括形成于所述第一部分表面的第一P型掺杂区域、形成于所述第二部分表面的第二P型掺杂区域、及形成于所述N型外延层、所述第一P型掺杂区域及第二P型掺杂区域上的P型外延层，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。
2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括设置于所述P型外延层上的氧化层及设置于所述氧化层上的介质材料，所述氧化层与所述介质材料还包括对应所述第一P型掺杂区域的第一通孔与对应所述第二P型掺杂区域的第二通孔。
3.如权利要求2所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括贯穿所述氧化层的沟槽蚀刻窗口及贯穿所述P型外延层及N型外延层的沟槽，所述沟槽将所述N型外延层划分为所述第一部分与所述第二部分，所述沟槽也将所述P型外延层划分为两个部分，所述介质材料还填充至所述沟槽及所述沟槽蚀刻窗口。
4.如权利要求2所述的瞬态电压抑制器，其特征在于：所述沟槽及所述介质材料还延伸至所述P型衬底中。
5.如权利要求2所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括第一金属层与第二金属层，所述第一金属层设置于所述介质材料上并通过所述第一通孔电连接所述P型外延层以及通过所述第二通孔电连接所述P型外延层，所述第二金属层设置于所述P型衬底远离所述N型外延层的一侧，所述第一通孔与所述第二通孔均延伸至所述P型外延层中。
6.一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供P型衬底，在所述P型衬底制作N型外延层，在所述N型外延层表面形成第一氧化层；
利用第一光刻胶作为掩膜，刻蚀所述第一氧化层形成第一注入窗口与第二注入窗口，所述第一注入窗口对应第一部分，所述第二注入窗口对应第二部分，去除第一光刻胶，通过所述第一注入窗口与所述第二注入窗口进行P型离子注入从而在所述N型外延层表面形成第一P型掺杂区域以及第二P型掺杂区域，去除所述第一氧化层；
在所述N型外延层、所述第一P型掺杂区域、第二P型掺杂区域上形成P型外延层；
在所述P型外延层上形成第二氧化层；
利用第二光刻胶作为掩膜，刻蚀所述第二氧化层形成沟槽蚀刻窗口，去除第二光刻胶；
通过所述沟槽蚀刻窗口对所述P型外延层及所述N型外延层进行沟槽蚀刻，所述N型外延层被沟槽分成间隔设置的第一部分与第二部分；
其中，所述P型衬底与所述第一部分构成第一二极管，所述P型衬底与所述第二部分构成第二二极管，所述第一部分还与所述第一P型掺杂区域构成与所述第一二极管对接的第三二极管，所述第二部分还与所述第二P型掺杂区域构成与所述第二二极管对接的第四二极管，所述第一二极管的负极与所述第二二极管的负极相连，所述第三二极管的负极与所述第四二极管的负极相连。
7.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述方法还包括以下步骤：
在所述沟槽蚀刻窗口中、所述沟槽中及所述第二氧化层上形成介质材料。
8.如权利要求7所述的瞬态电压抑制器的制作方法，其特征在于：所述介质材料还延伸至所述P型衬底中。
9.如权利要求7所述的瞬态电压抑制器的制作方法，其特征在于：所述方法还包括以下步骤；
形成贯穿所述第二氧化层及所述介质材料且对应所述第一P型掺杂区域的第一通孔；
形成贯穿所述第二氧化层及所述介质材料且对应所述第二P型掺杂区域的第二通孔；
形成设置于所述介质材料上并通过所述第一通孔连接所述P型外延层及通过所述第二通孔连接所述P型外延层的第一金属层；及
形成设置于所述P型衬底远离所述N型外延层的表面的第二金属层。
10.如权利要求9所述的瞬态电压抑制器的制作方法，其特征在于：所述第一通孔与所述第二通孔均延伸至所述P型外延层中。
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