CN107369681A - 瞬态电压抑制器及其制作方法 - Google Patents
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Abstract
本发明涉及一种瞬态电压抑制器及其制作方法。所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的N型外延层、形成于所述N型外延层及所述P型衬底上的金属层，所述N型外延层包括间隔设置的第一部分与第二部分，所述金属层包括第一输入电极、第二输入电极及输出电极，所述第一输入电极位于所述第一部分上，所述第二输入电极位于所述第二部分上，所述输出电极设置于所述P型衬底上且连接所述第一部分与所述第二部分，所述P型衬底与所述第一部分构成第一齐纳二极管，所述P型衬底与所述第二部分构成第二齐纳二极管。
Description
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。
【背景技术】
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。然而，如何提高器件性能及降低器件的制造成本是业界的重要课题。
【发明内容】
本发明提出了一种瞬态电压抑制器及其制造方法，提高了器件性能，降低了器件制造成本。
一种瞬态电压抑制器，其包括P型衬底、形成于所述P型衬底上的N型外延层、形成于所述N型外延层及所述P型衬底上的金属层，所述N型外延层包括间隔设置的第一部分与第二部分，所述金属层包括第一输入电极、第二输入电极及输出电极，所述第一输入电极位于所述第一部分上，所述第二输入电极位于所述第二部分上，所述输出电极设置于所述P型衬底上且连接所述第一部分与所述第二部分，所述P型衬底与所述第一部分构成第一齐纳二极管，所述P型衬底与所述第二部分构成第二齐纳二极管。
在一种实施方式中，所述第一部分与所述第二部分远离所述P型衬底的表面高度相同。
在一种实施方式中，所述第一部分与所述第二部分的厚度相同。
在一种实施方式中，所述第一输入电极、第二输入电极及输出电极的远离所述P型衬底的表面高度相同。
在一种实施方式中，所述第一输入电极与所述第二输入电极的厚度相同，所述输出电极的厚度等于所述第一输入电极的厚度与所述第一部分的厚度之和。
一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供P型衬底，在所述P型衬底表面制备氧化层，对所述氧化层进行第一次光刻，干法刻蚀形成注入窗口；
在所述注入窗口对应的所述P型衬底上形成N型外延层，所述N型外延层包括间隔设置的第一部分与第二部分；
去除所述氧化层；
形成位于所述N型外延层及所述P型衬底上的金属层；
对所述金属层进行第二次光刻形成第一输入电极、第二输入电极及输出电极，其中，所述第一输入电极位于所述第一部分上，所述第二输入电极位于所述第二部分上，所述输出电极设置于所述P型衬底上且连接所述第一部分与所述第二部分，所述P型衬底与所述第一部分构成第一齐纳二极管，所述P型衬底与所述第二部分构成第二齐纳二极管在所述制备金属层
在一种实施方式中，所述P型衬底为P型硅片，所述氧化层为二氧化硅层，通过对所述P型衬底表面热氧化制备所述二氧化硅层。
在一种实施方式中，在所述注入窗口对应的所述P型衬底上形成N型外延层的步骤包括：在所述P型衬底成长N型外延，及使用含氢氟酸的溶液进行表面清洗去除外延反应物残留，再进行干法刻蚀去除100nm-1um的N型外延，减少表面缺陷，进而获得所述N型外延层。
在一种实施方式中，所述去除所述氧化层的步骤包括进行湿法腐蚀去除所述氧化层。
在一种实施方式中，对所述金属层进行第二次光刻形成第一输入电极、第二输入电极及输出电极的步骤还包括，对所述金属层进行干法或湿法刻蚀及快速热退火，形成所述第一输入电极、第二输入电极及输出电极。
相较于现有技术，本发明提出了一种瞬态电压抑制器及其制作方法，所述方法只需要进行两次光刻工艺简单，降低了制造成本。两只齐纳二极管的P区可以通过外延形成，掺杂浓度均匀，器件的击穿电压稳定性和一致性良好。所述方法形成的瞬态电压抑制器具有至少两路输入，方便应用过程中对多个电路同时保护，降低了器件的应用成本。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明瞬态电压抑制器的结构示意图。
图2是图1所示瞬态电压抑制器的等效电路示意图。
图3是图1所示瞬态电压抑制器的制作方法的流程图。
图4-图7是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
瞬态电压抑制器100；P型衬底101；N型外延层102；P型衬底101；N型外延层102；金属层103；第一部分104；第二部分105；第一输入电极106；第二输入电极107；输出电极108；第一齐纳二极管109；第二齐纳二极管110；氧化层111；注入窗口112；步骤S1～S5
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术瞬态电压抑制器面积大，工艺难度高，器件制造成本高等技术问题，本发明提供一种改进后的瞬态电压抑制器，请参阅图1及图2，图1是本发明瞬态电压抑制器100的结构示意图，图2是图1所示瞬态电压抑制器100的等效电路示意图。所述瞬态电压抑制器100包括P型衬底101、形成于所述P型衬底101上的N型外延层102、形成于所述N型外延层102及所述P型衬底101上的金属层103，所述N型外延层102包括间隔设置的第一部分104与第二部分105，所述金属层103包括第一输入电极106、第二输入电极107及输出电极108，所述第一输入电极106位于所述第一部分104上，所述第二输入电极108位于所述第二部分105上，所述输出电极108设置于所述P型衬底101上且连接所述第一部分104与所述第二部分105，所述P型衬底101与所述第一部分104构成第一齐纳二极管109，所述P型衬底101与所述第二部分105构成第二齐纳二极管110。
本实施方式中，所述第一部分104与所述第二部分105远离所述P型衬底101的表面高度相同，且所述第一部分104与所述第二部分105的厚度相同。所述第一输入电极106、第二输入电极107及输出电极108的远离所述P型衬底101的表面高度相同，且所述第一输入电极106与所述第二输入电极107的厚度相同，所述输出电极108的厚度等于所述第一输入电极106的厚度与所述第一部分104的厚度之和。
请参阅图3-图7，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图7是图3所示制作方法的各步骤的结构示意图。所述瞬态电压抑制器100的制作方法包括以下步骤S1～S5。
步骤S1，请参阅图4，提供P型衬底101，在所述P型衬底101表面制备氧化层111，对所述氧化层111进行第一次光刻，干法刻蚀形成注入窗口112。所述P型衬底101为P型硅片，所述氧化层111为二氧化硅层，所述步骤S1中，可以通过对所述P型衬底101表面热氧化制备所述二氧化硅层。
步骤S2，请参阅图5，在所述注入窗口112对应的所述P型衬底101上形成N型外延层102，所述N型外延层102包括间隔设置的第一部分104与第二部分105。具体地，所述步骤S2包括以下步骤：在所述P型衬底101成长N型外延，及使用含氢氟酸的溶液进行表面清洗去除外延反应物残留，再进行干法刻蚀去除100nm-1um的N型外延，减少表面缺陷，进而获得所述N型外延层102。
步骤S3，请参阅图6，去除所述氧化层111。具体地，所述步骤S3中，可以进行湿法腐蚀去除所述氧化层111。
步骤S4，请参阅图7，形成位于所述N型外延层102及所述P型衬底101上的金属层103。
步骤S5，请参阅图7及图1，对所述金属层103进行第二次光刻形成第一输入电极106、第二输入电极107及输出电极108。其中，所述第一输入电极106位于所述第一部分104上，所述第二输入电极107位于所述第二部分105上，所述输出电极108设置于所述P型衬底101上且连接所述第一部分104与所述第二部分105，所述P型衬底101与所述第一部分104构成第一齐纳二极管，所述P型衬底101与所述第二部分105构成第二齐纳二极管。具体地，所述步骤S5中，所述金属层103覆盖所述N型外延层102及所述P型衬底101，可以对所述金属层103进行干法或湿法刻蚀及快速热退火，形成所述第一输入电极106、第二输入电极107及输出电极108。
相较于现有技术，本发明提出了一种瞬态电压抑制器100及其制作方法，所述方法只需要进行两次光刻工艺简单，降低了制造成本。两只齐纳二极管109、110的P区可以通过外延形成，掺杂浓度均匀，器件的击穿电压稳定性和一致性良好。所述方法形成的瞬态电压抑制器100具有至少两路输入，方便应用过程中对多个电路同时保护，降低了器件的应用成本。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的N型外延层、形成于所述N型外延层及所述P型衬底上的金属层，所述N型外延层包括间隔设置的第一部分与第二部分，所述金属层包括第一输入电极、第二输入电极及输出电极，所述第一输入电极位于所述第一部分上，所述第二输入电极位于所述第二部分上，所述输出电极设置于所述P型衬底上且连接所述第一部分与所述第二部分，所述P型衬底与所述第一部分构成第一齐纳二极管，所述P型衬底与所述第二部分构成第二齐纳二极管。
2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第一部分与所述第二部分远离所述P型衬底的表面高度相同。
3.如权利要求2所述的瞬态电压抑制器，其特征在于：所述第一部分与所述第二部分的厚度相同。
4.如权利要求3所述的瞬态电压抑制器，其特征在于：所述第一输入电极、第二输入电极及输出电极的远离所述P型衬底的表面高度相同。
5.如权利要求4所述的瞬态电压抑制器，其特征在于：所述第一输入电极与所述第二输入电极的厚度相同，所述输出电极的厚度等于所述第一输入电极的厚度与所述第一部分的厚度之和。
6.一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供P型衬底，在所述P型衬底表面制备氧化层，对所述氧化层进行第一次光刻，干法刻蚀形成注入窗口；
在所述注入窗口对应的所述P型衬底上形成N型外延层，所述N型外延层包括间隔设置的第一部分与第二部分；
去除所述氧化层；
形成位于所述N型外延层及所述P型衬底上的金属层；
对所述金属层进行第二次光刻形成第一输入电极、第二输入电极
及输出电极，其中，所述第一输入电极位于所述第一部分上，所述第二输入电极位于所述第二部分上，所述输出电极设置于所述P型衬底上且连接所述第一部分与所述第二部分，所述P型衬底与所述第一部分构成第一齐纳二极管，所述P型衬底与所述第二部分构成第二齐纳二极管。
7.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述P型衬底为P型硅片，所述氧化层为二氧化硅层，通过对所述P型衬底表面热氧化制备所述二氧化硅层。
8.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：在所述注入窗口对应的所述P型衬底上形成N型外延层的步骤包括：在所述P型衬底成长N型外延，及使用含氢氟酸的溶液进行表面清洗去除外延反应物残留，再进行干法刻蚀去除100nm-1um的N型外延，减少表面缺陷，进而获得所述N型外延层。
9.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述去除所述氧化层的步骤包括进行湿法腐蚀去除所述氧化层。
10.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：对所述金属层进行第二次光刻形成第一输入电极、第二输入电极及输出电极的步骤还包括，对所述金属层进行干法或湿法刻蚀及快速热退火，形成所述第一输入电极、第二输入电极及输出电极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20171121 |
|
| RJ01 | Rejection of invention patent application after publication |