CN102428559A - 双向碳化硅瞬变电压抑制器件 - Google Patents

双向碳化硅瞬变电压抑制器件 Download PDF

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Abstract

一种电子器件包括：碳化硅层(10、22A、22B)，具有第一导电类型并且具有第一表面和与第一表面相对的第二表面；以及在碳化硅层上的第一和第二碳化硅齐纳二极管(20A、20B)。第一和第二碳化硅齐纳二极管中的每个可以包括：在碳化硅层上的第一重掺杂碳化硅区域(24A、24B)，其具有与第一导电类型相反的第二导电类型；以及在第一重掺杂碳化硅区域上的欧姆接触(26A、26B)。

Description

双向碳化硅瞬变电压抑制器件
美国政府利益声明
根据Army Research Laboratories(海军研究办公室)给予的合同号No.W911NF-04-2-0022，利用政府支持完成本发明。政府对本发明具有特定权利。
技术领域
本发明涉及基于碳化硅的器件。特别地，本发明涉及用于瞬变电压抑制的碳化硅器件。
背景技术
瞬变电压抑制器或TVS是用于减小电子电路中的暂时过压条件的影响的器件。例如，一些TVS器件使电压尖峰衰减，而其他TVS器件被设计为使过多的电压转向地。用于瞬变电压抑制的常见器件是瞬变电压抑制二极管，其典型地用于电子电路中的传输或数据线的单向或双向静电放电保护。TVS器件还可以用于防止施加到功率MOSFET的栅极的过压。MOSFET的栅极上的过压会损坏或破坏MOSFET的栅极电介质，潜在地导致器件失效。瞬变电压抑制二极管可以简单地使用与将被保护的负载并联放置的齐纳二极管来实现。
单向TVS防止具有单个(正或负)极性的过压，而双向TVS防止具有正和/或负极性的过压。
碳化硅已被提出作为用于低电压应用的瞬变电压抑制器的可能材料，该低电压应用诸如低电压功率线路的保护。参见例如K.V.Vassilevski等人的″Low Voltage Silicon Carbide Zener Diode″(Materials Science Forum，vols.457-460，pp.1029-1032(2004))。然而，如其中提到的，在50V以下的电压处，碳化硅的优点可能因高接触和衬底电阻率而不突出。此外，Vassilevski中描述的齐纳二极管具有正的击穿电压温度系数，并且被描述为具有混合的齐纳和雪崩击穿特性。
发明内容
根据一些实施例的电子器件包括：碳化硅层，具有第一导电类型并且具有第一表面和与第一表面相对的第二表面；以及碳化硅层上的第一和第二碳化硅齐纳二极管。第一和第二碳化硅齐纳二极管中的每个可以包括：在碳化硅层上的第一重掺杂碳化硅区域，其具有与第一导电类型相反的第二导电类型；以及在第一重掺杂碳化硅区域上的欧姆接触。
碳化硅层可以包括体碳化硅衬底和/或外延层。碳化硅层可以具有小于约200μm的厚度，并且可以具有约5×1018cm-3或更大的掺杂浓度。
第一重掺杂碳化硅区域是p型的并且掺杂浓度约为5×1018cm-3或更大。
第一重掺杂碳化硅区域可以包括第一重掺杂碳化硅外延层，并且每个碳化硅齐纳二极管可以进一步包括具有第一导电类型的第二重掺杂碳化硅外延层。第二重掺杂碳化硅外延层位于碳化硅层和第一重掺杂碳化硅外延层之间并且与第一重掺杂碳化硅外延层形成齐纳结。
第二重掺杂碳化硅外延层可以是n型的并且掺杂浓度约为1×1019cm-3或更大。
该电子器件可以进一步包括与第一和第二碳化硅齐纳二极管相对的在碳化硅层上的欧姆接触层。
至少其中一个第一重掺杂碳化硅区域可以在其上的欧姆接触附近具有增加的掺杂浓度。
第一和第二碳化硅齐纳二极管可以包括在碳化硅层上的台面，并且第一重掺杂碳化硅区域包括在碳化硅层上的第一重掺杂碳化硅外延层。台面可以均具有约0.25mm2或更大的截面积。
碳化硅层可以包括体碳化硅衬底，并且台面可以完全贯穿第一重掺杂碳化硅外延层并延伸到碳化硅衬底中。
台面可以完全贯穿第一重掺杂碳化硅外延层并延伸到碳化硅层中但是未完全贯穿碳化硅层。在一些实施例中，台面可以完全贯穿第一重掺杂碳化硅外延层并且完全贯穿碳化硅层。
第一和第二齐纳二极管中的每个可以具有小于20V的齐纳击穿电压。此外，第一和第二齐纳二极管中的每个可以具有负的击穿电压温度系数。
在一些实施例中，第一重掺杂碳化硅区域包括在碳化硅层中的注入区域。
根据一些实施例的形成电子器件的方法包括提供第一导电类型碳化硅衬底；在碳化硅衬底上形成两个碳化硅齐纳二极管，碳化硅衬底为碳化硅齐纳二极管提供公共阴极；与衬底相对地在台面上形成第一和第二欧姆接触；以及在碳化硅衬底上形成第三欧姆接触。
形成两个碳化硅齐纳二极管可以包括在第一导电类型碳化硅衬底上提供第二导电类型碳化硅外延层，以及刻蚀穿过第二导电类型碳化硅外延层以形成限定相应的齐纳结的台面对。
所述方法可以进一步包括在碳化硅衬底上提供第一导电类型碳化硅外延层。第二导电类型碳化硅外延层可以在第一导电类型碳化硅外延层上形成。刻蚀第二导电类型碳化硅外延层以形成所述台面对可以包括刻蚀到第一导电类型碳化硅外延层中。
刻蚀第二导电类型碳化硅外延层以形成所述台面对可以包括刻蚀穿过第一导电类型碳化硅外延层到碳化硅衬底中。
所述方法可以进一步包括使n型碳化硅衬底薄化到小于约200μm的厚度。
形成碳化硅齐纳二极管可以包括：在碳化硅衬底上形成注入掩模，其包括隔开的开口对；通过注入掩模注入第二导电类型离子；以及使衬底退火以激活注入的离子。
形成注入掩模可以包括在衬底上形成注入掩模，并且注入第二导电类型离子可以包括：将第二导电类型离子注入到衬底中以在衬底中形成第二导电类型区域，第二导电类型区域具有大于约5×1018cm-3的净掺杂浓度；以及与衬底形成齐纳结。
所述方法可以进一步包括在衬底上形成第一导电类型碳化硅外延层，并且形成注入掩模可以包括在第一导电类型碳化硅外延层上形成注入掩模，注入第二导电类型离子可以包括将第二导电类型离子注入到第一导电类型碳化硅外延层中以在第一导电类型碳化硅外延层中形成第二导电类型区域。第二导电类型区域可以具有大于约5×1018cm-3的净掺杂浓度并且可以与第一导电类型碳化硅外延层形成齐纳结。
根据一些实施例的电子器件包括：碳化硅层，具有第一导电类型并且具有第一表面和与第一表面相对的第二表面；在碳化硅层上的第一和第二碳化硅齐纳二极管，第一和第二碳化硅齐纳二极管中的每个可以包括具有与第一导电类型相反的第二导电类型的重掺杂碳化硅外延层；以及与碳化硅层相对地分别位于第一和第二碳化硅齐纳二极管的重掺杂碳化硅外延层上的第一和第二欧姆接触。
第一和第二齐纳二极管中的每个可以具有小于20V的齐纳击穿电压。
根据一些实施例的电子电路包括：碳化硅金属氧化物半导体场效应晶体管(MOSFET)，其包括栅极接触、漏极接触和源极接触；以及基于碳化硅的双向瞬变电压抑制器(TVS)，其耦合在碳化硅MOSFET的栅极和源极接触之间，基于碳化硅的TVS包括：碳化硅层，具有第一导电类型并且具有第一表面和与第一表面相对的第二表面；以及在碳化硅层上的第一和第二碳化硅齐纳二极管，第一和第二碳化硅齐纳二极管中的每个可以包括在碳化硅层上的具有与第一导电类型相反的第二导电类型的第一重掺杂碳化硅区域；以及在第一重掺杂碳化硅区域上的欧姆接触。
附图说明
图1是图示根据一些实施例的双向瞬变电压抑制器件的示意性截面图。
图2是根据一些实施例的双向瞬变电压抑制器件的等效电路图。
图3A-3B是图示根据另外的实施例的双向瞬变电压抑制器件的示意性截面图。
图4A-4B是图示根据另外的实施例的双向瞬变电压抑制器件的示意性截面图。
图5是用于保护MOSFET器件的栅极的根据一些实施例的双向瞬变电压抑制器件的等效电路图。
图6和7是图示根据一些实施例的双向瞬变电压抑制器件的一些电流-电压特性的曲线图。
图8A至8D是图示根据一些实施例的形成双向瞬变电压抑制器件的方法的示意性截面图。
图9是图示根据另外的实施例的双向瞬变电压抑制器件的示意性截面图。
图10是图示根据另外的实施例的形成双向瞬变电压抑制器件的方法的示意性截面图。
图11A和11B是图示根据另外的实施例的双向瞬变电压抑制器件的示意性截面图。
具体实施方式
现将参照附图更全面地描述本发明，在附图中示出了本发明的各种实施例。然而，本发明可以以许多不同的形式实施并且不应被解释为限于这里阐述的实施例；更确切地说，这些实施例被提供使得本公开内容将是详尽的和完整的，并且将向本领域技术人员全面转达本发明的范围。通篇中类似的附图标记表示类似的元件。此外，图中所示的各种层和区域被示意性图示。因此，本发明不限于附图中所示的相对尺寸和间距。如本领域技术人员将认识到的，这里提到在衬底或其他层“上”形成的层指的是直接在衬底或其他层上或者在衬底或其他层上形成的居间层上形成的层。此外，将理解，当第一元件或层被描述为与第二元件或层“电接触”时，第一和第二元件或层不需要彼此直接物理接触，而是可以通过允许电流在第一和第二元件或层之间流动的居间导电元件或层来连接。
这里使用的术语仅用于描述特定实施例的目的而并非旨在成为本发明的限制。如这里使用的单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文清楚地指示其他情况。将进一步理解，这里使用的术语“包括”和/或“包含”指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他的特征、整体、步骤、操作、元件、部件和/或它们的组的存在或添加。
除非另外限定，否则这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常所理解的意义相同的意义。将进一步理解，这里使用的术语应被解释为具有与其在本说明书的上下文和相关领域中的意义相一致的意义，并且将不会在理想化的或过分正式的意义上解释，除非在这里明确地这样限定。
如上文所述，瞬变电压抑制(TVS)器件保护电子电路免受过压条件。然而，传统的TVS器件不能良好地适于与基于碳化硅的电子器件结合使用。
多年来已知碳化硅(SiC)具有良好的物理和电子性质，其在理论上应允许制造相比由硅(Si)或GaAs制造的器件能够在更高温度、更高功率和更高频率下操作的电子器件。约4×106V/cm的高击穿电场、约2.0×107cm/sec的高饱和电子漂移速度和约4.9W/cm-K的高热导率指示SiC将适合于高频、高功率应用。然而，SiC通常不被视为理想地用在TVS器件中，这是因为SiC的相对高的漂移电阻，其可能增加基于齐纳二极管的TVS器件的齐纳阻抗。齐纳阻抗是在电流传导开始之后的基于齐纳二极管的TVS器件的差分电阻。为了TVS器件的更好的性能，期望降低器件的齐纳阻抗。
传统的硅TVS器件由于硅的小带隙，因此它们能够处置的电压范围是有限的。因此，为了提供15-20伏的保护(其可能是例如为了保护基于碳化硅的MOSFET的栅极而需要的)，有必要将若干个硅基器件串联连接，这可能增加电路复杂度和制造费用。此外，硅基TVS器件可能不能承受基于碳化硅的器件能够操作的高操作温度。例如，硅基TVS器件典型地具有185℃的最大结温。相比之下，4H-SiCMOSFET器件的操作温度可以超过200℃。因此，电路设计必须考虑硅基TVS器件的温度限制，使得不会超过TVS器件的最大操作温度。然而，通常优选的是将TVS器件放置为物理地尽可能接近其正在保护的器件。
本发明的一些实施例提供了使用碳化硅的基于碳化硅的瞬变电压抑制器件。特别地，一些实施例提供了具有减小的齐纳阻抗的双向基于碳化硅的TVS器件。
参照图1，图示了基于碳化硅的双向瞬变电压抑制器(TVS)100。图2是TVS 100的示意性等效电路。参照图1和2，TVS 100包括n+衬底10，其上设置有一对碳化硅齐纳二极管20A、20B。n+衬底10可以包括4H-SiC，然而可以使用SiC的其他多型体，诸如6H、3C或15R。在一些实施例中，衬底10可以包括体碳化硅。然而，在其他实施例中，衬底10可以包括外延碳化硅。
如图1中所示，齐纳二极管20A、20B可以设置为台面形式。可替选地，齐纳二极管20A、20B可以通过其他方法隔离，诸如注入隔离。齐纳二极管20A、20B包括相应的与衬底10接触的n+层22A、22B以及与n+层22A、22B形成相应的齐纳结25A、25B的p+层24A、24B。p+层24A、24B通过相应的n+层22A、22B与衬底10分离。
n+层22A、22B可以具有约1μm的厚度，而p+层24A、24B可以具有约1.5μm的厚度。
齐纳结25A、25B可以具有相应的约2500μm2或更大的面积。在特定实施例中，齐纳结25A、25B可以具有500μm×500μm的尺寸，对应于约250000μm2的面积。根据一些实施例的齐纳结25A、25B可以能够处置大于1000A/cm2的电流密度。因此，根据齐纳结25A、25B的面积，根据一些实施例的TVS 100能够处置高达2.6A或更大的电流。此外，根据一些实施例的齐纳结25A、25B可以具有介于15V和20V之间的齐纳击穿电压VZ。
齐纳二极管操作基于齐纳击穿，这是可以跨越高掺杂p和n型半导体层之间的结发生的现象。在齐纳击穿中，当重掺杂结以足够的电压反向偏置时，使一个层中的移动载流子与其他层中的空状态分离的能量势垒变得非常窄，允许载流子“隧穿”势垒并且进入空状态，这导致了穿过反向偏置结的电流流动。这种击穿可以以不会损坏结的受控方式进行。因此对于瞬变电压抑制器件，期望利用齐纳击穿用于反向偏置传导。当器件的操作温度升高时，齐纳击穿趋于在较低的绝对电压下进行。因此，齐纳二极管可以以具有击穿电压的负温度系数(β)来表征。
n+层22A、22B可以包括4H-SiC，其在衬底10上外延生长并且掺杂有n型掺杂剂，诸如氮，掺杂浓度约为1×1018cm-3或更大。在一些实施例中，n+层22A、22B可以具有5×1018cm-3或更大的掺杂浓度，并且在一些实施例中可以具有2×1019cm-3的掺杂浓度。
p+层24A、24B可以包括4H-SiC，其在相应的n+层22A、22B上外延生长并且掺杂有p型掺杂剂，诸如铝和/或硼，掺杂浓度约为1×1019cm-3或更大。在一些实施例中，p+层24A、24B可以具有5×1019cm-3或更大的掺杂浓度，并且在一些实施例中可以具有1×1020cm-3的掺杂浓度。在一些实施例中，p+层24A、24B可以在其上形成的欧姆接触26A、26B附近具有较高的掺杂浓度。例如，p+层24A、24B可以在欧姆接触26A、26B附近具有1×1020cm-3的掺杂浓度，并且对于更接近结25A、25B的层的剩余部分，掺杂浓度可以下降到5×1019cm-3。
n+层22A、22B和p+层24A、24B的掺杂可以确定相应的齐纳二极管20A、20B的击穿电压。
相应的欧姆接触26A、26B与n+层22A、22B相对地在p+层24A、24B上形成。此外，欧姆接触30与齐纳二极管20A、20B相对地在衬底10上形成。包括例如Ti/TiW/Au结构的背面金属化40可以在衬底10上形成。可以通过背面金属化40制作针对TVS 100的参考接触42。
对TVS 100的齐纳阻抗有贡献的衬底10的电阻在图2中由电阻27A、27B表示。为了减小TVS 100的齐纳阻抗，衬底10可以薄化到小于约400μm的厚度。在一些实施例中，衬底10可以薄化到小于200μm的厚度。在一些实施例中，衬底10可以薄化到小于100μm的厚度，并且在一些实施例中，衬底10可以薄化到10μm的厚度。衬底10可以通过例如机械抛光、研磨、刻蚀和/或它们的组合来薄化。在一些实施例中，衬底10可以在其上形成欧姆接触30之前薄化。
图3A和3B中图示了另外的实施例。如图3A中所示，在一些实施例中，齐纳二极管20A、20B可以包括贯穿n+层22A、22B并部分地延伸到衬底10中的台面。参照图3B，在一些实施例中，台面可以延伸到其中限定n+层22A、22B的n+层22中，但是并未贯穿n+层22。
图4A和4B中图示了另外的实施例。如其中所示，可以省略分离的n+层，并且可以在p+层24A、24B和衬底10之间直接形成齐纳结25A、25B。此外，如图4B中所示，齐纳二极管20A、20B可以被形成为完全贯穿p+层24A、24B并延伸到衬底10中的台面。
图5的示意性电路图中图示了基于碳化硅的TVS 100的示例性应用。如其中所示，根据一些实施例的TVS 100可以与碳化硅MOSFET110的栅极接触G并联连接。通过具有输入电阻122的输入驱动单元120将输入信号施加到SiC MOSFET 110。如果由输入驱动单元120施加的电压经历电压尖峰，则TVS 100开始导通，并且尖峰的能量通过TVS 100消散，绕过MOSFET 110的敏感栅极。特别地，根据一些实施例的单个TVS 100可以将MOSFET 110的输入电压电平箝位到+/-18V。此外，由于TVS 100可以在升高的温度下操作，因此TVS100可以被安装和/或形成得非常接近MOSFET 110。TVS 100因此可以提供在高结温和/或高环境温度下操作的功率系统和功率MOSFET的可靠性的显著改进。在一些实施例中，TVS 100和MOSFET 110可以集成到公共衬底上。
图6和7是图示根据一些实施例的双向瞬变电压抑制器件的一些电流-电压特性的曲线图。例如，图6图示了具有约500μm×500μm或约0.25mm2的齐纳结面积的器件上的从第一接触26A到参考接触42的电流-电压特性200。图6中图示的特性表明了，器件具有约16V的操作电压并且能够传导大于2.6A的电流，与1040A/cm2的电流密度对应。
图7图示了根据一些实施例的TVS 100的电流-电压特性的温度依赖关系。特别地，图7图示了在室温(曲线210)下和在250℃的升高温度(曲线212)下的根据一些实施例的双向TVS 100的端到端电流电压特性。当温度上升到250℃时，TVS 100的电压保护从18.8伏略微下降到18.3伏，意味着器件呈现击穿电压的负温度系数(β)。该行为指示，与雪崩击穿相反，基于SiC的TVS 100中的电压箝位主要基于齐纳击穿，或者带到带隧穿。0.5V的电压改变暗示根据本发明的实施例的TVS 100还可以用作高温电压参考。
图8A至8D图示了根据一些实施例的SiC TVS 100的形成。参照图8A，提供n+SiC衬底10A。衬底10A可以包括可获得自Cree，Inc.(本发明的受让人)的体4H-SiC衬底，其掺杂有n型掺杂剂，诸如硅或砷，掺杂浓度为约5×1018cm-3或更大。衬底10A可以具有约250μm至约500μm的厚度。在n+衬底10A上形成n+外延层22，并且在n+外延层上形成p+外延层24。可以使用例如化学汽相淀积形成外延层。碳化硅的外延生长在本领域中是公知的。
n+外延层22可以具有约1μm的厚度并且可以掺杂有n型掺杂剂，诸如氮，掺杂浓度为约5×1018cm-3或更大。在一些实施例中，n+外延层22可以具有1×1019cm-3或更大的掺杂浓度，并且在一些实施例中可以具有2×1019cm-3的掺杂浓度。
p+外延层24可以具有约1.5μm的厚度并且可以掺杂有p型掺杂剂，诸如铝或硼，掺杂浓度为约1×1019cm-3或更大。在一些实施例中，p+外延层24可以具有5×1019cm-3或更大的掺杂浓度，并且在一些实施例中可以具有1×1020cm-3的掺杂浓度。p+外延层24的掺杂可以在p+外延层24的与n+外延层22相对的表面附近增加。例如，p+外延层24可以在与n+外延层22的结处具有5×1019cm-3的掺杂浓度，并且掺杂浓度在p+外延层24的与n+外延层22相对的表面附近增加到1×1020cm-3。
参照图8B，可以在p型外延层24上形成可以包括铝的刻蚀掩模35。p型外延层24和n型外延层22随后被各向异性刻蚀以形成包括分别限定齐纳二极管20A、20B的n型层22A、22B和p型层24A、24B的台面。碳化硅的各向异性刻蚀在本领域中是公知的，并且可以例如通过下述进行：使用感应耦合等离子体(ICP)或反应离子刻蚀利用氟化学试剂对碳化硅进行干法刻蚀。齐纳二极管20A、20B可以具有约2500μm2至约250000μm2或更大的结面积。
参照图8C，分别在p型层24A、24B上形成欧姆接触26A、26B。欧姆接触26A、26B可以包括例如镍或者镍/铝，并且可以在775℃的温度下退火两分钟。至重掺杂碳化硅层的低电阻欧姆接触的形成在本领域中是公知的。
在形成台面之后，可以使载体衬底(未示出)固定到该结构，并且可以使衬底10A薄化以形成薄化衬底10。载体衬底可以包括刚性材料，诸如硅、氧化铝、蓝宝石等，并且可以使用例如粘合剂膜固定。可以使衬底10A薄化以形成具有小于约400μm的厚度的衬底10。在一些实施例中，衬底10可以具有小于200μm的厚度。在一些实施例中，衬底10可以具有小于100μm的厚度，并且在一些实施例中，衬底10可以具有10μm的厚度。衬底的薄化可以例如通过下述进行：刻蚀和/或机械研磨、抛光或者研磨衬底直至其具有期望的厚度为止。随后可以通过激光退火形成背面欧姆接触30，如在2008年12月18日的美国专利公开物No.2008/0311736中所描述的，其公开内容通过引用合并于此。
最后，参照图8D，可以在衬底10上形成背面金属化40。背面金属化可以包括例如Ti/TiW/Au的多层结构，其包括
Figure BPA00001464003400101
的Ti、
Figure BPA00001464003400102
的TiW和的Au。背面金属化40可以通过例如溅射形成在衬底10上。使用背面金属化40，TVS器件100可以导电地安装到例如金属底座或金属罐。
图9图示了根据另外的实施例的双向的基于碳化硅的瞬变电压抑制(TVS)器件200。图9中所示的基于碳化硅的TVS器件200包括n+碳化硅基底层210，其可以包括4H-SiC体衬底。一对齐纳二极管台面220A、220B形成在基底层210的相对两侧。齐纳二极管台面220A、220B包括在基底层210上的相应的n+层222A、222B以及在相应的n+层222A、222B上的p+层224A、224B，在它们之间限定了齐纳结225A、225B。欧姆接触226A、226B分别形成在p+层224A、224B上。碳化硅基底层210可以薄化到小于200μm的厚度，由此降低器件的齐纳阻抗。碳化硅基底层210以及n+层222A、222B和p+层224A、224B的掺杂范围和厚度可以与图1中图示的器件中的对应的层的掺杂范围和厚度相似。
图10是图示根据另外的实施例的形成双向瞬变电压抑制器件的方法的示意性截面图。特别地，根据一些实施例的双向瞬变电压抑制器件可以使用离子注入形成。参照图10，提供n+碳化硅层210。n+碳化硅层210可以包括4H-SiC，然而可以使用SiC的其它多型体，诸如6H、3C或15R。在一些实施例中，n+碳化硅层210可以包括体碳化硅。然而，在其他实施例中，n+碳化硅层210可以包括外延碳化硅。
在碳化硅层210上形成包括一对开口205A、205B的注入掩模205，并且选择性地将诸如铝的p型掺杂剂注入到碳化硅层210中以形成p+区域224A、224B。
可以利用足够的p型掺杂剂注入p+区域224A、224B以使p+区域224A、224B与n+碳化硅层210形成齐纳结225A、225B，由此限定相应的齐纳二极管220A、220B。特别地，p+区域224A、224B可以被掺杂为具有1×1019cm-3或更大的净p型掺杂剂浓度。在一些实施例中，p+区域224A、224B可以具有5×1019cm-3或更大的净p型掺杂浓度，并且在一些实施例中，可以具有约1×1020cm-3的净p型掺杂浓度。
通过根据下表1和2中所示的一个或多个注入计划将铝离子注入到4H-SiC层中可以获得适当的掺杂轮廓。表1描述了用于获得具有约1×1019cm-3的掺杂浓度的4H-SiC中的铝离子的箱形轮廓的注入计划，而表2描述了用于获得具有约5×1018cm-3的掺杂浓度的4H-SiC中的铝离子的箱形轮廓的注入计划。
  剂量(cm-2)  能量(keV)
  3×1013   30
  5×1013   65
  8.5×1013   125
  1.2×1014   220
表1：1×1019cm-3浓度，注入27Al+
  剂量(cm-2)  能量(keV)
  1.5×1013   30
  2.5×1013   65
  4.5×1013   125
  7×1013   220
表2：5×1018cm-3浓度，注入27Al+
注入可以在升高的温度下进行，诸如约650℃，以改进晶体质量。在注入之后，在约1500℃至2200℃的温度下，在诸如氩的非氧化环境中进行时长为1分钟至1小时的激活退火。在一些实施例中，注入可以在1650℃的温度下退火5-30分钟。
在一些情况下，一旦p型掺杂浓度超过约5×1019cm-3(即，表1中示出的注入计划的5倍)，则可以获得齐纳特性。得到的结构可以具有p+区域224A、224B和碳化硅层210之间的非常薄的本征(i)层，并且因此可以呈现雪崩和齐纳击穿特性的混合。然而，该器件仍可以有效地用作瞬变电压抑制器。
图11A和11B是图示根据另外的实施例的双向瞬变电压抑制器件200A、200B的示意性截面图。TVS器件200A、200B是相似的，只是在图11的TVS器件200A中，碳化硅层210是碳化硅的体衬底，而在图11B的TVS器件200B中，碳化硅层210是碳化硅的体衬底212上的碳化硅的外延层。
参照图11A和11B，在p型区域224A、224B的注入和激活之后，在p+区域224A、224B上形成相应的欧姆接触226A、226B。此外，与p+区域224A、224B相对地在衬底212和/或碳化硅层210上形成欧姆接触230。可以在欧姆接触230上形成包括例如Ti/TiW/Au结构的背面金属化240。
在一些实施例中，碳化硅层210和/或衬底212可以具有小于约400μm的厚度。在一些实施例中，衬底212可以薄化到小于200μm的厚度。在一些实施例中，衬底212可以薄化到小于100μm的厚度，并且在一些实施例中，衬底212可以薄化到10μm的厚度。衬底212可以通过例如机械抛光、研磨、刻蚀和/或它们的组合进行薄化。在一些实施例中，衬底212可以在其上形成欧姆接触230之前进行薄化。
在附图和说明书中已阐述了本发明的实施例，并且尽管已使用特定术语，但是这些术语仅在一般的和描述性的意义下使用而非用于限制的目的，本发明的范围在权利要求中限定。

Claims (28)

1.一种电子器件，包括：
碳化硅层，具有第一导电类型并且具有第一表面和与所述第一表面相对的第二表面；以及
在所述碳化硅层上的第一和第二碳化硅齐纳二极管，其中所述第一和第二碳化硅齐纳二极管中的每个包括：在所述碳化硅层上的第一重掺杂碳化硅区域，其具有与第一导电类型相反的第二导电类型；以及在所述第一重掺杂碳化硅区域上的欧姆接触。
2.根据权利要求1所述的电子器件，其中所述碳化硅层包括体碳化硅衬底。
3.根据权利要求1所述的电子器件，其中所述碳化硅层具有小于约200μm的厚度。
4.根据权利要求1所述的电子器件，其中所述碳化硅层具有约5×1018cm-3或更大的掺杂浓度。
5.根据权利要求1所述的电子器件，其中所述第一重掺杂碳化硅区域是p型的并且掺杂浓度约为5×1018cm-3或更大。
6.根据权利要求1所述的电子器件，其中所述第一重掺杂碳化硅区域包括第一重掺杂碳化硅外延层，并且其中每个所述碳化硅齐纳二极管进一步包括：
具有所述第一导电类型的第二重掺杂碳化硅外延层，其中所述第二重掺杂碳化硅外延层位于所述碳化硅层和所述第一重掺杂碳化硅外延层之间并且与所述第一重掺杂碳化硅外延层形成齐纳结。
7.根据权利要求6所述的电子器件，其中所述第二重掺杂碳化硅外延层是n型的并且掺杂浓度约为1×1019cm-3或更大。
8.根据权利要求1所述的电子器件，进一步包括与所述第一和第二碳化硅齐纳二极管相对的所述碳化硅层上的欧姆接触层。
9.根据权利要求1所述的电子器件，其中至少其中一个所述第一重掺杂碳化硅区域在其上的欧姆接触附近具有增加的掺杂浓度。
10.根据权利要求1所述的电子器件，其中所述第一和第二碳化硅齐纳二极管包括在所述碳化硅层上的台面，并且其中所述第一重掺杂碳化硅区域包括在所述碳化硅层上的第一重掺杂碳化硅外延层。
11.根据权利要求10所述的电子器件，其中所述台面均具有约0.25mm2或更大的截面积。
12.根据权利要求10所述的电子器件，其中所述碳化硅层包括体碳化硅衬底，并且其中所述台面完全贯穿所述第一重掺杂碳化硅外延层并延伸到所述碳化硅衬底中。
13.根据权利要求10所述的电子器件，其中所述碳化硅层包括外延碳化硅层。
14.根据权利要求13所述的电子器件，其中所述台面完全贯穿所述第一重掺杂碳化硅外延层并延伸到所述碳化硅层中但是未完全贯穿所述碳化硅层。
15.根据权利要求13所述的电子器件，其中所述台面完全贯穿所述第一重掺杂碳化硅外延层并且完全贯穿所述碳化硅层。
16.根据权利要求1所述的电子器件，其中所述第一和第二齐纳二极管中的每个具有小于20V的齐纳击穿电压。
17.根据权利要求1所述的电子器件，其中所述第一和第二齐纳二极管中的每个具有负的击穿电压温度系数。
18.根据权利要求1所述的电子器件，其中所述第一重掺杂碳化硅区域包括在所述碳化硅层中的注入区域。
19.一种形成电子器件的方法，包括：
提供第一导电类型碳化硅衬底；
在所述碳化硅衬底上形成两个碳化硅齐纳二极管，其中所述碳化硅衬底为碳化硅齐纳二极管提供公共阴极；
与所述衬底相对地在台面上形成第一和第二欧姆接触；以及
在所述碳化硅衬底上形成第三欧姆接触。
20.根据权利要求19所述的方法，其中形成两个碳化硅齐纳二极管包括：
在所述第一导电类型碳化硅衬底上提供第二导电类型碳化硅外延层；以及
刻蚀穿过所述第二导电类型碳化硅外延层以形成限定相应的齐纳结的台面对。
21.根据权利要求20所述的方法，进一步包括：
在所述碳化硅衬底上提供第一导电类型碳化硅外延层，其中所述第二导电类型碳化硅外延层在所述第一导电类型碳化硅外延层上形成；
其中刻蚀所述第二导电类型碳化硅外延层以形成所述台面对包括刻蚀到所述第一导电类型碳化硅外延层中。
21.根据权利要求21所述的方法，其中刻蚀所述第二导电类型碳化硅外延层以形成所述台面对包括刻蚀穿过所述第一导电类型碳化硅外延层到所述碳化硅衬底中。
22.根据权利要求19所述的方法，进一步包括：
使所述n型碳化硅衬底薄化到小于约200μm的厚度。
23.根据权利要求19所述的方法，其中形成所述碳化硅齐纳二极管包括：
在所述碳化硅衬底上形成注入掩模，所述注入掩模包括隔开的开口对；
通过所述注入掩模注入第二导电类型离子；以及
使所述衬底退火以激活注入的离子。
24.根据权利要求23所述的方法，其中形成所述注入掩模包括在所述衬底上形成所述注入掩模，并且其中注入所述第二导电类型离子包括：将所述第二导电类型离子注入到所述衬底中以在所述衬底中形成第二导电类型区域，所述第二导电类型区域具有大于约5×1018cm-3的净掺杂浓度；以及与所述衬底形成齐纳结。
25.根据权利要求23所述的方法，进一步包括在所述衬底上形成第一导电类型碳化硅外延层，其中形成所述注入掩模包括在所述第一导电类型碳化硅外延层上形成所述注入掩模，并且其中注入所述第二导电类型离子包括将所述第二导电类型离子注入到所述第一导电类型碳化硅外延层中以在所述第一导电类型碳化硅外延层中形成第二导电类型区域，所述第二导电类型区域具有大于约5×1018cm-3的净掺杂浓度并且与所述第一导电类型碳化硅外延层形成齐纳结。
26.一种电子器件，包括：
碳化硅层，具有第一导电类型并且具有第一表面和与所述第一表面相对的第二表面；
在所述碳化硅层上的第一和第二碳化硅齐纳二极管，其中所述第一和第二碳化硅齐纳二极管中的每个包括具有与第一导电类型相反的第二导电类型的重掺杂碳化硅外延层；以及
与所述碳化硅层相对地分别位于所述第一和第二碳化硅齐纳二极管的所述重掺杂碳化硅外延层上的第一和第二欧姆接触。
27.根据权利要求26所述的电子器件，其中所述第一和第二齐纳二极管中的每个具有小于20V的齐纳击穿电压。
28.一种电子电路，包括：
碳化硅金属氧化物半导体场效应晶体管(MOSFET)，其包括栅极接触、漏极接触和源极接触；以及
基于碳化硅的双向瞬变电压抑制器(TVS)，其耦合在所述碳化硅MOSFET的所述栅极和源极接触之间，所述基于碳化硅的TVS包括：碳化硅层，具有第一导电类型并且具有第一表面和与所述第一表面相对的第二表面；以及在所述碳化硅层上的第一和第二碳化硅齐纳二极管，其中所述第一和第二碳化硅齐纳二极管中的每个包括在所述碳化硅层上的具有与第一导电类型相反的第二导电类型的第一重掺杂碳化硅区域；以及在所述第一重掺杂碳化硅区域上的欧姆接触。
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