CN110444555B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供具有导电类型为N型或P型的掺杂区的衬底；形成至少一个浅沟槽隔离结构，以在所述掺杂区中定义出相互隔离的感光区和读取区；以及，对所述读取区进行反型离子掺杂，所述反型离子掺杂的深度大于或等于所述浅沟槽隔离结构的深度，以使得所述读取区的导电类型与所述掺杂区的读取区之外的区域的导电类型相反，当所述掺杂区的读取区之外的区域的导电类型为N型时，所述读取区的导电类型为P型；当所述掺杂区的读取区之外的区域的导电类型为P型时，所述读取区的导电类型为N型。本发明的技术方案使得相邻感光区之间以及感光区和读取区之间的相互串扰问题得到改善。
Description
技术领域
本发明涉及集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
垂直电荷传输像素传感器(VPS，Vertically charge transferring PixelSensors)是一种利用感光区的光生载流子产生的电压耦合到浮栅上，以改变读取区的晶体管阈值电压，进而实现对图像识别的器件。在垂直电荷传输像素传感器中，衬底中包含感光区和读取区，当光线照射到感光区的上方时，感光区中会产生光生载流子，而光生载流子产生的电压耦合到读取区后，会改变读取区的读取电流大小，从而影响读取区对光强的识别，进而影响垂直电荷传输像素传感器的图像识别对比度。
为了提升量子效率，一般需要把感光区的耗尽层的厚度增大，但是，在垂直电荷传输像素传感器中，浅沟槽隔离结构(STI)的深度较浅(例如为0.15um)，而当耗尽层的厚度大于浅沟槽隔离结构的深度时，会导致不同的感光区之间以及感光区和读取区之间的电流和电压的相互串扰。为了改善串扰的问题，一般会在感光区四周的浅沟槽隔离结构的底部以及读取区的有源区和浅沟槽隔离结构的底部增加一道硼(B)离子的注入，以隔绝相互之间的串扰。但是，将硼离子注入到感光区四周的浅沟槽隔离结构的底部以及读取区的有源区和浅沟槽隔离结构的底部需要较高的离子注入的能量(例如硼离子注入的能量需要达到110KeV)，同时，也需要光刻胶的厚度很大(例如大于
)，否则光刻胶会被高能量的离子击穿。而当光刻胶的厚度很大时，由于读取区的关键尺寸(CD，critical dimension)很小(例如只有0.2um)，就会导致曝光的解析度大大降低。因此，虽然串扰问题得到了改善，但是，同时也导致了光刻工艺的困难度提高，甚至使得光刻工艺出现异常。
因此，如何对现有的垂直电荷传输像素传感器的生产工艺进行改进，以改善串扰问题的同时也不会增加其他工艺的困难度是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得相邻感光区之间以及感光区和读取区之间的相互串扰问题得到改善。
为实现上述目的，本发明提供了一种半导体器件，包括：
衬底，具有一掺杂区，所述掺杂区包含至少一个感光区和至少一个与所述感光区相邻的读取区，且当所述掺杂区的读取区之外的区域的导电类型为N型时，所述读取区的导电类型为P型；当所述掺杂区的读取区之外的区域的导电类型为P型时，所述读取区的导电类型为N型；以及，
浅沟槽隔离结构，至少形成于所述掺杂区中且设置在相邻的所述读取区和感光区之间，且所述读取区的深度大于或等于所述浅沟槽隔离结构的深度。
可选的，所述衬底的导电类型为P型或N型；所述衬底中形成有位于所述掺杂区底部的深阱以及位于所述掺杂区侧壁的高压阱，且所述深阱和所述高压阱将所述掺杂区包围在内，以使得所述掺杂区与包含逻辑区在内的其他区域隔离。
可选的，所述深阱、所述高压阱的导电类型均与所述感光区的导电类型相同。
可选的，所述半导体器件还包括与所述高压阱的导电类型相同的重掺杂区，所述重掺杂区形成于所述高压阱中，且所述重掺杂区离子掺杂浓度大于所述高压阱。
可选的，当所述掺杂区包含两个及两个以上的感光区时，两个相邻的所述感光区之间形成有所述浅沟槽隔离结构，所述衬底还包括导电类型与所述掺杂区相同的隔离区，所述隔离区形成于所述掺杂区中且位于两个相邻的所述感光区之间的浅沟槽隔离结构的底部。
可选的，所述半导体器件还包括形成于相邻的所述感光区和所述读取区上的栅极结构，所述栅极结构从下至上依次包括浮栅层、栅间介质层和控制栅层；所述感光区和所述读取区分别与所述浮栅层之间还形成有隧穿氧化层。
本发明还提供一种半导体器件的制造方法，包括：
提供具有导电类型为N型或P型的掺杂区的衬底；
形成至少一个浅沟槽隔离结构，以在所述掺杂区中定义出相互隔离的感光区和读取区；以及，
对所述读取区进行反型离子掺杂，所述反型离子掺杂的深度大于或等于所述浅沟槽隔离结构的深度，以使得所述读取区的导电类型与所述掺杂区的读取区之外的区域的导电类型相反，当所述掺杂区的读取区之外的区域的导电类型为N型时，所述读取区的导电类型为P型；当所述掺杂区的读取区之外的区域的导电类型为P型时，所述读取区的导电类型为N型。
可选的，所述衬底的导电类型为P型或N型；形成所述浅沟槽隔离结构之前，先形成深阱和高压阱于所述衬底中，且所述深阱位于所述掺杂区底部，所述高压阱位于所述掺杂区侧壁，所述深阱和所述高压阱将所述掺杂区包围在内，以使得所述掺杂区与包含逻辑区在内的其他区域隔离。
可选的，当所述感光区具有两个或两个以上时，所述半导体器件的制造方法还包括：在形成所述浅沟槽隔离结构的过程中，或者，在形成所述浅沟槽隔离结构之后且在对所述读取区进行反型离子掺杂之前，或者，在对所述读取区进行反型离子掺杂之后，形成导电类型与所述掺杂区的读取区之外的区域相同的隔离区，所述隔离区形成于所述掺杂区中且位于两个相邻的所述感光区之间的浅沟槽隔离结构的底部。
可选的，在形成所述浅沟槽隔离结构的过程中形成所述隔离区的步骤包括：
在所述掺杂区中分别形成定义出两个相邻的感光区以及与所述感光区相邻的读取区的沟槽；
采用导电类型与所述掺杂区的读取区之外的区域相同的离子，至少对两个相邻的所述感光区之间的所述沟槽的底部的掺杂区进行离子注入，以形成所述隔离区；以及，
填充隔离介质层于所述沟槽中，以形成所述浅沟槽隔离结构。
可选的，所述半导体器件的制造方法还包括形成导电类型与所述高压阱相同的重掺杂区于所述高压阱中，其步骤包括：采用外部光源照射，并使得所述感光区中的电子或空穴进入所述高压阱中，以形成所述重掺杂区，且所述重掺杂区的离子掺杂浓度大于所述高压阱。
可选的，所述半导体器件的制造方法还包括形成栅极结构于相邻的所述感光区和所述读取区上，所述栅极结构从下至上依次包括浮栅层、栅间介质层和控制栅层；所述感光区和所述读取区分别与所述浮栅层之间还形成有隧穿氧化层。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于衬底中的掺杂区包含至少一个感光区和至少一个与所述感光区相邻的读取区，所述读取区的导电类型与所述掺杂区的读取区之外的区域的导电类型相反，由此能够在所述读取区的底部形成反向PN结，进而使得感光区和读取区之间的相互串扰问题得到改善。
2、本发明的半导体器件的制造方法，通过在掺杂区中形成浅沟槽隔离结构以定义出感光区和读取区，并进一步通过反型离子掺杂将读取区反型，以在所述读取区的底部形成反向PN结，进而使得相邻的所述感光区和所述读取区之间的相互串扰问题得到改善。
附图说明
图1是本发明一实施例的半导体器件的制造方法的流程图；
图2a～2j是图1所示的半导体器件的制造方法中的器件示意图。
其中，附图1～2j的附图标记说明如下：
10-衬底；11-感光区；111-耗尽层；12-读取区；121-反向PN结；13-深阱；14-高压阱；15-掺杂区；16-沟槽；17-隔离区；18-浅沟槽隔离结构；19-隧穿氧化层；20-栅极结构；21-浮栅层；22-栅间介质层；23-控制栅层；24-重掺杂区；L-光源。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图1～2j对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种半导体器件，参阅图2j，从图2j中可看出，所述半导体器件包括：衬底10和浅沟槽隔离结构18，所述衬底10具有一掺杂区15，所述掺杂区15包含至少一个感光区11和至少一个与所述感光区11相邻的读取区12，且当所述掺杂区15的读取区12之外的区域的导电类型为N型时，所述读取区12的导电类型为P型；当所述掺杂区15的读取区12之外的区域的导电类型为P型时，所述读取区12的导电类型为N型；所述浅沟槽隔离结构18至少形成于所述掺杂区15中且设置在相邻的所述读取区12和感光区11之间，且所述读取区12的深度大于或等于所述浅沟槽隔离结构18的深度。
下面详细描述本实施例提供的半导体器件：
所述衬底10具有一掺杂区15，所述掺杂区15包含至少一个感光区11和至少一个与所述感光区11相邻的读取区12。所述衬底10的导电类型可以为P型或N型，所述感光区11和所述读取区12的深度小于所述掺杂区15的深度，所述感光区11的横向截面积可以大于所述读取区12的横向截面积。N型的离子种类可以包括硼、铟或镓等，P型的离子种类可以包括磷、砷或锑等。
所述衬底10中可以形成有位于所述掺杂区15底部的深阱13以及位于所述掺杂区15侧壁的高压阱14，且所述深阱13和所述高压阱14将所述掺杂区15包围在内，以使得所述掺杂区15与包含逻辑区在内的其他区域(未图示)隔离。即所述深阱13和所述高压阱14也将所述感光区11和所述读取区12包围在内，进而使得所述感光区11和所述读取区12与包含逻辑区在内的其他区域隔离。并且，所述深阱13、所述高压阱14的导电类型均与所述感光区11的导电类型相同，或者说与所述掺杂区15的读取区12之外的区域的导电类型相同，即当所述掺杂区15的读取区12之外的区域的导电类型为N型时，所述深阱13、所述高压阱14以及所述感光区11的导电类型为N型，当所述掺杂区15的读取区12之外的区域的导电类型为P型时，所述深阱13、所述高压阱14以及所述感光区11的导电类型为P型。
当所述掺杂区15的读取区12之外的区域的导电类型为N型时，所述读取区12的导电类型为P型；当所述掺杂区15的读取区12之外的区域的导电类型为P型时，所述读取区12的导电类型为N型，即所述掺杂区15的读取区12之外的区域的导电类型与所述读取区12的导电类型相反。由于所述读取区12与所述掺杂区15的读取区12之外的区域的导电类型相反，当P型区域连接电源负极以及N型区域连接电源正极时，在所述读取区12的底部形成有反向PN结121，由于通过反向PN结121的电流很小，使得所述读取区12与所述感光区11之间的相互串扰问题得到改善。
所述浅沟槽隔离结构18至少形成于所述掺杂区15中且设置在相邻的所述读取区12和感光区11之间，且当所述掺杂区15包含两个及两个以上的感光区11时，相邻的两个所述感光区11之间也形成有所述浅沟槽隔离结构18；当所述掺杂区15包含两个及两个以上的读取区12时，相邻的两个所述读取区12之间也形成有所述浅沟槽隔离结构18。且所述高压阱14与所述感光区11或所述读取区12之间还可形成有多个所述浅沟槽隔离结构18，以进一步将所述感光区11和所述读取区12与包含逻辑区在内的其他区域隔离。所述浅沟槽隔离结构18的顶表面可以高于所述衬底10的顶表面，也可以与所述衬底10的顶表面齐平。所述读取区12的深度大于或等于所述浅沟槽隔离结构18的深度，并且，由于是通过在所述读取区12的底部形成反向PN结121而使得所述读取区12与所述感光区11之间的相互串扰问题得到改善，因此，所述读取区12底部形成的反向PN结121的深度也大于或等于所述浅沟槽隔离结构18的深度。
当所述掺杂区15包含两个及两个以上的感光区11时，所述衬底10还包括导电类型与所述掺杂区15相同的隔离区17，所述隔离区17形成于所述掺杂区15中且位于两个相邻的所述感光区11之间的浅沟槽隔离结构18的底部。其中，所述隔离区17可以仅位于两个相邻的所述感光区11之间的浅沟槽隔离结构18的底部，也可以同时位于所有的所述浅沟槽隔离结构18的底部，即两个相邻的所述读取区12之间的浅沟槽隔离结构18的底部以及相邻的所述感光区11和所述读取区12之间的浅沟槽隔离结构18的底部也可形成有所述隔离区17。可以通过控制离子注入的能量来控制所述隔离区17的深度，以及通过控制离子注入的剂量来控制所述隔离区17的厚度。另外，所述隔离区17与所述感光区11的导电类型相同，即当所述感光区11的导电类型为N型时，所述隔离区17的导电类型为N型；当所述感光区11的导电类型为P型时，所述隔离区17的导电类型为P型。
另外，所述半导体器件还包括与所述高压阱14的导电类型相同的重掺杂区24，所述重掺杂区24形成于所述高压阱14中，且所述重掺杂区24的离子掺杂浓度大于所述高压阱14。所述感光区11在外部光源L的照射下形成电子-空穴对(未图示)后，当所述感光区11和所述隔离区17的导电类型为N型时，所述电子在外部电压的作用下进入所述高压阱14中形成N型的所述重掺杂区24，所述空穴被所述浅沟槽隔离结构18和所述隔离区17阻挡在所述感光区11；当所述感光区11和所述隔离区17的导电类型为P型时，所述空穴在外部电压的作用下进入所述高压阱14中形成P型的所述重掺杂区24，所述电子被所述浅沟槽隔离结构18和所述隔离区17阻挡在所述感光区11。也就是说，所述浅沟槽隔离结构18和所述隔离区17通过将所述空穴或所述电子阻挡在所述感光区11中，改善了在外部电压作用下所述感光区11中形成的耗尽层111对相邻的所述感光区11产生的串扰影响。当所述感光区11中形成的耗尽层111的深度小于所述浅沟槽隔离结构18的深度时，所述浅沟槽隔离结构18即可起到隔离阻挡的作用；但是，当为了提升量子效率而将所述耗尽层111的深度增大时，即所述耗尽层111的深度增大到大于所述浅沟槽隔离结构18的深度时，就需要所述浅沟槽隔离结构18及其底部的所述隔离区17同时起隔离阻挡作用，所述隔离区17的深度保持大于所述耗尽层111的深度，以阻挡相邻的所述感光区11之间的相互串扰。同时，由于在所述读取区12的底部已经形成有反向PN结121，且由于读取区12底部的反向PN结121的深度大于或等于所述浅沟槽隔离结构18的深度，使得所述感光区11中形成的所述耗尽层111对所述读取区12的串扰影响也得到很大的改善，因此，所述感光区11与所述读取区12之间的所述浅沟槽隔离结构18的底部可以形成有所述隔离区17或者也可以不用形成有所述隔离区17，即至少相邻的所述感光区11之间的所述浅沟槽隔离结构18的底部形成有所述隔离区17即可，进而实现对所述感光区11之间的相互串扰影响的改善即可。
另外，所述半导体器件还包括形成于相邻的所述感光区11和所述读取区12上的栅极结构20，所述栅极结构20从下至上依次包括浮栅层21、栅间介质层22和控制栅层23；所述感光区11和所述读取区12分别与所述浮栅层21之间还形成有隧穿氧化层19。
综上所述，本发明提供的半导体器件，包括：衬底，具有一掺杂区，所述掺杂区包含至少一个感光区和至少一个与所述感光区相邻的读取区，且当所述掺杂区的读取区之外的区域的导电类型为N型时，所述读取区的导电类型为P型；当所述掺杂区的读取区之外的区域的导电类型为P型时，所述读取区的导电类型为N型；以及，浅沟槽隔离结构，至少形成于所述掺杂区中且设置在相邻的所述读取区和感光区之间，且所述读取区的深度大于或等于所述浅沟槽隔离结构的深度。本发明的半导体器件使得相邻感光区之间以及感光区和读取区之间的相互串扰问题得到改善。
本发明一实施例提供一种半导体器件的制造方法，参阅图1，图1是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供具有导电类型为N型或P型的掺杂区的衬底；
步骤S2、形成至少一个浅沟槽隔离结构，以在所述掺杂区中定义出相互隔离的感光区和读取区；
步骤S3、对所述读取区进行反型离子掺杂，所述反型离子掺杂的深度大于或等于所述浅沟槽隔离结构的深度，以使得所述读取区的导电类型与所述掺杂区的读取区之外的区域的导电类型相反，当所述掺杂区的读取区之外的区域的导电类型为N型时，所述读取区的导电类型为P型；当所述掺杂区的读取区之外的区域的导电类型为P型时，所述读取区的导电类型为N型。
下面参阅图2a～2j更为详细的介绍本实施例提供的半导体器件的制造方法，图2a～2j是图1所示的半导体器件的制造方法中的器件示意图，其中，图2d是器件的俯视示意图，图2a～2c以及图2e～2j是器件的纵向截面示意图。
参阅图2a，按照步骤S1，提供具有导电类型为N型或P型的掺杂区15的衬底10。所述衬底10的导电类型可以为P型或N型，可以通过对所述衬底10进行离子注入，以在所述衬底10中形成N型或P型的导电类型的掺杂区15。N型的离子种类可以包括硼、铟或镓等，P型的离子种类可以包括磷、砷或锑等。
参阅图2b～2g，按照步骤S2，形成至少一个浅沟槽隔离结构18，以在所述掺杂区15中定义出相互隔离的感光区11和读取区12，即所述掺杂区15包含至少一个感光区11和至少一个与所述感光区11相邻的读取区12。所述感光区11和所述读取区12的深度小于所述掺杂区15的深度，所述感光区11的横向截面积可以大于所述读取区12的横向截面积。所述浅沟槽隔离结构18的顶表面可以高于所述衬底10的顶表面，也可以与所述衬底10的顶表面齐平。
形成所述浅沟槽隔离结构18之前，可以先形成深阱13和高压阱14于所述衬底10中，且所述深阱13位于所述掺杂区15底部，所述高压阱14位于所述掺杂区15侧壁，如图2b所示，所述深阱13和所述高压阱14将所述掺杂区15包围在内，以使得所述掺杂区15与包含逻辑区在内的其他区域隔离。即所述深阱13和所述高压阱14也将所述感光区11和所述读取区12包围在内，进而使得所述感光区11和所述读取区12与包含逻辑区在内的其他区域隔离。并且，所述深阱13、所述高压阱14的导电类型均与所述感光区11的导电类型相同，或者说与所述掺杂区15的读取区12之外的区域的导电类型相同，即当所述掺杂区15的读取区12之外的区域的导电类型为N型时，所述深阱13、所述高压阱14以及所述感光区11的导电类型为N型，当所述掺杂区15的读取区12之外的区域的导电类型为P型时，所述深阱13、所述高压阱14以及所述感光区11的导电类型为P型。其中，所述深阱13和所述高压阱14也可通过离子注入形成，所述掺杂区15、所述深阱13和所述高压阱14这三个区域之间形成的先后顺序不做限定，可以根据半导体器件的制作工艺需求进行顺序调整。且所述高压阱14与所述感光区11或所述读取区12之间还可形成有多个所述浅沟槽隔离结构18，以进一步将所述感光区11和所述读取区12与包含逻辑区在内的其他区域隔离。
当所述感光区11具有两个或两个以上时，所述半导体器件的制造方法还可包括：在形成所述浅沟槽隔离结构18的过程中，形成导电类型与所述掺杂区15的读取区12之外的区域相同的隔离区17，所述隔离区17形成于所述掺杂区15中且位于两个相邻的所述感光区11之间的浅沟槽隔离结构18的底部。另外，所述隔离区17也可形成于所有的所述浅沟槽隔离结构18的底部，即两个相邻的所述读取区12之间的浅沟槽隔离结构18的底部以及相邻的所述感光区11和所述读取区12之间的浅沟槽隔离结构18的底部也可形成所述隔离区17。可以通过控制离子注入的能量来控制所述隔离区17的深度，以及通过控制离子注入的剂量来控制所述隔离区17的厚度。另外，所述隔离区17与所述感光区11的导电类型相同，即当所述感光区11的导电类型为N型时，所述隔离区17的导电类型为N型；当所述感光区11的导电类型为P型时，所述隔离区17的导电类型为P型。
在形成所述浅沟槽隔离结构18的过程中形成所述隔离区17的步骤包括：首先，在所述掺杂区15中分别形成定义出两个相邻的感光区11以及与所述感光区11相邻的读取区12的沟槽16，如图2c和图2d所示，图2d所示的为图2c中的相邻的所述感光区11之间以及所述感光区11和所述读取区12之间形成有所述沟槽16的俯视示意图；接着，采用导电类型与所述掺杂区15的读取区12之外的区域相同的离子，至少对两个相邻的所述感光区11之间的所述沟槽16的底部的掺杂区15进行离子注入，以形成所述隔离区17，如图2e所示；接着，填充隔离介质层(未图示)于所述沟槽16中，以形成所述浅沟槽隔离结构18，如图2f所示。在上述形成所述隔离区17的步骤中，离子注入时没有所述隔离介质层阻挡，使得采用较低的离子注入的能量即可在所述沟槽16的底部形成所述隔离区17，且采用工艺自对准技术即可实现，可以不采用形成图案化的光刻胶层的工艺，不用考虑所述读取区12等区域的关键尺寸(CD)较小而增大工艺难度的问题，在工艺上更加容易实现，甚至可以缩小某些区域的关键尺寸，以使得半导体器件的尺寸可以进一步缩小。另外，填充所述隔离介质层的方法可以包括：高深宽比工艺(HARP)或高密度等离子体化学气相沉积(HDP CVD)工艺。若采用高深宽比工艺(HARP)形成所述隔离介质层，可以利用正硅酸乙酯和臭氧作为前驱物进行反应，通过调节正硅酸乙酯与臭氧的比率和正硅酸乙酯的缓慢增加率，以得到很好的填充能力；而且由于高深宽比工艺是通过热过程进行化学气相沉积，所以不会因等离子体轰击产生的对所述衬底10上的各层结构的损坏。若采用高密度等离子体化学气相沉积(HDP)形成所述隔离介质层，可以在同一个反应腔中同步进行沉淀(硅烷和氧气反应)和刻蚀工艺(氩气和氧气的溅射)，以实现在较低的温度下对所述沟槽16的有效填充。
或者，所述隔离区17也可以在形成所述浅沟槽隔离结构18之后且在下一步骤的对所述读取区12进行反型离子掺杂之前形成，具体地步骤包括：首先，在所述掺杂区15中分别形成定义出两个相邻的感光区11以及与所述感光区11相邻的读取区12的沟槽16，如图2c和图2d所示；接着，填充隔离介质层于所述沟槽16中，以形成所述浅沟槽隔离结构18，如图2g所示；接着，以一定的倾斜角度对至少两个相邻的所述感光区11之间的所述浅沟槽隔离结构18的底部进行离子注入，以形成所述隔离区17，如图2f所示。可以以30°～80°(例如为40°、50°、70°等)的倾斜角度对所述浅沟槽隔离结构18的底部进行离子注入，以尽可能地减小离子注入所需的能量。
参阅图2h～2j，按照步骤S3，对所述读取区12进行反型离子掺杂，所述反型离子掺杂的深度大于或等于所述浅沟槽隔离结构18的深度，以使得所述读取区12的导电类型与所述掺杂区15的读取区12之外的区域的导电类型相反，当所述掺杂区15的读取区12之外的区域的导电类型为N型时，所述读取区12的导电类型为P型；当所述掺杂区15的读取区12之外的区域的导电类型为P型时，所述读取区12的导电类型为N型。由于所述读取区12与所述掺杂区15的读取区12之外的区域的导电类型相反，当P型区域连接电源负极以及N型区域连接电源正极时，在所述读取区12的底部形成有反向PN结121，如图2h所示，由于通过反向PN结121的电流很小，使得所述读取区12与所述感光区11之间的相互串扰问题得到改善。由于所述反型离子掺杂的深度大于或等于所述浅沟槽隔离结构18的深度，因此，所述读取区12底部形成的反向PN结121的深度也大于或等于所述浅沟槽隔离结构18的深度。
另外，当所述感光区11具有两个或两个以上时，所述隔离区17也可以在对所述读取区12进行反型离子掺杂之后形成，也可以以一定的倾斜角度对至少两个相邻的所述感光区11之间的所述浅沟槽隔离结构18的底部进行离子注入，以形成所述隔离区17。
另外，所述半导体器件的制造方法还包括形成栅极结构20于相邻的所述感光区11和所述读取区12上，如图2i所示，所述栅极结构20从下至上依次包括浮栅层21、栅间介质层22和控制栅层23，且所述感光区11和所述读取区12分别与所述浮栅层21之间还形成有隧穿氧化层19。
另外，所述半导体器件的制造方法还包括形成导电类型与所述高压阱14相同的重掺杂区24于所述高压阱14中，如图2j所示。其步骤包括：采用外部光源照射，并使得所述感光区11中的电子或空穴进入所述高压阱14中，以形成所述重掺杂区24，且所述重掺杂区24的离子掺杂浓度大于所述高压阱14。所述感光区11在外部光源L的照射下形成电子-空穴对(未图示)后，当所述感光区11和所述隔离区17的导电类型为N型时，所述电子在外部电压的作用下进入所述高压阱14中形成N型的所述重掺杂区24，所述空穴被所述浅沟槽隔离结构18和所述隔离区17阻挡在所述感光区11；当所述感光区11和所述隔离区17的导电类型为P型时，所述空穴在外部电压的作用下进入所述高压阱14中形成P型的所述重掺杂区24，所述电子被所述浅沟槽隔离结构18和所述隔离区17阻挡在所述感光区11。也就是说，所述浅沟槽隔离结构18和所述隔离区17通过将所述空穴或所述电子阻挡在所述感光区11中，改善了在外部电压作用下所述感光区11中形成的耗尽层111对相邻的所述感光区11产生的串扰影响。当所述感光区11中形成的耗尽层111的深度小于所述浅沟槽隔离结构18的深度时，所述浅沟槽隔离结构18即可起到隔离阻挡的作用；但是，当为了提升量子效率而将所述耗尽层111的深度增大时，即所述耗尽层111的深度增大到大于所述浅沟槽隔离结构18的深度时，就需要所述浅沟槽隔离结构18及其底部的所述隔离区17同时起隔离阻挡作用，所述隔离区17的深度保持大于所述耗尽层111的深度，以阻挡相邻的所述感光区11之间的相互串扰。同时，由于在所述读取区12的底部已经形成有反向PN结121，且由于读取区12底部的反向PN结121的深度大于或等于所述浅沟槽隔离结构18的深度，使得所述感光区11中形成的所述耗尽层111对所述读取区12的串扰影响也得到很大的改善，因此，所述感光区11与所述读取区12之间的所述浅沟槽隔离结构18的底部可以形成有所述隔离区17或者也可以不用形成有所述隔离区17，即至少相邻的所述感光区11之间的所述浅沟槽隔离结构18的底部形成有所述隔离区17即可，进而实现对所述感光区11之间的相互串扰影响的改善即可。
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各个步骤的先后顺序可适应性的进行调整。
综上所述，本发明提供的半导体器件的制造方法，包括：提供具有导电类型为N型或P型的掺杂区的衬底；形成至少一个浅沟槽隔离结构，以在所述掺杂区中定义出相互隔离的感光区和读取区；以及，对所述读取区进行反型离子掺杂，所述反型离子掺杂的深度大于或等于所述浅沟槽隔离结构的深度，以使得所述读取区的导电类型与所述掺杂区的读取区之外的区域的导电类型相反，当所述掺杂区的读取区之外的区域的导电类型为N型时，所述读取区的导电类型为P型；当所述掺杂区的读取区之外的区域的导电类型为P型时，所述读取区的导电类型为N型。本发明的半导体器件的制造方法使得相邻感光区之间以及感光区和读取区之间的相互串扰问题得到改善。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (12)
1.一种半导体器件，其特征在于，包括：
衬底，具有一掺杂区，所述掺杂区包含至少一个感光区和至少一个与所述感光区相邻的读取区，且当所述掺杂区的读取区之外的区域的导电类型为N型时，所述读取区的导电类型为P型；当所述掺杂区的读取区之外的区域的导电类型为P型时，所述读取区的导电类型为N型，以在所述读取区的底部形成反向PN结；以及，
浅沟槽隔离结构，至少形成于所述掺杂区中且设置在相邻的所述读取区和感光区之间，且所述读取区的深度大于或等于所述浅沟槽隔离结构的深度，所述反向PN结的深度大于或等于所述浅沟槽隔离结构的深度。
2.如权利要求1所述的半导体器件，其特征在于，所述衬底的导电类型为P型或N型；所述衬底中形成有位于所述掺杂区底部的深阱以及位于所述掺杂区侧壁的高压阱，且所述深阱和所述高压阱将所述掺杂区包围在内，以使得所述掺杂区与包含逻辑区在内的其他区域隔离。
3.如权利要求2所述的半导体器件，其特征在于，所述深阱、所述高压阱的导电类型均与所述感光区的导电类型相同。
4.如权利要求2所述的半导体器件，其特征在于，还包括与所述高压阱的导电类型相同的重掺杂区，所述重掺杂区形成于所述高压阱中，且所述重掺杂区离子掺杂浓度大于所述高压阱。
5.如权利要求1所述的半导体器件，其特征在于，当所述掺杂区包含两个及两个以上的感光区时，两个相邻的所述感光区之间形成有所述浅沟槽隔离结构，所述衬底还包括导电类型与所述掺杂区相同的隔离区，所述隔离区形成于所述掺杂区中且位于两个相邻的所述感光区之间的浅沟槽隔离结构的底部。
6.如权利要求1至5中任一项所述的半导体器件，其特征在于，还包括形成于相邻的所述感光区和所述读取区上的栅极结构，所述栅极结构从下至上依次包括浮栅层、栅间介质层和控制栅层；所述感光区和所述读取区分别与所述浮栅层之间还形成有隧穿氧化层。
7.一种半导体器件的制造方法，其特征在于，包括：
提供具有导电类型为N型或P型的掺杂区的衬底；
形成至少一个浅沟槽隔离结构，以在所述掺杂区中定义出相互隔离的感光区和读取区；以及，
对所述读取区进行反型离子掺杂，所述反型离子掺杂的深度大于或等于所述浅沟槽隔离结构的深度，以使得所述读取区的导电类型与所述掺杂区的读取区之外的区域的导电类型相反，当所述掺杂区的读取区之外的区域的导电类型为N型时，所述读取区的导电类型为P型；当所述掺杂区的读取区之外的区域的导电类型为P型时，所述读取区的导电类型为N型，以在所述读取区的底部形成反向PN结，所述反向PN结的深度大于或等于所述浅沟槽隔离结构的深度。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述衬底的导电类型为P型或N型；形成所述浅沟槽隔离结构之前，先形成深阱和高压阱于所述衬底中，且所述深阱位于所述掺杂区底部，所述高压阱位于所述掺杂区侧壁，所述深阱和所述高压阱将所述掺杂区包围在内，以使得所述掺杂区与包含逻辑区在内的其他区域隔离。
9.如权利要求7所述的半导体器件的制造方法，其特征在于，当所述感光区具有两个或两个以上时，所述半导体器件的制造方法还包括：在形成所述浅沟槽隔离结构的过程中，或者，在形成所述浅沟槽隔离结构之后且在对所述读取区进行反型离子掺杂之前，或者，在对所述读取区进行反型离子掺杂之后，形成导电类型与所述掺杂区的读取区之外的区域相同的隔离区，所述隔离区形成于所述掺杂区中且位于两个相邻的所述感光区之间的浅沟槽隔离结构的底部。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，在形成所述浅沟槽隔离结构的过程中形成所述隔离区的步骤包括：
在所述掺杂区中分别形成定义出两个相邻的感光区以及与所述感光区相邻的读取区的沟槽；
采用导电类型与所述掺杂区的读取区之外的区域相同的离子，至少对两个相邻的所述感光区之间的所述沟槽的底部的掺杂区进行离子注入，以形成所述隔离区；以及，
填充隔离介质层于所述沟槽中，以形成所述浅沟槽隔离结构。
11.如权利要求8所述的半导体器件的制造方法，其特征在于，还包括形成导电类型与所述高压阱相同的重掺杂区于所述高压阱中，其步骤包括：采用外部光源照射，并使得所述感光区中的电子或空穴进入所述高压阱中，以形成所述重掺杂区，且所述重掺杂区的离子掺杂浓度大于所述高压阱。
12.如权利要求7至11中任一项所述的半导体器件的制造方法，其特征在于，还包括形成栅极结构于相邻的所述感光区和所述读取区上，所述栅极结构从下至上依次包括浮栅层、栅间介质层和控制栅层；所述感光区和所述读取区分别与所述浮栅层之间还形成有隧穿氧化层。
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| CN110444555A (zh) | 2019-11-12 |
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Legal Events
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Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |