CN111029357B - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明提供了一种半导体结构，包括第一衬底、第二衬底及若干栅极结构，所述第二衬底中包括若干像素单元，所述像素单元与所述栅极结构的位置对应；所述第二衬底中具有若干用于隔离相邻的所述像素单元的第一沟槽隔离结构，所述像素单元中具有若干定义出感光区和读取区的第二沟槽隔离结构。本发明中的半导体结构的第二衬底的表面为感光面，采用了背照式采光，栅极结构和金属线都不在感光面，可以避免对光线的遮挡，提升成像效果；并且定义出感光区和读取区的第二沟槽隔离结构可以贯穿整个第二衬底，从而提高对感光区和读取区的隔离效果，防止感光区和读取区相互干扰；进一步，本发明还提供了所述半导体结构的制备方法。

Description

半导体结构及其制备方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
垂直电荷传输像素传感器(VPS，Vertically charge transferring PixelSensors)是一种利用感光区的光生载流子产生的电压耦合到浮栅上，以改变读取区的晶体管阈值电压，进而实现对图像识别的器件。在垂直电荷传输像素传感器中，衬底中包含感光区和读取区，当光线照射到感光区的上方时，感光区中会产生光生载流子，而光生载流子产生的电压耦合到读取区后，会改变读取区的读取电流大小，从而影响读取区对光强的识别，进而影响垂直电荷传输像素传感器的图像识别对比度。
通常，为了提高提升量子效率，一般需要增加感光面积。现有技术中，在器件面积不变的情况下，一般是通过调整感光区和读取区的面积比从而增加感光面积的，也即，通过压缩读取区的面积从而使得感光区的面积能够增大。但是，这种方法提高感光面积的效果非常有限，也会影响垂直电荷传输像素传感器的图像识别对比度。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法，能够大幅度提高垂直电荷传输像素传感器的感光面积。
为了达到上述目的，本发明提供了一种半导体结构，包括：
第一衬底；
第二衬底，包括若干像素单元，所述第一衬底和所述第二衬底的第一面相对；
若干栅极结构，形成于所述第二衬底且位于所述第一衬底和所述第二衬底之间，且一个所述栅极结构与一个所述像素单元的位置对应；
若干第一沟槽隔离结构，位于所述第二衬底中，用于隔离相邻的所述像素单元；
若干第二沟槽隔离结构，位于每个所述像素单元中，用于在所述像素单元中定义出感光区和读取区。
可选的，所述第一沟槽隔离结构从所述第二衬底的第一面延伸至第一设定深度，和/或所述第二沟槽隔离结构贯穿所述第二衬底。
可选的，所述第二衬底中还设置有若干绝缘垫块，一个所述绝缘垫块与一个所述第二沟槽隔离结构的位置对应，所述绝缘垫块从所述第二衬底的第一面延伸至第二设定深度，所述第二沟槽隔离结构从所述第二衬底的第二面延伸至所述第二设定深度，所述第二沟槽隔离结构与所述绝缘垫块共同贯穿所述第二衬底。
可选的，所述栅极结构包括依次堆叠于所述第二衬底的浮栅层、栅介质层及控制栅层，其中，相邻的所述栅极结构的浮栅层通过间隙或通过所述第一沟槽隔离结构彼此绝缘，相邻的所述栅极结构的栅介质层和/或相邻的所述栅极结构的控制栅层彼此连接成一个膜层。
可选的，相邻的所述栅极结构的浮栅层之间通过间隙实现绝缘，所述栅介质层覆盖所述间隙的侧壁并延伸覆盖所述浮栅层，所述控制栅层填充所述间隙并延伸覆盖所述栅介质层。
可选的，所述栅极结构两侧的所述第二衬底中还形成有源极和漏极，所述源极和所述漏极均位于所述读取区中；
以及，所述栅极结构与所述第一衬底之间还包括第二介质层，所述第二介质层中形成有若干第一电连接端，所述源极、所述漏极及所述控制栅层与所述第一电连接端对应电连接。
可选的，所述半导体结构包括器件部分和外围电路部分，所述外围电路部分中具有若干第二电连接端，所述第二电连接端位于所述第二介质层中且经由所述第二衬底的第二面被引出。
可选的，所述第二沟槽隔离结构的填充材料包括绝缘材料；或者，所述第二沟槽隔离结构的填充材料包括导电材料，所述第二沟槽隔离结构至少位于所述第二衬底中的部分包覆有一绝缘阻挡层，所述第二衬底的第二面形成有背部金属栅，所述第二沟槽隔离结构与所述背部金属栅为一体结构。
本发明还提供了一种半导体结构的制备方法，包括：
提供第二衬底，所述第二衬底中形成有若干第一沟槽隔离结构，所述第一沟槽隔离结构定义出若干像素单元；
在所述第二衬底的第一面形成若干栅极结构，所述栅极结构与所述像素单元的位置对应；
提供第一衬底，将所述第二衬底的第一面键合在所述第一衬底上；
刻蚀所述第二衬底的第二面，以在所述像素单元中形成定义出感光区和读取区的隔离沟槽，并在所述隔离沟槽中形成第二沟槽隔离结构。
可选的，在所述第二衬底的第一面形成若干栅极结构之前，所述半导体结构的制备方法还包括：
在所述第二衬底中形成若干绝缘垫块，所述绝缘垫块从所述第二衬底的第一面延伸至所述衬底内；
以及，将所述绝缘垫块作为刻蚀停止层和/或掩模，刻蚀所述第二衬底的第二面以形成所述隔离沟槽。
可选的，在所述第二衬底中形成若干第一沟槽隔离结构的步骤包括：
所述第二衬底上顺次形成栅氧化层及第一介质层，所述第一沟槽隔离结构从所述第一介质层的顶面贯穿所述第一介质层及所述栅氧化层并延伸进所述第二衬底中；
去除所述第一介质层。
可选的，在所述去除所述第一介质层之后，所述半导体结构的制备方法还包括：
对所述第二衬底进行离子注入，以在所述第二衬底中形成源极和漏极。
可选的，在所述第二衬底的第一面形成若干栅极结构的步骤包括：
在所述栅氧化层上形成浮栅层，所述浮栅层的顶面低于所述第一沟槽隔离结构的顶面或与所述第一沟槽隔离结构的顶面齐平；
去除所述栅氧化层上的至少部分厚度的第一沟槽隔离结构，以形成若干开口；
在所述浮栅层上顺次形成栅介质层及控制栅层，所述栅介质层覆盖所述开口的内壁并延伸覆盖所述浮栅层，所述控制栅层填充所述开口并延伸覆盖所述栅介质层，相邻两个所述开口之间的浮栅层、栅介质层及控制栅层构成一个所述栅极结构。
可选的，在所述第二衬底的第一面形成若干栅极结构的步骤包括：
在所述栅氧化层上形成浮栅层，所述浮栅层的顶面低于所述第一沟槽隔离结构的顶面或与所述第一沟槽隔离结构的顶面齐平；
在所述浮栅层上顺次形成栅介质层及控制栅层，所述控制栅层的顶面高于所述第一沟槽隔离结构的顶面，相邻两个所述第一沟槽隔离结构之间的浮栅层、栅介质层及控制栅层构成一个所述栅极结构。
可选的，所述半导体结构包括器件部分和外围电路部分，在形成所述栅极结构之后，且在将所述第二衬底的第一面键合在所述第一衬底上之前，所述半导体结构的制备方法还包括：
在所述栅极结构上形成第二介质层；
在所述器件部分的第二介质层中形成若干第一电连接端，在所述外围电路部分的第二介质层中形成若干第二电连接端，所述第一电连接端与至少部分所述第二电连接端对应电连接，所述源极、所述漏极及所述栅极结构分别通过第一电连接件与所述第一电连接端对应电连接。
可选的，所述第二电连接端还通过第二电连接件从所述第二衬底的第二面引出。
可选的，刻蚀所述第二衬底的第二面，以在所述像素单元中定义出感光区和读取区的隔离沟槽时，还同时刻蚀所述外围电路部分的第二衬底，以形成若干凹槽，所述凹槽的底部露出所述第二电连接件；
以及，分别在所述凹槽及所述隔离沟槽中形成第三电连接件及所述第二沟槽隔离结构。
可选的，刻蚀所述第二衬底的第二面，以在所述像素单元中定义出感光区和读取区的隔离沟槽时，还同时刻蚀所述外围电路部分的第二衬底，以形成若干凹槽，所述凹槽的底部露出所述第二电连接端；
以及，分别在所述凹槽及所述隔离沟槽中形成第三电连接件及所述第二沟槽隔离结构。
可选的，分别在所述凹槽及所述隔离沟槽中形成第三电连接件及所述第二沟槽隔离结构的步骤包括：
在所述凹槽中填充导电材料以形成所述第三电连接件，在所述隔离沟槽中填充隔离材料以形成所述第二沟槽隔离结构。
可选的，分别在所述凹槽及所述隔离沟槽中形成第三电连接件及所述第二沟槽隔离结构的步骤包括：
在所述隔离沟槽及所述凹槽的内壁上形成绝缘阻挡层；
去除所述凹槽底壁上的所述绝缘阻挡层；
在所述凹槽及所述隔离沟槽中填充导电材料以同时形成所述第三电连接件及所述第二沟槽隔离结构。
在本发明提供的半导体结构中，包括第一衬底、第二衬底及位于所述第一衬底和第二衬底之间的若干栅极结构，所述第二衬底中包括若干像素单元，所述像素单元与所述栅极结构的位置对应；所述第二衬底中具有若干用于隔离相邻的所述像素单元的第一沟槽隔离结构，所述像素单元中具有若干定义出感光区和读取区的第二沟槽隔离结构。本发明中的半导体结构的第二衬底的表面为感光面，采用了背照式采光，栅极结构和金属线都不在感光面，可以避免对光线的遮挡，提升成像效果；并且定义出感光区和读取区的第二沟槽隔离结构可以贯穿整个第二衬底，从而提高对感光区和读取区的隔离效果，防止感光区和读取区相互干扰；进一步，本发明还提供了所述半导体结构的制备方法，能够简化所述半导体结构的制备流程，降低制备成本。
附图说明
图1-图5为一种垂直电荷传输像素传感器的制备工艺形成的半导体结构沿厚度方向的剖面示意图；
图6为本发明实施例一提供的半导体结构的形成方法的流程图；
图7a-图11f为发明实施例一提供的采用所述半导体结构的形成方法形成的半导体结构沿厚度方向的剖面示意图；
图12a-图14b为发明实施例二提供的采用所述半导体结构的形成方法形成的半导体结构沿厚度方向的剖面示意图；
图15-图16d为发明实施例三提供的采用所述半导体结构的形成方法形成的半导体结构沿厚度方向的剖面示意图；
其中，附图标记为：
01-衬底；011-第一沟槽隔离结构；012-第二沟槽隔离结构；02-介质层；03-图形化的光刻胶层；T’-读取区；C’-感光区；04-栅极结构；041-浮栅层；042-栅介质层；043-控制栅层；
100-第二衬底；101-器件部分；102-外围电路部分；110、111-栅氧化层；130、170-掩模层；140-抗反射层；150、180-图形化的光刻胶层；120-第一介质层；160-第二介质层；151-第一开口；152-第一隔离沟槽；210-第一沟槽隔离结构；220-第二沟槽隔离结构；300-栅极结构；310-浮栅层；311-第二开口；320-栅介质层；330-控制栅层；410-第二电连接件；430、450-第三电连接件；420-第二电连接端；440-焊盘；510、511、512、513-第一电连接件；520、521、522、523-第一电连接端；600-第一衬底；181-第三开口；182-第四开口；183-第二隔离沟槽；184-凹槽；103-第五开口；221-绝缘垫块；
T-读取区；C-感光区；S-源极；D-漏极。
具体实施方式
图1-图5为一种垂直电荷传输像素传感器的制备工艺。如图1所示，首先提供衬底01，所述衬底01中具有一深阱(未示出)，所述深阱从所述衬底01的表面延伸进所述衬底01内的一设定深度。所述衬底01表面还具有一介质层02，若干沟槽隔离结构从所述介质层02的顶面延伸至所述衬底01内，所述沟槽隔离结构在所述衬底01内的深度小于所述设定深度，使得所述沟槽隔离结构位于所述衬底01内的部分是处于所述深阱内的。为了便于描述，将所述沟槽隔离结构分为第一沟槽隔离结构011和第二沟槽隔离结构012，所述第一沟槽隔离结构011和所述第二沟槽隔离结构012交替排列。所述第一沟槽隔离结构011用于隔离出若干个像素单元，每个所述像素单元包括读取区T’和感光区C’，所述第二沟槽隔离结构012位于所述像素单元中，用于隔离所述读取区T’和感光区C’。
接着，如图2所示，在所述介质层02的表面形成图形化的光刻胶层03，所述图形化的光刻胶层03具有露出所述第二沟槽隔离结构012的开口。接着，如图3所示，以所述图形化的光刻胶层03为掩模，刻蚀所述介质层02中的第二沟槽隔离结构012，直至所述第二沟槽隔离结构012的顶面与所述衬底01的顶面齐平。接着，如图4所示，去除所述图形化的光刻胶层03及所述介质层02，从图4中可见，所述第二沟槽隔离结构012经过刻蚀后，埋于所述衬底01中，而所述第一沟槽隔离结构011则高于所述衬底01。
最后，请参阅图5，在所述衬底01上顺次形成浮栅层041、栅介质层042及控制栅层043。其中，所述浮栅层041的顶面与所述第一沟槽隔离结构011的顶面齐平，也就是说，所述第一沟槽隔离结构011将所述浮栅层041隔断为若干个浮栅层041，从而可以形成若干个分立的栅极结构04。每个所述栅极结构04的浮栅层041是独立的，所以每个所述像素单元之间不会产生串扰；而相邻的栅极结构04的栅介质层042及控制栅层043则可以不用隔离开，而是保持一个膜层的状态，从而可以在若干个所述栅极结构041的控制栅层043上同时施加电压。
从图5中可见，采用这种工艺形成的垂直电荷传输像素传感器是前照式采光，感光面在所述衬底01的上表面，但是由于所述衬底01的上表面上具有栅极结构04，后续还会在栅极结构04上制作布线层，所述栅极结构04和所述布线层中的金属线都会遮挡进入感光区C’的光线，从而影响成像效果。
基于此，本发明提供了一种半导体结构，包括第一衬底、第二衬底及位于所述第一衬底和第二衬底之间的若干栅极结构，所述第二衬底中包括若干像素单元，所述像素单元与所述栅极结构的位置对应；所述第二衬底中具有若干用于隔离相邻的所述像素单元的第一沟槽隔离结构，所述像素单元中具有若干定义出感光区和读取区的第二沟槽隔离结构。本发明中的半导体结构的第二衬底的表面为感光面，采用了背照式采光，栅极结构和金属线都不在感光面，可以避免对光线的遮挡，提升成像效果；并且定义出感光区和读取区的第二沟槽隔离结构可以贯穿整个第二衬底，从而提高对感光区和读取区的隔离效果，防止感光区和读取区相互干扰；进一步，本发明还提供了所述半导体结构的制备方法，能够简化所述半导体结构的制备流程，降低制备成本。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。为了不引起歧义，本实施例中所指的“上”、“下”、“顶部”、“底部”均是针对附图来说的，不代表实际的方向。
图11e及图11f为本实施例提供的半导体结构的剖面示意图。如图11e及图11f所示，本实施例提供了一种半导体结构，包括：
第一衬底600；
第二衬底100，包括若干像素单元，所述第一衬底和所述第二衬底的第一面相对；
若干栅极结构300，形成于所述第二衬底100且位于所述第一衬底600和所述第二衬底100之间，且一个所述栅极结构300与一个所述像素单元的位置对应；
若干第一沟槽隔离结构210，位于所述第二衬底100中，用于隔离相邻的所述像素单元；
若干第二沟槽隔离结构220，位于每个所述像素单元中，用于在所述像素单元中定义出感光区C和读取区T。
具体的，请参阅图11e，所述第一衬底600和所述第二衬底100可以均为硅衬底，也可以是锗衬底、锗硅衬底、砷化镓衬底或绝缘体上硅衬底等，本发明不作限制。本实施例中，所述第一衬底600可以为功能性晶圆，比如存储器晶圆、逻辑晶圆等，可根据图像传感器的设计、功能需要选择；也可以为裸片晶圆，用于为所述半导体结构提供支撑。而所述第二衬底100用于形成器件结构，所以所述第二衬底100中根据需要会形成深井(未图示)和各种掺杂区(未图示)。本实施例中，所述第一衬底600和所述第二衬底100是通过键合工艺键合在一起的，并且所述第一衬底600和所述第二衬底100均是采用正面键合的，也就是说，从图11e看来，所述第一衬底600的顶部和所述第二衬底100的底部分别是所述第一衬底600和所述第二衬底100的正面，所述第一衬底600的底部和所述第二衬底100的顶部分别是所述第一衬底600和所述第二衬底100的背面。当然也不仅限于这种正面对正面的键合方式，根据第一衬底600中功能性单元的位置，也可采用第一衬底600背面与第二衬底100的正面进行键合，以达到缩短器件间连线的距离、便于金属垫的结合、便于硅穿孔(TSV)的设置等效果。
进一步，请参阅图11e和图9c，其中图9c是在制备所述半导体结构中形成的半导体结构的剖面示意图。所述第一衬底600和所述第二衬底100之间具有若干栅极结构300，且所述栅极结构300是形成于所述第二衬底100上的。每个所述栅极结构300包括依次堆叠的浮栅层310、栅介质层320及控制栅层330，所述浮栅层310较所述控制栅层330更靠近所述第二衬底100。从图9c中可见，相邻的所述栅极结构300的浮栅层310是断开的，彼此之间实现了绝缘，而相邻的所述栅极结构300的栅介质层320和/或相邻的所述栅极结构300的所述控制栅层330均是一整个膜层，未被任何结构断开。或者也可以理解为，所述浮栅层310、栅介质层320及控制栅层330分别是一个膜层，只是所述浮栅层310被隔离成一个个独立的浮栅层310，从而使得每个独立的浮栅层310与其上方的栅介质层320及控制栅层330共同构成一个栅极结构300。每个所述栅极结构300的浮栅层310可以单独存储电子，而控制栅层330相连的栅极结构300可以同时被施加电压。
所述浮栅层310顶部可以与所述第一沟槽隔离结构210的顶部齐平，也可以低于所述第一沟槽隔离结构210的顶部。本实施例中，相邻的所述栅极结构300之间的浮栅层310彼此之间具有间隙，所述间隙中可以填充隔离材料从而实现所述浮栅层310的隔离；或者请继续参阅图9c，可以利用所述栅介质层320填充所述间隙的侧壁并延伸覆盖所述浮栅层310，所述控制栅层330填充所述间隙并延伸覆盖所述栅介质层320。通过所述栅介质层320既可以隔离相邻的栅极结构300的浮栅层310，也可以隔离所述浮栅层310和所述控制栅层330，并且还可以增加所述浮栅层310和所述控制栅层330之间的接触面积(相当于增加了浮栅和控制栅之间侧面的接触面积)，增加所述浮栅层310和所述控制栅层330之间的耦合电容，从而可以提高所述浮栅层310的电荷存储量，提升器件的工作速度。应理解，如图8b所示，相邻的所述栅极结构300之间的浮栅层310之间也可以通过所述第一沟槽隔离结构210隔开，所述栅介质层320及所述控制栅层330顺次堆叠在所述浮栅层310上，从而可以简化所述栅极结构300的制备工艺。
进一步，如图11e所示，所述第二衬底100中还形成有所述第一沟槽隔离结构210和所述第二沟槽隔离结构220，所述第一沟槽隔离结构210和所述第二沟槽隔离结构220交替排布。所述第一沟槽隔离结构210从所述第二衬底100内第一设定深度延伸至所述第二衬底100的底面，从而在所述第二衬底100中定义出若干像素单元(相邻两个所述第一沟槽隔离结构210之间限定出的区域)。而所述第二沟槽隔离结构220则位于每个所述像素单元中，用于将所述像素单元隔离为左右两个区域。本实施例中，所述像素单元的左侧为读取区T，右侧为感光区C，优选的，所述感光区C的横截面宽度大于所述读取区T的横截面宽度，从而使得所述感光区C的面积大于所述读取区T的面积，提高了感光效果。
如图11e及图11f所示，所述第二沟槽隔离结构220的顶面可以高于所述第二衬底100的顶面，也可以与所述第二衬底100的顶面齐平。所述第二沟槽隔离结构220的底面可以延伸至所述第二衬底100的底面，从而使得所述第二沟槽隔离结构220贯穿所述第二衬底100。相较于图5中的第二沟槽隔离结构012来说，本实施例中的第二沟槽隔离结构220可以完全隔离开所述读取区T和感光区C，提高了隔离效果。
一个所述像素单元在厚度方向上的位置与一个所述栅极结构300相对应，而同一个像素单元的读取区T和感光区C共用对应的栅极结构300。如图11e、图9c及图10c所示，所述栅极结构300两侧的所述第二衬底100中还形成有源极S和漏极D，所述源极S和所述漏极D均位于所述读取区T中。可见，所述感光区C可以类似于一个电容(由第二衬底100、栅氧化层111及浮栅层310构成)，而所述读取区T类似于一个晶体管(由栅极结构300、源极S和漏极D构成)，“电容”和“晶体管”在所述第二衬底100中通过所述第二沟槽隔离结构220隔开，感光区C和读取区T在所述第二衬底100上共用浮栅层310和控制栅层330。
所述第二衬底100的背面作为感光面，当在控制栅层330上施加例如0V电压，所述第二衬底100中施加负压，读取区T的源极S和漏极D保持例如0V电压时，所述第二衬底100中形成耗尽区，在光照时，浮栅层310中会有光子进入耗尽区，激发出光生电子空穴对，耗尽区中的电场会使光生电子空穴对分离，将激发的光电子收集到第二衬底100(感光区C)的表面。浮栅层310收集到的光电子会降低第二衬底100(感光区C)表面的电势，从而导致浮栅层310的电势下降，由于感光区C和读取区T共用浮栅层310，浮栅层310的电势下降会造成读取区T的阈值的上升，也就是说可以通过测量由光电子的电荷耦合效应造成的读取区T的阈值增大的程度来读出光电子的数目(光信号的强度信息)。在读取区T的源极S上加上低电压，例如0V电压，漏极D上加上斜坡电压来扫描阈值，通过对阈值电压的测量，以确定光信号的大小。
应理解，通过将所述像素单元阵列分布，可以制备出面阵或线阵的感光器件，而感光器件中像素单元的分布方式，可以根据适实际需要的感光器件的形状和类型进行设计。
进一步，本实施例中，所述第二衬底100的背面作为感光面，为了增大感光面积，没有将所述半导体结构的金属线设置感光面上。如图10c所示，所述栅极结构300背离所述第二衬底100的一侧上形成有第二介质层160，所述第二介质层160中至少形成有第一电连接端521、522、523，所述第一电连接端521、522、523分别通过第一电连接件511、512、513与所述源极S、所述漏极D及所述栅极结构的控制栅层电连接。由于所述第二衬底100具有器件部分101及外围电路部分102，所述像素单元位于所述器件部分101中，所以所述第一电连接端521、522、523也是位于所述器件部分101中的。请参阅图10c及图11f，为了便于向所述源极S、所述漏极D及所述栅极结构施加电压，本实施例中，所述外围电路部分102中还形成有若干焊盘440(图11f中仅示意性的展示出一个焊盘440)，所述焊盘440位于所述第二衬底100的背面，所述第一电连接端521、522、523可以分别通过引线和/或插塞与一个所述焊盘440电连接。
应当理解，所述第二介质层160可以是单层的，材料可以为氧化硅、氮化硅、氮氧化硅等。第二介质层160也可以由多层介质层构成，比如多层交替的氧化硅、氮氧化硅/氮化硅层，在此不限定第二介质层实质包含的介质层数及所采用的材料，本领域技术人员可以根据制作器件的需要和部署的金属层层数需要合理设置。
本实施例中的金属线设置在所述第二衬底100的正面，而将所述第二衬底100的背面作为感光面，相较于图5中需要将金属线设置感光面上，本实施例中的感光面不再有金属线的遮挡，感光的区域可以增大。
可选的，所述第二沟槽隔离结构220的填充材料包括绝缘材料(例如是氧化硅等)；或者，所述第二沟槽隔离结构220的填充材料包括导电材料(例如是金属等)，所述第二沟槽隔离结构220至少位于所述第二衬底100中的部分需要包覆一绝缘阻挡层(当然也可以整个所述第二沟槽隔离结构220外均包覆所述绝缘阻挡层)，从而将所述感光区C和读取区T隔离开，此时，所述第二衬底100的背面形成有背部金属栅(BMG)，所述第二沟槽隔离结构220与所述背部金属栅为一体结构，可以在同时形成，从而简化工艺。
基于此，如图6所示，本实施例提供了一种半导体结构的制备方法，包括：
步骤S1：提供第二衬底，所述第二衬底中形成有若干第一沟槽隔离结构，所述第一沟槽隔离结构定义出若干像素单元；
步骤S2：在所述第二衬底的第一面形成若干栅极结构，所述栅极结构与所述像素单元的位置对应；
步骤S3：提供第一衬底，将所述第二衬底的第一面键合在所述第一衬底上；
步骤S4：刻蚀所述第二衬底的第二面，以在所述像素单元中形成定义出感光区和读取区的隔离沟槽，并在所述隔离沟槽中形成第二沟槽隔离结构。
应当知晓，所述第二衬底的第一面键合在所述第一衬底上并不是仅是指所述第二衬底的第一面直接键合到所述第一衬底上，所述第二衬底的第一面上还可以制作其它部件后再键合至所述第一衬底上，包括但不限于栅极结构，介质层，金属连线等。
具体的，请参阅图7a-图14，其为采用本实施例提供的半导体结构的制备方法制备的半导体结构的剖面示意图，接下来将结合图7a-图14对本实施例提供的半导体结构的制造方法作进一步说明。
请参阅图7a-图7e，在所述第二衬底100中形成第一沟槽隔离结构210，利用所述第一沟槽隔离结构210分隔出若干像素单元。如图7a所示，提供第二衬底100，所述半导体结构包括器件部分101和外围电路部分102，所述器件部分101用于形成具体的器件结构，所述外围电路部分102用于形成外围电路。所述第二衬底100的正面上顺次形成有栅氧化层110、第一介质层120、掩模层130、抗反射层140及光刻胶层，对所述光刻胶层进行曝光工艺，以将所述光刻胶层图形化，曝光后形成图形化的光刻胶层150，所述图形化的光刻胶层150具有若干第一开口151，所述第一开口151均位于所述器件部分101中；在此步骤中，所述抗反射层140可以防止所述光刻胶层表面的光线反射，导致所述光刻胶层图形化后形貌不好的问题。接着如图7b所示，以所述图形化的光刻胶层150为掩模，从所述第一开口151往下刻蚀，直至刻蚀到所述第二衬底100的内部，使得所述第一开口151延伸至所述第二衬底100内部并形成第一隔离沟槽152。接着如图7b及7c所示，去除所述图形化的光刻胶层150、抗反射层140及掩模层130，使得所述第一隔离沟槽152高度变小便于填充。然后如图7d所示，在所述第一隔离沟槽152中填充隔离材料，以形成第一沟槽隔离结构210。最后如图7d及图7e所示，剥离所述第一介质层120，使得所述第一沟槽隔离结构210的顶部高于所述第二衬底100。比如可以采用刻蚀的方式剥离第一介质层120。
可选的，本实施例中，所述栅氧化层110的材料为氧化硅，所述第一介质层120的材料可以为氮化硅，所述掩模层130的材料可以为无定形碳(amorphous carbon，a-c)，所述抗反射层140的材料为有机硅氧烷，所述掩模层130和所述抗反射层140可以采用高温去除。当然，在其他实施例中，所述栅氧化层110、介质层120、掩模层130及抗反射层140还可以是其他材料，或者在精密度要求不高的场合，也可以省略所述掩模层130及所述抗反射层140。
应当知晓，本领域中存在诸多孔刻蚀的工艺，以上仅是一个优选的实施方式，并不限定本领域技术人员通过其它手段获得孔。
接下来，采用离子注入工艺对所述第二衬底100进行离子注入，以在所述第二衬底100中形成深阱、源极及漏极(未示出)，所述深阱、源极及漏极掺杂的离子可以根据需要形成的半导体结构的导电要求进行选择，此处不再过多赘述。
请参阅图8a-图8b，在所述第二衬底100上形成若干栅极结构300，所述栅极结构300与所述像素单元的位置对应。作为可选实施例，如图7e及8a所示，由于离子注入会污染所述栅氧化层110，本实施例将所述栅氧化层110去除，并重新形成一个新的栅氧化层111。如图8b所示，在所述栅氧化层111上顺次形成浮栅层310、栅介质层320及控制栅层330，其中，浮栅层310的顶面与所述第一沟槽隔离结构210的顶面齐平(所述浮栅层310的顶面低于所述第一沟槽隔离结构210也可)，使得所述第一沟槽隔离结构210将所述浮栅层310分隔成若干独立的浮栅，一个所述浮栅均覆盖一个所述像素单元。可以理解为，相邻两个所述第一沟槽隔离结构210之间浮栅层310、栅介质层320及控制栅层330构成一个栅极结构300，每个所述栅极结构300的浮栅层310是独立的，所以每个所述像素单元之间不会产生串扰；而相邻的栅极结构300的栅介质层320及控制栅层330则可以不用隔离开，而是保持一个膜层的状态，从而在简化工艺流程的基础上，可以便于在若干个所述栅极结构300的控制栅层330上同时施加电压。
请参阅图9a-9c，本实施例中采用另一种方法形成所述栅极结构300。如图9a所示，在所述栅氧化层111上形成浮栅层310之后，刻蚀所述浮栅层310内的第一沟槽隔离结构210直至所述第一沟槽隔离结构210的顶面与所述栅氧化层111的顶面齐平(或者所述第一沟槽隔离结构210的顶面高于所述栅氧化层111的顶面也可)，在所述浮栅层310内形成第二开口311。接着如图9b所示，在所述浮栅层310上形成栅介质层320，所述栅介质层320的厚度较薄，覆盖了所述第二开口311的内壁并延伸覆盖所述浮栅层310。接着如图9c所示，在所述栅介质层320上形成控制栅层330，所述控制栅层330填充所述第二开口311并延伸覆盖所述栅介质层320。从图9c中可见，相邻的所述浮栅层310是通过所述第二开口311和所述第二开口311内壁的所述栅介质层320实现隔离的，而所述控制栅层330由于填充了所述第二开口311，使得所述控制栅层330与所述浮栅层310之间重叠的面积增大了，从而可以增加所述控制栅层330与所述浮栅层310之间的耦合电容，从而可以提高所述浮栅层310的电荷存储量，提升器件的工作速度。
请参阅图10a-10c，形成第一布线层以将栅极结构300、源极S及漏极D引出。如图10a所示，在形成所述栅极结构300时，所述外围电路部分102也同时形成了浮栅层、栅介质层及控制栅层，从而可以同时在所述外围电路部分102中也形成栅极结构。接着在整个第二衬底100上形成一第二介质层160，所述第二介质层160覆盖所述栅极结构300以及整个所述外围电路部分102。如图10b所示，接下来可以进行器件的金属化工艺，例如所述第二衬底100的外围电路部分102中形成有各种外围电路结构，需要将外围电路结构引出，也需要将所述器件部分的所有源极、漏极和栅极结构引出。具体的，在所述外围电路部分102的第二介质层160中形成若干第二电连接件410(图10b中仅示意性的展示出一个第二电连接件410)，所述第二电连接件410的底部接触所述第二衬底100的表面，然后在所述第二电连接件410的顶部形成第二电连接端420。接着还可以在所述器件部分101的第二介质层160中形成若干第一电连接端520，若干所述第一电连接端520可以分别通过第一电连接件510与需要引出的电极对应电连接。进一步，还需要通过金属布线工艺将若干所述第一电连接端520与至少部分所述第二电连接端420对应电连接。
为了使本实施例的描述更加清楚详细，沿图10b中的A-A’方向剖切开得到如图10c所示的半导体结构的剖面图，如图10c所示，所述第一电连接端520至少包括第一电连接端521、522、523，所述第一电连接件510至少包括第一电连接件511、512、513，所述第一电连接端521、522、523分别通过所述第一电连接件511、512、513与源极S、漏极D及栅极结构300(栅极结构300中的控制栅)电连接，从而便于为所述源极S、漏极D及栅极结构300施加电压。而所述第一电连接端521、522、523分别与一个所述第二电连接端420对应电连接。
应理解，图10b和图10c仅示意性的展示出了利用电连接件和电连接端将所述器件部分101的电极(源极S、漏极D和栅极结构300)和所述外围电路部分102的外围电路结构引出的示意图，并不代表器件的实际情况，所述器件部分101及外围电路部分102部分中的电连接件和电连接端的具体结构和数量需要根据实际的器件设计。本实施例此处的描述仅是想表达，可以在此步骤处做器件的金属化工艺，特别是在此步骤中，可以先在第二介质层160中形成第二电连接件410，避免后续需要刻蚀非常厚的膜层才能引出所述第二电连接端420，具体会在下文中描述。
本实施例中，所述电连接端是焊点或金属焊盘，所述电连接件是硅通孔，形成所述电连接端及所述电连接件的工艺可以是现有技术的任何一种，在此不再过多赘述。
请参阅图11a-11c，将所述第二衬底100的正面键合在一第一衬底600上，此处，所述第一衬底600可以起到支撑第一衬底100的作用，所述第一衬底600可以为功能性晶圆，比如存储器晶圆、逻辑晶圆等，可根据图像传感器的设计、功能需要选择，也可以是裸片晶圆。如图11a所示，提供所述第一衬底600，将第二衬底100倒扣过来，所述第二衬底100的正面键合至所述第一衬底600的正面上，所述第二介质层160的表面与所述第一衬底600的表面接触并键合在一起，当然也可以在第二介质层160的表明设置另外的介质层作为键合表面。如图11b所示，采用例如研磨工艺研磨所述第二衬底100的背面，以减薄所述第二衬底100，以增强第二衬底100背面的透光性，同时也可以防止所述第二衬底100过厚导致器件的尺寸过大。然后在所述第二衬底100的背面顺次形成掩模层170及光刻胶层，再对所述光刻胶层进行曝光形成图形化的光刻胶层180，所述图形化的光刻胶层180具有若干第三开口181和若干第四开口182，其中，所述第三开口181均位于器件部分101，所述第四开口182均位于外围电路部分102。每个所述第三开口181均位于所述相邻的所述第一沟槽隔离结构210之间，而每个所述第四开口182的位置则与所述第二电连接件410对应。如图11c所示，以所述图形化的光刻胶层180为掩模，刻蚀所述掩模层170及所述第二衬底100，使得所述第三开口181和所述第四开口182均延伸至所述第二衬底100中，并分别形成第二隔离沟槽183及凹槽184。本实施例中，所述第二隔离沟槽183贯穿所述第二衬底100，将所述像素单元分隔为读取区T和感光区C，而所述凹槽184的底部刚好露出所述第二电连接件410。如图11d及图11e所示，去除所述图形化的光刻胶层180，然后在所述第二隔离沟槽183中填充隔离材料以形成第二沟槽隔离结构220，使得所述第二沟槽隔离结构220定义出所述读取区T和感光区C。然后在所述凹槽184中填充导电材料形成第三电连接件430。如图11f所示，接下来，在若干所述第三电连接件430上形成焊盘440，所述焊盘440可以作为引出端，便于施加电压。
可见，在本实施例中，通过所述第二沟槽隔离结构220定义出所述读取区T和感光区C，所述第二沟槽隔离结构220可以贯穿所述第二衬底100，从而完全隔离所述读取区T和感光区C，增强了所述读取区T和感光区C的隔离效果。在优选的方案中，在形成所述第二隔离沟槽183时，能够同步形成凹槽184，通过在所述凹槽184中填充导电材料形成第三电连接件430。由于所述凹槽184底部露出所述第二电连接件410，所以所述第三电连接件430和第二电连接件410是电连接的，第二电连接件410又与器件部分101中源极、漏极和栅极结构电连接的，从而后续在所述第三电连接件430上形成焊盘440即可为所述器件部分101中的电极的施加电压。相较于在形成第二沟槽隔离结构220之后再进行外围电路部分102的金属化，本实施例中器件部分101和外围电路部分102的工艺可以同步制作，工艺更加简单灵活，每次刻蚀的膜层也比较薄，可以扩大工艺窗口。
可选的，为了简化工艺，填充所述第二隔离沟槽183和所述凹槽184以形成第二沟槽隔离结构220和第三电连接件430的步骤可以一起进行。具体的，如图11d所示，在形成所述第二隔离沟槽183及所述凹槽184之后，可以先在所述第二隔离沟槽183及所述凹槽184的内壁上形成一层绝缘阻挡层，从而防止导电材料在所述第二衬底中扩散，然后再在所述第二隔离沟槽183及所述凹槽184的内壁上溅射一层金属层，以便于导电材料的生长；然后将所述凹槽184底部的金属层及绝缘阻挡层去除，仅保留所述凹槽184侧壁的金属层及绝缘阻挡层，以漏出底部金属。最后可以同时在所述第二隔离沟槽183和所述凹槽184中填充导电材料(例如铜金属、铝金属或钨金属等)，此时，所述凹槽184中的导电材料可以形成导电的第三电连接件430，并且所述第三电连接件430的底部与所述第二电连接件410接触从而实现电连接；而所述第二隔离沟槽183中的导电材料是与所述第二衬底100通过绝缘阻挡层隔离的，也能起到隔离所述读取区T和感光区C的作用。
作为可选实施例，当第二隔离沟槽183中填充导电材料时，不仅可以形成隔离所述读取区T和感光区C的第二隔离结构220，还可以同步形成背部金属栅(BMG)，即在背面光入射时起到光隔离结构，避免相邻像素间的光干扰。
应理解，第二电连接件410和第三电连接件430及其焊盘440等并不必要与第二沟槽隔离结构220协同制造，在此列出仅作为一个优选的实施例，能够起到节省光罩和工艺步骤的目的。同时，由于直接通过背面刻蚀的方式形成第二沟槽隔离结构220节省了图3中刻蚀所用到的光罩，降低了工艺成本。
实施例二
如图12a-图12b所示，与实施例一的区别在于，本实施例中，在所述第二衬底100的正面上形成掩模层120之前，还在所述第二衬底100中形成了若干第五开口103，所述第五开口103从所述第二衬底100的正面延伸至所述第二衬底100内，且所述第五开口103在厚度方向上的位置与后续需要形成的第二沟槽隔离结构220的位置对应。
具体的，如图12a所示，在所述第二衬底100的正面形成栅氧化层110之后，刻蚀所述栅氧化层110及部分厚度的第二衬底100，以在所述第二衬底100中形成第五开口103，所述第五开口103在所述第二衬底100中的深度较浅，便于后续的填充。如图12b所示，在所述氧化层上顺次形成第一介质层120、掩模层130、抗反射层140及光刻胶层，其中，所述介质层120填充所述第五开口103并延伸覆盖所述栅氧化层110。
接下来的步骤可以均与实施例一相同，在执行到与图8a的步骤对应的去除原始栅氧化层110，形成新的栅氧化层111之后，如图13所示，本实施例中会在所述第二衬底100中形成一绝缘垫块221。接着，如图14a所示，在执行到与图11c的步骤对应的以所述图形化的光刻胶层180为掩模，从所述第三开口181往下刻蚀以形成所述第二隔离沟槽183时，本实施例中由于所述绝缘垫块221的存在，所述第二隔离沟槽183不会直接贯穿所述第二衬底100，而是刻蚀到所述绝缘垫块221就停止刻蚀，避免了过刻蚀对栅极的损坏。再在所述第二隔离沟槽183内填充绝缘材料形成所述第二沟槽隔离结构，此时所述绝缘垫块221与所述第二沟槽隔离结构共同隔离所述感光区C和读取区T。本实施例中形成的第二沟槽隔离结构和绝缘垫块221的组合也能起到与实施例一中的第二沟槽隔离结构相同的隔离效果，并且由于绝缘垫块221的存在，在刻蚀时所述第二衬底100形成所述第二隔离沟槽183时，所述绝缘垫块221会保护所述栅氧化层111不被刻蚀损伤，从而提高了器件的稳定性。
基于此，请参阅图14b，与实施例一不同的是，采用本实施例提供的半导体结构的制备方法制备的半导体结构中，所述第二衬底100中还设置有若干绝缘垫块221，一个所述绝缘垫块221与一个所述第二沟槽隔离结构220的位置对应，所述绝缘垫块221从所述第二衬底100的正面延伸至第二设定深度，所述第二沟槽隔离结构220从所述第二衬底100的背面延伸至所述第二设定深度，所述第二沟槽隔离结构220与所述绝缘垫块221共同贯穿所述第二衬底110。所述绝缘垫块221可以防止在形成所述第二沟槽隔离结构220时损伤栅氧化层，从而保证了器件的稳定性和良率。
实施例三
如图15所示，与实施例一和实施例二的区别在于，本实施例中在器件部分101的所述第二介质层160中形成所述第一电连接端520和第一电连接件510时，可以在外围电路部分102的所述第二介质层160中只形成第二电连接端420，而不形成第二电连接件410。然后通过再布线将所述第二电连接端420与所述第一电连接端520电连接。
如图16a及图16b所示，当以所述图形化的光刻胶层180作为掩模刻蚀所述第二衬底100时，需要控制刻蚀的条件，使得在所述外围电路部分102中形成的凹槽184的深度大于在所述器件部分101中形成的第二隔离沟槽183的深度(当然可以分两步刻蚀，分别形成凹槽184和第二隔离沟槽183)。所述凹槽184的底部露出所述第二电连接端420。接着如图16c所示，在所述凹槽184和所述第二隔离沟槽183中分别形成第三电连接件450及第二沟槽隔离结构220。最后如图16d所示，在所述第三电连接件450上形成焊盘440。
本实施例中，通过直接在所述第二衬底100的背面打深孔，只利用一个第三电连接件450即可将所述焊盘440与所述第二电连接端420电连接。应理解，为了降低工艺难度，可以选择所述外围电路部分102中最靠近所述第二衬底100背面的电连接端来与所述焊盘440电连接，从而降低所述凹槽184的深度。
应当理解，本实施例可以与如图13-14的实施例相结合，比如在第二衬底中预先形成绝缘垫块221，这样在同时刻蚀形成第二隔离沟槽183和凹槽184的过程中可以将绝缘垫块221作为刻蚀停止层和/或掩模，以防止过刻蚀对浮栅的损坏。
综上，在本发明实施例提供的半导体结构中，包括第一衬底、第二衬底及位于所述第一衬底和第二衬底之间的若干栅极结构，所述第二衬底中包括若干像素单元，所述像素单元与所述栅极结构的位置对应；所述第二衬底中具有若干用于隔离相邻的所述像素单元的第一沟槽隔离结构，所述像素单元中具有若干定义出感光区和读取区的第二沟槽隔离结构。本发明中的半导体结构的第二衬底的表面为感光面，采用了背照式采光，栅极结构和金属线都不在感光面，可以避免对光线的遮挡，提升成像效果；并且定义出感光区和读取区的第二沟槽隔离结构可以贯穿整个第二衬底，从而提高对感光区和读取区的隔离效果，防止感光区和读取区相互干扰；进一步，本发明还提供了所述半导体结构的制备方法，能够简化所述半导体结构的制备流程，降低制备成本。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (19)

1.一种半导体结构，其特征在于，包括：
第一衬底；
第二衬底，包括若干像素单元，所述第一衬底和所述第二衬底的第一面相对；
若干栅极结构，形成于所述第二衬底且位于所述第一衬底和所述第二衬底之间，且一个所述栅极结构与一个所述像素单元的位置对应；
若干第一沟槽隔离结构，位于所述第二衬底中，用于隔离相邻的所述像素单元；
若干第二沟槽隔离结构，位于每个所述像素单元中，用于在所述像素单元中定义出感光区和读取区；
其中，所述第一沟槽隔离结构从所述第二衬底的第一面延伸至第一设定深度，所述第二沟槽隔离结构贯穿所述第二衬底。
2.如权利要求1所述的半导体结构，其特征在于，所述第二衬底中还设置有若干绝缘垫块，一个所述绝缘垫块与一个所述第二沟槽隔离结构的位置对应，所述绝缘垫块从所述第二衬底的第一面延伸至第二设定深度，所述第二沟槽隔离结构从所述第二衬底的第二面延伸至所述第二设定深度，所述第二沟槽隔离结构与所述绝缘垫块共同贯穿所述第二衬底。
3.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括依次堆叠于所述第二衬底的浮栅层、栅介质层及控制栅层，其中，相邻的所述栅极结构的浮栅层通过间隙或通过所述第一沟槽隔离结构彼此绝缘，相邻的所述栅极结构的栅介质层和/或相邻的所述栅极结构的控制栅层彼此连接成一个膜层。
4.如权利要求3所述的半导体结构，其特征在于，相邻的所述栅极结构的浮栅层之间通过间隙实现绝缘，所述栅介质层覆盖所述间隙的侧壁并延伸覆盖所述浮栅层，所述控制栅层填充所述间隙并延伸覆盖所述栅介质层。
5.如权利要求3所述的半导体结构，其特征在于，所述栅极结构两侧的所述第二衬底中还形成有源极和漏极，所述源极和所述漏极均位于所述读取区中；
以及，所述栅极结构与所述第一衬底之间还包括第二介质层，所述第二介质层中形成有若干第一电连接端，所述源极、所述漏极及所述控制栅层与所述第一电连接端对应电连接。
6.如权利要求5所述的半导体结构，其特征在于，所述半导体结构包括器件部分和外围电路部分，所述外围电路部分中具有若干第二电连接端，所述第二电连接端位于所述第二介质层中且经由所述第二衬底的第二面被引出。
7.如权利要求1所述的半导体结构，其特征在于，所述第二沟槽隔离结构的填充材料包括绝缘材料；或者，所述第二沟槽隔离结构的填充材料包括导电材料，所述第二沟槽隔离结构至少位于所述第二衬底中的部分包覆有一绝缘阻挡层，所述第二衬底的第二面形成有背部金属栅，所述第二沟槽隔离结构与所述背部金属栅为一体结构。
8.一种半导体结构的制备方法，其特征在于，包括：
提供第二衬底，所述第二衬底中形成有若干第一沟槽隔离结构，所述第一沟槽隔离结构定义出若干像素单元；
在所述第二衬底的第一面形成若干栅极结构，所述栅极结构与所述像素单元的位置对应；
提供第一衬底，将所述第二衬底的第一面键合在所述第一衬底上；
刻蚀所述第二衬底的第二面，以在所述像素单元中形成定义出感光区和读取区的隔离沟槽，并在所述隔离沟槽中形成第二沟槽隔离结构。
9.如权利要求8所述的半导体结构的制备方法，其特征在于，在所述第二衬底的第一面形成若干栅极结构之前，所述半导体结构的制备方法还包括：
在所述第二衬底中形成若干绝缘垫块，所述绝缘垫块从所述第二衬底的第一面延伸至所述第二衬底内；
以及，将所述绝缘垫块作为刻蚀停止层和/或掩模，刻蚀所述第二衬底的第二面以形成所述隔离沟槽。
10.如权利要求8所述的半导体结构的制备方法，其特征在于，在所述第二衬底中形成若干第一沟槽隔离结构的步骤包括：
所述第二衬底上顺次形成栅氧化层及第一介质层，所述第一沟槽隔离结构从所述第一介质层的顶面贯穿所述第一介质层及所述栅氧化层并延伸进所述第二衬底中；
去除所述第一介质层。
11.如权利要求10所述的半导体结构的制备方法，其特征在于，在所述去除所述第一介质层之后，所述半导体结构的制备方法还包括：
对所述第二衬底进行离子注入，以在所述第二衬底中形成源极和漏极。
12.如权利要求10或11所述的半导体结构的制备方法，其特征在于，在所述第二衬底的第一面形成若干栅极结构的步骤包括：
在所述栅氧化层上形成浮栅层，所述浮栅层的顶面低于所述第一沟槽隔离结构的顶面或与所述第一沟槽隔离结构的顶面齐平；
去除所述栅氧化层上的至少部分厚度的第一沟槽隔离结构，以形成若干开口；
在所述浮栅层上顺次形成栅介质层及控制栅层，所述栅介质层覆盖所述开口的内壁并延伸覆盖所述浮栅层，所述控制栅层填充所述开口并延伸覆盖所述栅介质层，相邻两个所述开口之间的浮栅层、栅介质层及控制栅层构成一个所述栅极结构。
13.如权利要求10或11中任一项所述的半导体结构的制备方法，其特征在于，在所述第二衬底的第一面形成若干栅极结构的步骤包括：
在所述栅氧化层上形成浮栅层，所述浮栅层的顶面低于所述第一沟槽隔离结构的顶面或与所述第一沟槽隔离结构的顶面齐平；
在所述浮栅层上顺次形成栅介质层及控制栅层，所述控制栅层的顶面高于所述第一沟槽隔离结构的顶面，相邻两个所述第一沟槽隔离结构之间的浮栅层、栅介质层及控制栅层构成一个所述栅极结构。
14.如权利要求11所述的半导体结构的制备方法，其特征在于，所述半导体结构包括器件部分和外围电路部分，在形成所述栅极结构之后，且在将所述第二衬底的第一面键合在所述第一衬底上之前，所述半导体结构的制备方法还包括：
在所述栅极结构上形成第二介质层；
在所述器件部分的第二介质层中形成若干第一电连接端，在所述外围电路部分的第二介质层中形成若干第二电连接端，所述第一电连接端与至少部分所述第二电连接端对应电连接，所述源极、所述漏极及所述栅极结构分别通过第一电连接件与所述第一电连接端对应电连接。
15.如权利要求14所述的半导体结构的制备方法，其特征在于，所述第二电连接端还通过第二电连接件从所述第二衬底的第二面引出。
16.如权利要求15所述的半导体结构的制备方法，其特征在于，刻蚀所述第二衬底的第二面，以在所述像素单元中定义出感光区和读取区的隔离沟槽时，还同时刻蚀所述外围电路部分的第二衬底，以形成若干凹槽，所述凹槽的底部露出所述第二电连接件；
以及，分别在所述凹槽及所述隔离沟槽中形成第三电连接件及所述第二沟槽隔离结构。
17.如权利要求14所述的半导体结构的制备方法，其特征在于，刻蚀所述第二衬底的第二面，以在所述像素单元中定义出感光区和读取区的隔离沟槽时，还同时刻蚀所述外围电路部分的第二衬底，以形成若干凹槽，所述凹槽的底部露出所述第二电连接端；
以及，分别在所述凹槽及所述隔离沟槽中形成第三电连接件及所述第二沟槽隔离结构。
18.如权利要求16或17所述的半导体结构的制备方法，其特征在于，分别在所述凹槽及所述隔离沟槽中形成第三电连接件及所述第二沟槽隔离结构的步骤包括：
在所述凹槽中填充导电材料以形成所述第三电连接件，在所述隔离沟槽中填充隔离材料以形成所述第二沟槽隔离结构。
19.如权利要求16或17所述的半导体结构的制备方法，其特征在于，分别在所述凹槽及所述隔离沟槽中形成第三电连接件及所述第二沟槽隔离结构的步骤包括：
在所述隔离沟槽及所述凹槽的内壁上形成绝缘阻挡层；
去除所述凹槽底壁上的所述绝缘阻挡层；
在所述凹槽及所述隔离沟槽中填充导电材料以同时形成所述第三电连接件及所述第二沟槽隔离结构。
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