CN221041135U - 集成电路器件 - Google Patents

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Abstract

本公开提供一种集成电路器件。在一些实施例中，转移栅电极在表面以下。在一些实施例中，转移栅电极的顶部几乎与浮接扩散区的底部齐平或低于浮接扩散区的底部。在一些实施例中，转移栅电极部分环绕浮接扩散区的范围。在一些实施例中，转移栅电极完全围绕浮接扩散区的范围。将转移栅嵌入衬底以减少表面拥挤并允许减小尺寸。转移栅电极环绕浮接扩散区的范围增加了转移栅通道的范围，同时限制了转移栅所占用的范围。

Description

集成电路器件
技术领域
本公开涉及一种集成电路器件。
背景技术
具有图像传感器的集成电路(IC)广泛用于现代电子产品器件，例如相机及手机。互补金属氧化物半导体(Complementary metal-oxide semiconductor,CMOS)器件已成为流行的集成电路图像传感器。与电荷耦合器件(charge-coupled device,CCD)相比，互补金属氧化物半导体图像传感器(CMOS image sensor,CIS)具有功耗低、体积小、数据处理速度快、数据直接输出、制造成本低等优点，越来越受到青睐。作为减小集成电路器件尺寸的驱动力的一部分，长期以来，人们一直认为需要使CIS像素更小。当CIS像素变得越来越小，解决封装问题、保持灵敏度及减少串扰变得具有挑战性。
实用新型内容
在本公开的实施例中，集成电路器件包括半导体衬底及包括光电二极管、转移栅电极及浮接扩散区的光探测器像素。所述光电二极管以及所述浮接扩散区在所述半导体衬底中。转移栅电极被局限在所述半导体衬底的前侧之下。
在本公开的实施例中，集成电路器件包括半导体衬底及包括光电二极管、转移栅及浮接扩散区的光探测器像素。所述光电二极管以及所述浮接扩散区在所述半导体衬底中。所述转移栅包括至少部分地环绕所述浮接扩散区的范围的电极。
在本公开的实施例中，一种方法包括：提供具有前侧以及背侧的半导体衬底；在所述半导体衬底中形成n型掺杂区；在所述n型掺杂区上方形成p型掺杂区，使得所述n型掺杂区以及所述p型掺杂区形成PN结；在所述前侧中刻蚀开口；以栅极电介质铺衬所述开口；沉积导电材料以填充所述开口；去除所述导电材料的一部分，使得沉积在所述开口之内的所述导电材料与沈积在所述开口之外的任何的所述导电材料分离；以及掺杂以形成浮接扩散区；其中所述方法形成包括所述PN结的光电二极管；以及所述开口中的所述导电材料在所述n型掺杂区域以及所述浮接扩散区之间形成用于转移栅极的转移栅电极。
为让本公开的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意地增大或减小各种特征的尺寸。
图1是根据本公开的一些实施例的具有光探测器像素阵列的集成电路器件的横截面侧视图。
图2A至图2B示出根据与图1对应的两个实施例的平面图。
图3A提供了图1中的区域B的放大图。
图3B至图3C示出与图3A的视图对应的两个替代性实施例。
图4A提供图1中的区域C的放大图。
图4B至图4C示出与图4A的视图对应的两个替代性实施例。
图5A至图5B示出根据可对应于图1的另外两个实施例的两个平面图。
图6A示出根据本公开的一些实施例的具有光探测器像素阵列的集成电路器件，其中浮接扩散区共享触点。
图6B示出根据本公开的一些实施例的具有光探测器像素阵列的集成电路器件，其中浮接扩散区共享接点。
图7至图24示出根据本公开的一些实施例的形成具有配置有隔离结构的光探测器像素阵列的集成电路器件的方法的一系列剖面图。
图25提供了根据本公开的一些实施例的形成具有光探测器像素阵列的集成电路器件的方法的流程图。
附图标记说明
100：集成电路器件
101、123：介电插塞
103：重P型掺杂表面层
105、129：P型掺杂层
107、107A：隔离结构
109：P型掺杂区
110：导电芯
111：N型掺杂区
121、121A、121B：浮接扩散区125：转移栅电极
127：转移栅电介质
130：转移栅
131、133、135：通孔
137：导线
139：阵列
141：金属互连
143：前侧
144：通道
145：光探测器像素
147：半导体衬底
149：背侧
151：复合栅
161：微透镜
163：滤色器
165：封装层
167：隔离层
169：背侧金属栅
171：介电层
173：硬掩模层
200A、200B、500A、500B、600A、600B：平面图
201：凹侧
300A、300B、300C、400A、400B、400C：放大图
303、401：底部
301、403：顶部
501：弧
503：开
601：接点
700-2400：剖面图
801：硬掩模
803、1001：光刻胶
805、1003、1101：开口
901、2203：沟槽
1201、1701：电介质
1501：导电材料
2101：层间介电层
2205：孔
2501、2503、2505、2507、2509、2511、2513、2515、2517、2519、2521、2523、2525：步骤
B、C：范围
D1、D2：距离
H1：高度
T1、T2：厚度
W1、W2、W3：宽度
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的多个不同实施例或实例。下文描述组件及布置的特定实例来简化本公开。当然，这些组件及布置仅为实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成以使得第一特征与第二特征可不直接接触的实施例。另外，本公开公开可在各种实例中重复附图标记及/或字母。这种重复是出于简化及清楚的目的，且本身并不指示所论述的各种实施例及/或配置之间的关系。
此外，为了易于描述，可在本文中使用例如“在……下”、“下方”、“下部”、“上方”、“上部”等的空间相关术语，以描述如图中所示出的一个组件或特征与另一组件或特征的关系。除图式中所描绘的定向以外，空间相关术语意图涵盖器件在使用或操作中的不同定向。器件可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
一些图像传感器包括半导体衬底，其配置有包括光电二极管的光探测器像素的阵列。光电二极管在半导体衬底内以隔离结构彼此分离。在某些情况下，隔离结构具有导电芯。施加合适的偏置电压(bias voltage)到导电芯可减少相邻光探测器像素之间的串扰(cross-talk)。在某些情况下，隔离结构形成在衬底的背侧中，而导电芯通过背面耦合到电压源。随着栅的间距变得更细，将形成在背侧中的隔离结构与形成在前侧的光电二极管及相关结构对位变得越来越困难。隔离结构可以形成并通过前侧耦合以促进对位。
前侧隔离结构(尤其是与前侧隔离结构耦合的通孔)导致在前侧的结构的拥挤。前侧上的其他结构通常包括转移栅电极及耦合浮接扩散区的通孔。这些结构的拥挤往往会限制减小像素尺寸的可能性。
本公开的一个方面是一种具有光探测器结构的集成电路器件，其通过将转移栅电极嵌入半导体衬底中来减少前侧上的拥挤。在一些实施例中，转移栅电极被局限(confined)在半导体衬底的前侧表面之下。在一些实施例中，转移栅电极在前侧表面下方间隔一定距离。在一些实施例中，转移栅电极的顶部位于或低于形成在半导体衬底中的浮接扩散区的底部。在一些实施例中，转移栅电极的顶部在浮接扩散区下方。将转移栅电极移至衬底中可减少表面拥挤。在一些实施例中，转移栅具有垂直通道。在一些实施例中，转移栅电极是整体式(monolithic)结构。整体式结构是由镶嵌(damascene)工艺所形成的结构类型。它具有大体上垂直的侧壁。
在一些实施例中，转移栅(transfer gate)电极部分地或完全地环绕浮接扩散区的范围(area)。在一些实施例中，转移栅电极完全围绕浮接扩散区的范围。在一些实施例中，转移栅是弯曲的，其中凹侧面向浮接扩散区的范围。在一些实施例中，转移栅电极夹住浮接扩散区范围的两个相对侧。这些结构增加了垂直沟道的范围，从而改善了栅极控制，同时限制了转移栅极占用的范围。
根据本发明的转移栅在前侧为通孔留出空间。其中一些通孔与浮接扩散区结合。在一些实施例中，对于每个光探测器像素，一个通孔耦合到一个浮接扩散区。在一些实施例中，耦合到浮接扩散区的通孔由多个相邻的光探测器像素共享。在一些实施例中，这种共享经由跨越每个光探测器像素的多个浮接扩散区的接点(contact)而发生。在一些实施例中，这种共享通过由多个光探测器像素所共享的一浮接扩散区而发生。
在一些实施例中，前侧上有通孔与隔离结构连接。在一些实施例中，每四个光探测器像素至少有一个这种通孔。在一些实施例中，每个光探测器像素至少有一个。具有高密集度(concentration)的这些通孔改善了隔离结构上的偏置电压的调节。
本教导的一些方面涉及其中隔离结构的形成与转移栅的形成结合的制造方法。在根据本公开的方法中，形成用于隔离结构的沟槽及用于转移栅的开口，使其同时存在于半导体衬底中。在一些实施例中，沟槽随着开口被刻蚀而加深。在一些实施例中，植入离子以用P型掺杂层铺衬(line)沟槽。此P型掺杂层可以为隔离结构提供电隔离。在一些实施例中，这种相同的P型掺杂层铺衬用于转移栅的开口。开口随后用转移栅电介质铺衬并用导电材料填充以提供转移栅电极。如此，可以在转移栅通道中与转移栅电介质紧邻的位置找到铺衬隔离结构的P型掺杂层。
在一些实施例中，当开口填充有导电材料时，沟槽填充有导电材料。在一些实施例中，隔离结构中的导电材料与构成转移栅电极的导电材料相同。在一些实施例中，执行刻蚀以使转移栅电极凹陷至前侧下方。在一些实施例中，这种相同的刻蚀使隔离结构的导电芯凹陷至前侧下方。在一些实施例中，由凹陷工艺产生的空隙被填充以形成介电插塞。这些介电插塞可能是整体式的。在一些实施例中，在形成这些介电插塞之后去除硬掩模，留下这些介电插塞突出于前侧之上。
图1示出了包括半导体衬底147的集成电路器件100的剖面图，其中有根据本公开的多个光探测器像素145的阵列139。图示了两个光探测器像素145。光探测器像素145由电压偏置深沟槽隔离(DTI)结构107所隔离。每个光探测器像素145包括N型掺杂区111及P型掺杂区109，其一起在半导体衬底147中形成PN二极管。转移栅130调制光子感应电荷(photon-induced charges)从N型掺杂区111到浮接扩散区121的转移。转移栅130包括转移栅电极125、转移栅电介质127及由P型掺杂区109所提供的通道144。
图2A是可对应于图1的集成电路器件100的平面图200A。图1的线A-A'对应于图2A，图2A的线D-D'对应于图1。如平面图200A所示，转移栅130是弯曲的，使得转移栅电极125的两个不同的范围(areas)出现在图1的剖面图中。转移栅电极125的这两个不同的范围夹住浮接扩散区121的范围。转移栅电极125中的凹侧201面向浮接扩散区121中的范围。在平面图200A中，转移栅电极125完全围绕浮接扩散区121的范围。转移栅电极125的曲率或缠绕增加了通道144的范围。
图2B是也可以对应于图1的集成电路器件100的另一个平面图200B。如平面图200B所示，转移栅电极125可以是方形边(square sided)。在此示例中，转移栅电极125也完全环绕浮接扩散区121的范围。在平面图200B中，转移栅电极125可以被视为是弯曲的，其中凹侧面向浮接扩散区121的范围。具体而言，内角是面向浮接扩散区121的范围的多个弯曲边。所指的范围是一个芯片范围。
回到图1，转移栅电极125往下凹陷至以一距离D1低于半导体衬底147的表面(前侧)143。在一些实施例中，距离D1为约100nm至约2000nm。在一些实施例中，距离D1为约400nm至约900nm。使转移栅电极125凹陷至低于前侧143可减少转移栅电极125及浮接扩散区121之间的泄漏(leakage)。半导体衬底147内及转移栅电极125正上方的体积由介电插塞123所填充。在一些实施例中，介电插塞123延伸至略高于前侧143。
转移栅电极125是具有大体上垂直的侧壁的整体式结构。整体式结构是由填充以掩模进行等离子刻蚀所形成的开口而产生的结构类型。侧壁的任何斜度都是刻蚀工艺的产物。垂直侧壁涉及具有大体上垂直的通道144的转移栅130。从N型掺杂区111转移到浮接扩散区121的电荷在大体上垂直的方向上移动。光探测器像素145具有垂直堆叠结构，使得浮接扩散区121的顶部在转移栅电极125的顶部之上，转移栅电极125的顶部在N型掺杂区111的顶部之上。
在一些实施例中，转移栅电极125具有大于其宽度W1的高度H1。在一些实施例中，高度H1是宽度W1的两倍或更多倍。使高度H1大于宽度W1有助于为转移栅130提供期望的通道长度，同时保持在小的范围内。
转移栅宽度W1主要受像素宽度W3的限制。在一些实施例中，像素宽度W3在约0.1μm至约2μm的范围(range)内。在一些实施例中，像素宽度W3在约0.3μm至约1μm的范围内。在一些实施例中，转移栅宽度W1为像素宽度W3的约25％至约90％。在一些实施例中，转移栅宽度W1至少约为像素宽度W3的一半。
在一些实施例中，转移栅电极125的厚度T1在约30nm至约200nm的范围内。在一些实施例中，厚度T1在约100nm至约160nm的范围内。如果厚度T1太小，转移栅电极125可能无法正常运作。如果厚度T1太大，通道144的范围可能会不合期望地减小，并且可能没有足够的空间用于浮接扩散区121。
在一些实施例中，浮接扩散区121具有在约50nm至约250nm范围内的宽度W2。在一些实施例中，宽度W2在从大约80nm到大约170nm的范围内。浮接扩散区121与转移栅电极125间隔距离D2。在一些实施例中，距离D2在约5nm至约30nm的范围内。在一些实施例中，距离D2在约10nm至约15nm的范围内。如果浮接扩散区121距离转移栅电极125太远，转移栅130可能无法正常工作。如果浮接扩散区121离转移栅电极125太近，则浮接扩散区121及转移栅电极125之间的泄漏可能会过多。
隔离结构107提供电气隔离并限制相邻光探测器像素145之间的串扰。隔离结构107可以是前侧隔离结构、背侧隔离结构或前侧及背侧隔离结构的组合。可以通过电介质或通过半导体掺杂来提供电隔离。在所示示例中，P型掺杂层105将导电芯110与N型掺杂区111电性隔离。由施加到导电芯110的偏置电压产生的电场可以提供额外的隔离。在一些实施例中，偏置电压是负电压。在一些实施例中，偏置电压为约-0.01V至约-5V。
在所示示例中，隔离结构107包括导电芯110，其通过通孔135耦合到金属互连141内的M1金属化层中的导线137，金属互连141设置在半导体衬底147的前侧143上。在一些实施例中，除了导电芯110之外或作为导电芯110的替代物，隔离结构107包括氧化物或一些其他合适的电介质材料。在一些实施例中，导电芯110的厚度T2在约50nm至约300nm的范围内。在一些实施例中，厚度T2在约100nm至约200nm的范围内。
导电芯110可具有与转移栅电极125相同的组成。邻近转移栅电介质127的P型掺杂层129可具有与邻近导电芯110的P型掺杂层105相似的厚度及掺杂剂浓度。P型掺杂层129对转移栅130的操作影响很小或没有影响。导电芯110凹陷至比前侧143低了与转移栅电极125大致相同的距离D1。半导体衬底147内及导电芯110正上方的体积可以介电插塞101填充，且介电插塞101具有与转移栅电极125上方的介电插塞123相同的成分及厚度。重P型掺杂表面层103可以邻近前侧143设置以改善电性隔离。
光探测器像素145形成具有背侧照明的CMOS图像传感器。背侧149上的微透镜161可以将光引导通过滤色器163并进入光探测器像素145。包含背侧金属栅169的复合栅151可有助于将光引导到光探测器像素145中并在其中分离光。
图3A提供了图1中标示的范围B的放大图300A。如该放大图所示，浮接扩散区121的底部303与转移栅电极125的顶部301在垂直方向上对齐。在此配置中，浮接扩散区121处于充当用于转移栅130的漏极的良好位置，同时将浮接扩散区121及转移栅电极125之间的泄漏维持至最小。
图3B提供了示出替代实施例的放大图300B，其中浮接扩散区121的底部303移位到转移栅电极125的顶部301之上。这种配置允许浮接扩散区121变宽，同时让转移栅电极125及浮接扩散区121之间维持距离D2。
图3C提供了图示替代实施例的放大图300C，其中浮接扩散区121的底部303低于转移栅电极125的顶部301。这种构造比图3A的放大图300A的构造更容易制造，因为距离D2由转移栅电极125及浮接扩散区121之间的侧向位移所控制并且不受浮接扩散区121的深度的小变化的影响。
图4A提供了图1中标示的范围C的放大图400A。如该放大图所示，N型掺杂区111的顶部403与转移栅电极125的底部401在垂直方向上对齐。在此配置中，N型掺杂区111处于充当用于转移栅130的源极的良好位置，同时使N型掺杂区111与转移栅电极125之间的泄漏维持至最小。
图4B提供了放大图400B，示出了替代实施例，其中N型掺杂区111的顶部403低于转移栅电极125的底部401。在此配置中，可以有效地增加通道144的长度而不增加转移栅电极125的尺寸。
图4C提供了图示替代实施例的放大图400C，其中N型掺杂区111的顶部403在转移栅电极125的底部401上方。这种配置比图4A的放大图400A更容易制造，因为无需精确对位N型掺杂区111的顶部403及转移栅电极125的底部401即可维持转移栅130及N型掺杂区111之间的良好连通。
图5A是可对应于图1的集成电路器件100的另一平面图500A。平面图500A类似于图2A的平面图200A，不同之处在于在平面图500A中转移栅130没有完全包围浮接扩散区121的范围。在平面图500A中，转移栅电极125围绕浮接扩散区121的范围覆盖弧(arc)501。弧501小于360度，其留下开口503。在一些实施例中，弧501大于180度。在一些实施例中，弧501为270度或更大。通常，弧越大，栅极控制就越大，转移栅130的阀值电压(threshold voltage)越低。
图5B是平面图500B，其与平面图500A的相似之处在于转移栅130没有完全包围浮接扩散区121的范围。平面图500B与平面图500A的不同之处在于它以正方形转移栅电极125说明了相同的概念。转移栅电极125具有宽度为W3的间隙。在一些实施例中，宽度W3为约30nm至约200nm。在一些实施例中，宽度W3为约50nm至约80nm。保持宽度W3较小会增加转移栅130的有功能的范围。
图6A示出了替代实施例的平面图600A，其中四个光探测器像素145中的浮接扩散区121A通过在半导体衬底147的前侧143(参见图1)上方的接点601有效地联合(united)。如图5A的平面图500A所示，转移栅电极125中的开口503允许浮接扩散区121A延伸超出相应转移栅电极125的周边。这种配置结合了多个浮接扩散区121A的容量，并减少了用于与浮接扩散区121A连接的通孔131(见图1)的数量。
图6B示出了其中单个浮接扩散区121B由四个光探测器像素145共享的替代实施例的平面图600B。该实施例可以用低于半导体衬底147的前侧143(参见图1)的隔离结构107A来实现。例如，隔离结构107A可以是背侧隔离结构。如图5A的平面图500A所示的转移栅电极125中的开口503允许浮接扩散区121B在半导体衬底147内联合。
图7至图24提供了剖面图700-2400，其示出了根据本公开的一些实施例形成具有光探测器像素阵列的集成电路器件的方法。虽然参考方法的各种实施例描述了图7至图24，但是应当理解，图7至图24中所示的结构不限于该方法，而是可以独立于该方法。图7到图24被描述为一系列步骤(acts)。在其他实施例中可以改变这些步骤的顺序。虽然图7至图24示出及描述了一组特定的步骤，但是在其他实施例中可以省略一些步骤。此外，未示出及/或描述的步骤可以包括在其他实施例中。虽然图7至图24的方法说明了图1的集成电路器件100的形成，但该方法可用于形成其他集成电路器件。
该方法可以从图7的剖面图700所示的半导体衬底147的多个毯式植入开始。这些毯式植入产生N型掺杂区111、P型掺杂区109及重P型掺杂表面层103。N型掺杂区111本身可以由不同浓度及能级的多个植入而形成，以便为造成的(resulting)PN二极管产生期望的掺杂分布。在一些实施例中，N型掺杂区111具有在约1013/cm3到约1018/cm3的范围内的掺杂浓度。在一些实施例中，P型掺杂区109具有在约1015/cm3到约1019/cm3的范围内的掺杂浓度。在一些实施例中，重P型掺杂表面层103具有至少约1020/cm3的掺杂浓度。
半导体衬底147例如可以是硅衬底。半导体衬底147也可以是另一种合适的半导体材料或绝缘体或其他支撑物上的半导体。其他可能合适的半导体材料包括元素半导体，例如金刚石或锗；砷化镓、碳化硅、砷化铟、磷化铟等半导体化合物；碳化硅锗、磷化镓砷、磷化镓铟等合金半导体。
如图8的剖面图800所示，该方法可以继续形成及图案化硬掩模801。以图案化形成硬掩模801中的开口805。图案化工艺可包括使用光刻胶803的光刻工艺。图案化之后，可以剥离光刻胶803。硬掩模801可以是氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、类似物或任何其他合适的硬掩模材料。
如图9的剖面图900所示，硬掩模801可用于图案化多个沟槽901的栅(grid)。如图10的剖面图1000所示，可以形成另一个光刻胶1001并用于在硬掩模801中刻蚀额外的开口1003。如图11的剖面图1100所示，可以剥离光刻胶1001并且使用改过的硬掩模801来刻蚀开口1101并同时加深沟槽901。在一些实施例中，沟槽901的最终深度在约500nm至约5000nm的范围内。在一些实施例中，沟槽901的最终深度在约1000nm至约3000nm的范围内。
如图12的剖面图1200所示，沟槽901可以衬有电介质1201，随后掺杂以在与沟槽901接壤(borders)的半导体衬底147中形成P型掺杂层105。P型掺杂层105可以掺杂到比P型掺杂区109更高的浓度。在一些实施例中，P型掺杂层105的掺杂浓度在约1015/cm3至约1021/cm3的范围内。电介质1201也可以沉积在开口1101中并且掺杂也可以在与开口1101接壤的半导体衬底147中形成P型掺杂层129。电介质1201可以是诸如氧化硅(SiO)等的氧化物或任何其他合适的电介质或有助于掺杂工艺的其他材料。在掺杂之后，可以去除电介质1201，如图13的剖面图1300所示。移除工艺可以是干刻蚀、湿刻蚀或任何其他合适的工艺。
如图14的剖面图1400所示，工艺可以继续在开口1101中形成转移栅电介质127。在一些实施例中，转移栅电介质127是半导体衬底147的氧化物并且由氧化工艺形成。在一些实施例中，转移栅电介质127通过沉积形成。在一些实施例中，转移栅电介质127是氧化硅(SiO)等。在一些实施例中，转移栅电介质127是高介电系数(high-K)电介质。转移栅电介质127可以通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、类似物或任何其他合适的工艺来沉积。可以形成掩模1401以防止在沟槽901中形成转移栅电介质。
如图15的剖面图1500所示，可沉积导电材料1501以填充沟槽901及开口1101。可以使用任何合适的导电材料。在一些实施例中，导电材料1501为掺杂多晶硅(dopedpolysilicon)等。在一些实施例中，导电材料1501为金属、金属化合物等。导电材料1501可以通过PVD、CVD、ALD、化学镀、电镀、类似物或任何其他合适的工艺来沉积。
如图16的剖面图1600所示，可以执行工艺以使导电材料1501凹陷入开口1101及沟槽901内。可以使用任何工艺或工艺的组合。在一些实施例中，凹陷(recessing)工艺包括干刻蚀工艺。当导电材料1501为多晶硅等时，凹陷工艺更容易。保留在沟槽901内的导电材料1501提供导电芯110。保留在开口1101内的导电材料1501提供转移栅电极125。
如图17的剖面图1700所示，可以沉积电介质1701以填充开口1101及沟槽901的被凹陷工艺暴露的上部。电介质1701可以是氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、类似物或任何其他合适的电介质。在一些实施例中，电介质1701是二氧化硅(SiO2)。电介质1701可以通过PVD、CVD、ALD、类似物或任何其他合适的工艺来沉积。在一些实施例中，电介质1701通过高密度等离子体CVD工艺等沉积。
如图18的剖面图1800所示，可以去除电介质1701的多余部分，使得电介质1701的剩余部分形成介电插塞101及介电插塞123。移除工艺可包括化学机械抛光(CMP)、类似物或任何其他合适的工艺。
如图19的剖面图1900所示，可以去除在CMP之后残留的部分硬掩模801。移除工艺可以是湿刻蚀、类似物或任何其他合适的工艺。在一些实施例中，移除工艺包括用磷酸(H3PO4)刻蚀。移除工艺可能会使介电插塞101的顶部略高于半导体衬底147的前侧143。在一些实施例中，介电插塞101的顶部高于前侧143约10nm至约200nm。
如图20的剖面图2000所示，可以对掩模2001图案化并植入掺杂剂以形成浮接扩散区121。浮接扩散区121为N型掺杂。在一些实施例中，掺杂浓度在约1013/cm3至约1018/cm3的范围内。在一些实施例中，掺杂浓度在约1018/cm3至约1021/cm3的范围内。在一些实施例中，可以同时在半导体衬底147的其他区域中形成用于晶体管的源极/汲极区。掺杂之后，可以剥离掩模2001。
如图21的剖面图2100所示，层间(interlevel)介电层2101可以形成在前侧143之上。层间介电层2101可以是二氧化硅(SiO2)、低k电介质或极低k电介质。层间介电层2101可以通过例如化学气相沉积CVD、ALD等形成。在一些实施例中，层间介电层2101使用原硅酸四乙酯(TEOS)通过等离子体增强CVD(plasma-enhanced CVD,PECVD)形成。
如图22的剖面图2200所示，层间介电层2101可以被图案化为双镶嵌工艺。剖面图2200示出了在沟槽2203已经被图案化、第二光刻胶掩模2201已经形成且第二刻蚀工艺已经被执行以形成孔2205之后的中间阶段。双镶嵌工艺也可使用一个先通孔(via-first)双镶嵌工艺或者两个单镶嵌工艺来替代。
如图23的剖面图2300所示，沟槽2203及孔2205可以填充有导电材料以形成通孔131、通孔133、通孔135及包括导线137的M1金属化层。导电材料可以通过PVD、CVD、ALD、电镀、化学镀、类似物或任何其他合适的工艺来沉积。可以通过诸如CMP等的平坦化工艺来去除多余的导电材料。可以使用任何合适的导电材料。在一些实施例中，导电材料是金属。
如图24的剖面图2400所示，可以形成额外的通孔层及金属化层以完成金属互连141的形成。器件可以通过金属互连141与第二衬底(未绘示)接合，之后使半导体衬底147变薄。第二衬底可以在变薄工艺期间及之后提供结构完整性。在一些实施例中，半导体衬底147被减薄至约1μm至约5μm的范围内。在一些实施例中，半导体衬底147被减薄到约2μm至约4μm的范围内。
之后可以进行附加处理以在背侧149上形成结构以提供图1的集成电路器件100等。附加处理可以包括沉积隔离层167、沉积复合栅堆叠、刻蚀以从复合栅堆叠定义出复合栅151、沉积封装(encapsulation)层165、形成滤色器163以及形成微透镜161。
隔离层167可以包括氧化硅(SiO)、类似物或任何其他合适的电介质或电介质的组合。复合栅151可以包括背侧金属栅169、介电层171及硬掩模层173。背侧金属栅169可包括任何合适的金属或金属的组合。在一些实施例中，背侧金属栅169包括钨(W)、类似物或一些其他合适的金属。介电层171可以是或包括氧化硅(SiO)、类似物或任何其他合适的电介质。硬掩模层173可以是氮化物、碳化物、类似物、它们的组合或任何其他合适的硬掩模材料。这些层可以通过CVD、PVD、电镀、化学镀、类似物或任何其他合适的工艺的组合来沉积。封装层165可以是氧化物、类似物或一些其他合适的电介质。滤色器163及微透镜161可以具有任何合适的成分并且可以由任何合适的工艺形成。
图25呈现根据本公开的可用于形成具有光探测器像素阵列的集成电路器件的工艺2500的流程图。虽然图25的工艺2500在本文中被示出及描述为一系列步骤或事件，但应当理解，此类步骤或事件的示出顺序不应被解释为限制性意义。例如，一些步骤可能以不同的顺序发生及/或与除了本文所示及/或描述的那些之外的其他步骤或事件同时发生。此外，并非所有示出的步骤都是用以实施本文描述的一个或多个方面或实施例的必要步骤，并且本文描述的一个或多个步骤可以在一个或多个分开的步骤及/或阶段中执行。
工艺2500以步骤2501开始，一系列的毯式掺杂剂植入(blanket dopantimplants)至少形成用于光探测器像素阵列的多个PN二极管层。图7的剖面图700提供了示例。
工艺2500继续进行步骤2503，根据本公开，刻蚀衬底以形成用于隔离多个光探测器像素的多个沟槽的栅以及形成用于多个转移栅电极的多个开口。根据一些实施例，这些沟槽及这些开口的形成是结合的。图8-11的剖面图800-1100提供了示例。
步骤2505是掺杂剂植入工艺，其在沟槽周围产生P型掺杂层以提供电隔离。这可包括沉积衬里层，以减少掺杂工艺期间的衬底损坏。在掺杂工艺之后，可以移除衬里层。图12及图13的剖面图1200-1300提供了示例。P型掺杂层也可以形成在用于转移栅的开口的周围。
步骤2507是形成用于转移栅的一层栅极电介质。图14的剖面图1400提供了示例。掩模可用于防止此层形成在沟槽中。
步骤2509是沉积导电材料以填充沟槽及孔。沟槽中沉积的导电材料为深沟槽隔离(DTI)结构提供了导电芯。沉积在孔中的导电材料提供了转移栅电极。图15的剖面图1500提供了示例。
步骤2511是使转移栅电极凹陷至半导体衬底的表面之下。工艺包括刻蚀并且更可使DTI结构的导电芯凹陷。图16的剖面图1600提供了示例。
步骤2513是沉积电介质以填充半导体衬底中经由步骤2511的凹陷工艺而空出(voided)的范围，图17的剖面图1700提供了示例。
步骤2515是CMP或用以移除步骤2513所沉积的电介质的多余部分的其他工艺。CMP工艺可以移除用于步骤2503的硬质掩模层。图18的剖面图1800提供了示例。
步骤2517是移除硬掩模的任何剩余部分。在一些实施例中，这是湿刻蚀。在一些实施例中，此工艺留下一些在步骤2513中沉积的电介质，其突出至半导体衬底的表面之上。图19的剖面图1900提供了示例。
步骤2519是形成浮接扩散区的掺杂剂植入工艺。图20的剖面图2000提供了示例。这种掺杂也可以提供晶体管源极/汲极植入。
步骤2521是在前侧形成金属互连的后道工序(back-end-of-line,BEOL)。图21-24的剖面图2100-2400提供了示例。
步骤2523是翻转及减薄半导体衬底。步骤2525是在半导体衬底的背侧上进行的工艺。这可包括形成背侧金属栅、滤色器及微透镜。图1提供了造成的(resulting)结构的示例。在一些实施例中，用于光探测器像素的隔离结构形成于工艺的这个阶段。
本教导的一些方面涉及集成电路器件，其包括半导体衬底及包括光电二极管、转移栅电极及浮接扩散区的光探测器像素。所述光电二极管以及所述浮接扩散区在所述半导体衬底中。转移栅电极被局限在所述半导体衬底的前侧之下。在一实施例中，所述转移栅电极的顶部在所述浮接扩散区的顶部或低于所述浮接扩散区的顶部。在一实施例中，所述转移栅电极是弯曲的，凹侧面向所述浮接扩散区的范围。在一实施例中，所述转移栅电极环绕所述浮接扩散区的范围。在一实施例中，集成电路器件还包括包围所述光探测器像素的隔离结构、位于所述半导体衬底之上的金属互连以及耦合所述隔离结构至所述金属互连的通孔。在一实施例中，所述光探测器像素是多个光探测器像素的阵列中的一个；所述隔离结构是具有对应所述光探测器像素的多个开口的栅的一部分；所述通孔是耦合所述隔离结构至所述金属互连的多个通孔中的一个；以及所述多个通孔的数量至少是所述多个光探测器像素的数量的四分之一。在一实施例中，所述光探测器像素是所述多个光探测器像素的阵列中的一个；所述隔离结构是具有对应所述光探测器像素的开口的栅的一部分；所述通孔是耦合所述隔离结构至所述金属互连的多个通孔中的一个；以及所述的多个通孔的数量与所述多个光探测器像素的数量一一对应。在一实施例中，集成电路器件还包括围绕所述光探测器像素的隔离结构，其中所述隔离结构包括导电芯并且所述导电芯的上表面与所述转移栅电极的上表面在垂直方向上对齐。在一实施例中，集成电路器件还包括：围绕所述光探测器像素的隔离结构以及直接介于所述导电芯以及所述半导体衬底的前侧之间的介电插塞，其中所述隔离结构包括导电芯。在一实施例中，所述转移栅还包括转移栅电介质以及通道区域；以及紧邻所述转移栅电介质的所述通道区域的一层，所述层比所述通道区域的其余层的P型掺杂更重。
本教导的一些方面涉及集成电路器件，其包括半导体衬底及包括光电二极管、转移栅及浮接扩散区的光探测器像素。所述光电二极管以及所述浮接扩散区在所述半导体衬底中。所述转移栅包括至少部分地环绕所述浮接扩散区的范围的电极。在一实施例中，所述电极夹住所述浮接扩散区的相对两侧。在一实施例中，所述电极是整体式结构。在一实施例中，所述电极嵌入在所述半导体衬底内。
本教导的一些方面涉及一种方法，其包括：提供具有前侧以及背侧的半导体衬底；在所述半导体衬底中形成n型掺杂区；在所述n型掺杂区上方形成p型掺杂区，使得所述n型掺杂区以及所述p型掺杂区形成PN结；在所述前侧中刻蚀开口；以栅极电介质铺衬所述开口；沉积导电材料以填充所述开口；去除所述导电材料的一部分，使得沉积在所述开口之内的所述导电材料与沈积在所述开口之外的任何的所述导电材料分离；以及掺杂以形成浮接扩散区；其中所述方法形成包括所述PN结的光电二极管；以及所述开口中的所述导电材料在所述n型掺杂区域以及所述浮接扩散区之间形成用于转移栅的转移栅电极。在一实施例中，所述转移栅电极至少部分地环绕所述浮接扩散区的范围。在一实施例中，所述转移栅电极完全环绕所述浮接扩散区的范围。在一实施例中，所述的方法还包括：在所述半导体衬底中刻蚀沟槽；其中沉积导电材料是在所述沟槽中沉积所述导电材料；以及在所述沟槽中的所述导电材料形成隔离结构的一部分于所述光电二极管的周围。在一实施例中，所述的方法还包括：在所述开口内刻蚀以使所述转移栅电极凹陷；以及沉积电介质以填充位于所述转移栅电极上方的所述开口。在一实施例中，所述的方法还包括：形成隔离结构于所述光电二极管的周围；形成介电层于所述前侧之上；以及形成穿过所述介电层的通孔，其中所述通孔与所述转移栅电极、所述浮接扩散区及所述隔离结构耦合。
以上概述了几个实施例的特征，以便本领域的技术人员可以更好地理解本公开的方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为设计或修改其他工艺及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。本领域的技术人员也应该认识到，这样的等同结构并不脱离本公开的精神及范围，并且他们可以在不脱离本公开的精神及范围的情况下对其进行各种更改、替换及更改。

Claims (10)

1.一种集成电路器件，其特征在于，包括：
半导体衬底；以及
光探测器像素，包括光电二极管、包括转移栅电极的转移栅以及浮接扩散区；
其中所述光电二极管以及所述浮接扩散区在所述半导体衬底中；以及
所述转移栅电极被局限在所述半导体衬底的前侧之下。
2.根据权利要求1所述的集成电路器件，其特征在于，所述转移栅电极的顶部在所述浮接扩散区的顶部或低于所述浮接扩散区的顶部。
3.根据权利要求1所述的集成电路器件，其特征在于，所述转移栅电极是弯曲的，凹侧面向所述浮接扩散区的范围。
4.根据权利要求1所述的集成电路器件，其特征在于，还包括：
隔离结构，包围所述光探测器像素；
金属互连，位于所述半导体衬底之上；以及
通孔，耦合所述隔离结构至所述金属互连，其中：
所述光探测器像素是多个光探测器像素的阵列中的一个；
所述隔离结构是具有对应所述光探测器像素的多个开口的栅的一部分；
所述通孔是耦合所述隔离结构至所述金属互连的多个通孔中的一个；以及
所述多个通孔的数量至少是所述多个光探测器像素的数量的四分之一或与所述多个光探测器像素的数量一一对应。
5.根据权利要求1所述的集成电路器件，其特征在于，还包括围绕所述光探测器像素的隔离结构，其中所述隔离结构包括导电芯并且所述导电芯的上表面与所述转移栅电极的上表面在垂直方向上对齐。
6.根据权利要求1所述的集成电路器件，其特征在于，还包括：
隔离结构，围绕所述光探测器像素，其中所述隔离结构包括导电芯；以及
介电插塞，直接介于所述导电芯以及所述半导体衬底的前侧之间。
7.根据权利要求1所述的集成电路器件，其特征在于，其中：
所述转移栅还包括转移栅电介质以及通道区域；以及
紧邻所述转移栅电介质的所述通道区域的一层，所述层比所述通道区域的其余层的P型掺杂更重。
8.一种集成电路器件，其特征在于，包括：
半导体衬底；以及
光探测器像素包括光电二极管、转移栅以及浮接扩散区；
其中所述光电二极管以及所述浮接扩散区在所述半导体衬底中；以及
所述转移栅包括至少部分地环绕所述浮接扩散区的范围的电极。
9.根据权利要求8所述的集成电路器件，其特征在于，所述电极夹住所述浮接扩散区的相对两侧。
10.根据权利要求8所述的集成电路器件，其特征在于，所述电极是整体式结构，且所述电极嵌入在所述半导体衬底内。
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