KR20230141394A - 이미지 센서 성능을 증가시키기 위한 격리 구조체 - Google Patents
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Abstract
본 개시의 다양한 실시예들은 기판 내에 배치된 복수의 광검출기들을 포함하는 이미지 센서에 관한 것이다. 기판은 후측면 반대측에 있는 전측면을 포함한다. 외측 격리 구조체가 기판에 배치되고 복수의 광검출기들을 측방향으로 둘러싼다. 외측 격리 구조체는 제1 높이를 갖는다. 내측 격리 구조체는 외측 격리 구조체의 측벽들 사이에서 이격된다. 내측 격리 구조체는 복수의 광검출기들에서 인접한 광검출기들 사이에 배치된다. 외측 격리 구조체 및 내측 격리 구조체는 후측면으로부터 전측면을 향해 각각 연장된다. 내측 격리 구조체는 제1 높이보다 작은 제2 높이를 포함한다.
Description
본 출원은 2022년 3월 30일에 출원된 미국 가출원 제 63/325,254 호의 이익을 주장하며, 이 가출원의 내용은 그 전체가 참조로서 본원에 포함된다.
많은 오늘날의 전자 디바이스들(예를 들어, 디지털 카메라들, 광학 이미징 디바이스들 등)은 이미지 센서들을 포함한다. 이미지 센서들은 광학 이미지들을 디지털 이미지들로서 나타내어질 수 있는 디지털 데이터로 변환한다. 이미지 센서는, 디지털 데이터로의 광학 이미지의 변환을 위한 유닛 디바이스들인 픽셀 센서들의 어레이를 포함한다. 일부 유형들의 픽셀 센서들은 전하 결합 디바이스(charge-coupled device; CCD) 이미지 센서들 및 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 이미지 센서들을 포함한다. CCD 픽셀 센서들과 비교하여, 낮은 전력 소비, 작은 사이즈, 빠른 데이터 프로세싱, 데이터의 직접 출력, 및 낮은 제조 비용으로 인해, CMOS 픽셀 센서들이 선호된다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명확성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서의 일부 실시예들의 단면도를 예시한다.
도 2a 내지 도 2e는 라인(A-A')을 따라 취해진 도 1의 이미지 센서의 일부 실시예들의 다양한 상면도들을 예시한다.
도 3a는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시한다.
도 3b는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 외측 격리 구조체의 바닥면이 기판의 전측면(front-side surface)과 정렬된다.
도 3c는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 외측 격리 구조체의 바닥면이 기판의 전측면 수직으로 위에 있다.
도 3d는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 외측 격리 구조체의 바닥면이 기판의 전측면 수직으로 위에 있다.
도 3e는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 웰 영역이 외측 및 내측 격리 구조체들의 측벽들을 따라 배치된다.
도 3f는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 내측 격리 구조체가 플로팅 확산 노드(floating diffusion node)와 접촉한다.
도 3g는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 단일 광 필터(light filter)가 내측 격리 구조체 위에 있고 단일 마이크로렌즈가 내측 격리 구조체 위에 있다.
도 4는 저부 반도체 구조체 위에 있는 이미지 센서 구조체를 포함하는 집적 칩의 일부 실시예들의 단면도를 예시한다.
도 5 내지 도 18은 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서를 형성하기 위한 방법의 일부 실시예들의 단면도들을 예시한다.
도 19는 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서를 형성하기 위한 방법의 일부 실시예들에 따른 흐름도를 예시한다.
도 1은 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서의 일부 실시예들의 단면도를 예시한다.
도 2a 내지 도 2e는 라인(A-A')을 따라 취해진 도 1의 이미지 센서의 일부 실시예들의 다양한 상면도들을 예시한다.
도 3a는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시한다.
도 3b는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 외측 격리 구조체의 바닥면이 기판의 전측면(front-side surface)과 정렬된다.
도 3c는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 외측 격리 구조체의 바닥면이 기판의 전측면 수직으로 위에 있다.
도 3d는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 외측 격리 구조체의 바닥면이 기판의 전측면 수직으로 위에 있다.
도 3e는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 웰 영역이 외측 및 내측 격리 구조체들의 측벽들을 따라 배치된다.
도 3f는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 내측 격리 구조체가 플로팅 확산 노드(floating diffusion node)와 접촉한다.
도 3g는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 예시하고, 여기서 단일 광 필터(light filter)가 내측 격리 구조체 위에 있고 단일 마이크로렌즈가 내측 격리 구조체 위에 있다.
도 4는 저부 반도체 구조체 위에 있는 이미지 센서 구조체를 포함하는 집적 칩의 일부 실시예들의 단면도를 예시한다.
도 5 내지 도 18은 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서를 형성하기 위한 방법의 일부 실시예들의 단면도들을 예시한다.
도 19는 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서를 형성하기 위한 방법의 일부 실시예들에 따른 흐름도를 예시한다.
본 개시는 본 개시의 상이한 특징을 구현하기 위한 많은 상이한 실시예, 또는 예시를 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
일부 상보형 금속 산화물 반도체 이미지 센서(complementary metal-oxide semiconductor image sensor; CIS)들은 픽셀 센서들의 어레이를 갖는다. 픽셀 센서는 광검출기를 사용하여 입사 방사선(예를 들어, 가시 광)을 기록하고, 기판의 전측 상에 배치된 복수의 픽셀 디바이스들[예를 들어, 전달 트랜지스터(transfer transistor), 리셋 트랜지스터 등]로 기록의 디지털 판독을 용이하게 한다. 픽셀 센서들은 광검출기들의 어레이(예를 들어, 2x2, 2x4, 또는 4x4 광검출기 픽셀 센서)를 포함한다. 그러한 픽셀 센서들에서, 광검출기들의 어레이는 플로팅 확산 노드 주위에 배치된다. 더 낮은 제조 비용을 달성하고 디바이스 밀도를 증가시키기 위해, 디바이스 기하구조들이 스케일 다운(scale down)될 수 있다. 디바이스 스케일링으로 인해, 각각의 광검출기들의 사이즈가 감소되고 [예를 들어, 픽셀 센서의 피치(pitch)를 감소시키는 것으로 인해] 광검출기들이 서로 더 근접한다. 인접한 광검출기들 사이의 전기적 및 광학적 격리가 CIS에서 블루밍(blooming)을 감소시키고 양자 효율(quantum efficiency; QE)을 증가시키기 위해 구현될 수 있다. 깊은 트렌치 격리(deep trench isolation; DTI) 구조체가 기판의 후측면(back-side surface) 내에/상에 배치된다. 일반적으로, DTI 구조체는 광검출기들의 외측 둘레 주위를 측방향으로(laterally) 감싸는 외측 영역 및 인접한 광검출기들 사이에 배치된 내측 영역을 포함한다. DTI 구조체는 광검출기들 및 인접한 픽셀 센서들 사이의 격리를 증가시키도록 구성되고, 이에 의해 CIS의 전체 성능을 증가시키고 디바이스 피처들의 스케일링 다운을 용이하게 한다.
위의 CIS가 갖는 문제점들은 인접한 광검출기들 및/또는 픽셀 센서들 사이의 크로스 토크(cross-talk) 및 인접한 픽셀 센서들 사이의 빈약한 전기적 격리를 포함한다. 예를 들어, DTI 구조체의 외측 영역 및 내측 영역은 기판의 높이보다 일반적으로 작은 동일한 높이를 가질 수 있다. 이는, 내측 및 외측 영역들이 동시에 형성될 수 있어서 제조 비용을 감소시킬 수 있지만, DTI 구조체의 내측 및 외측 영역들 둘 다의 더 작은 높이가 CIS의 광학적 및 전기적 격리를 감소시킬 수 있다. 예를 들어, DTI 구조체의 외측 영역의 더 작은 높이에 의해, 기판의 일부가 DTI 구조체의 외측 영역의 바닥면으로부터 기판의 전측면까지 연장된다. 기판의 후측면에 대해 비스듬히(at an angle) 배치되는 입사 광이 기판의 이 일부를 가로질러 인접한 픽셀 센서로 이동할 수 있고, 이에 의해 인접한 광검출기들 및/또는 픽셀 센서들 사이의 크로스 토크를 증가시킨다. 또한, 인접한 픽셀 센서들의 픽셀 디바이스들 사이의 전기적 격리가 감소된다. 격리를 증가시키기 위한 노력으로, DTI 구조체의 외측 영역 및 내측 영역 둘 다의 높이가 증가될 수 있다. 그러나, 이는 픽셀 센서들의 도핑된 영역들에 데미지를 주고/데미지를 주거나(예를 들어, 플로팅 확산 노드에 데미지를 줄 수 있음) 픽셀 디바이스들에 데미지를 주는, DTI 구조체의 내측 영역에 대해 개구부를 형성하는데 이용되는 에칭 프로세스를 초래할 수 있다. 또한, DTI 구조체의 내측 영역의 높이를 증가시키는 것은 픽셀 디바이스들의 도핑된 영역들 및/또는 플로팅 확산 노드에 대한 면적을 감소시킬 수 있고, 이에 의해 CIS의 전기적 성능을 감소시킨다.
일부 실시예들에서, 본 출원은 상이한 높이들을 갖는 내측 격리 구조체 및 외측 격리 구조체를 포함하는 격리 구조체를 갖는 픽셀 센서에 관한 것이다. 예를 들어, 픽셀 센서는 기판에 배치된 복수의 광검출기들 및 기판의 전측면을 따라 배치된 복수의 픽셀 디바이스들(예를 들어, 전달 트랜지스터들)을 포함할 수 있다. 플로팅 확산 노드는 복수의 광검출기들의 중앙에 기판 내에 배치된다. 기판의 전측면 상에 상호연결 구조체가 배치되고 복수의 광검출기들 및 복수의 픽셀 디바이스들에의 전기적 결합을 제공한다. 기판의 후측면에 격리 구조체가 배치되고 내측 격리 구조체 및 외측 격리 구조체를 포함한다. 외측 격리 구조체는 복수의 광검출기들 및 픽셀 디바이스들 주위를 측방향으로 감싸고, 이에 의해 픽셀 센서의 외측 영역을 구획(demarcate)한다. 내측 격리 구조체는 그리드 형상이고 복수의 광검출기들에서 인접한 광검출기들 사이에 배치된다. 외측 격리 구조체의 제1 높이가 내측 격리 구조체의 제2 높이보다 크다. 이는, 부분적으로, 외측 격리 구조체가 픽셀 센서의 광검출기들 및 픽셀 디바이스들, 및 기판 내에/상에 배치된 다른 광검출기들 및 반도체 디바이스들 사이의 광학적 및 전기적 격리를 증가시키는 것을 용이하게 한다. 또한, 내측 격리 구조체의 더 작은 제2 높이는, 픽셀 센서의 도핑된 영역들(예를 들어, 플로팅 확산 노드) 및/또는 복수의 픽셀 디바이스들에의 데미지를 경감시키면서 광학적 및 전기적 격리를 증가시키는 것을 용이하게 한다. 따라서, 상이한 높이들을 갖는 내측 격리 구조체 및 외측 격리 구조체가 픽셀 센서의 전체 성능을 증가시킨다.
도 1은 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서의 일부 실시예들의 단면도(100)를 예시한다.
이미지 센서는 기판(104) 내에 배치된 복수의 광검출기들(122) 및 기판(104)의 전측면(104f)을 따라 배치된 상호연결 구조체(102)를 포함한다. 일부 실시예들에서, 기판(104)은 임의의 반도체 바디(예를 들어, 벌크 실리콘)를 포함하고/포함하거나 제1 도핑 유형[예를 들어, p형(p-type)]을 갖는다. 상호연결 구조체(102)는 상호연결 유전체 구조체(106), 복수의 전도성 와이어들(108), 및 복수의 전도성 비아들(110)을 포함한다. 복수의 픽셀 디바이스들(112)이 기판(104)의 전측면(104f)을 따라 배치되고 픽셀 디바이스들(112)은 복수의 전도성 와이어들 및 비아들(108, 110)에 의해 서로 그리고/또는 다른 반도체 디바이스들(미도시)에 전기적으로 결합된다. 복수의 픽셀 디바이스들(112)은 게이트 전극(116), 및 게이트 전극(116)과 기판(104)의 전측면(104f) 사이에 배치된 게이트 유전체층(114)을 포함할 수 있다.
복수의 픽셀 센서들(103)이 기판(104)을 가로질러 배치된다. 광검출기들(122)은 복수의 픽셀 센서들(103)을 가로질러 배치되고 제1 도핑 유형(예를 들어, p형)과는 반대인 제2 도핑 유형[예를 들어, n형(n-type)]을 각각 포함할 수 있다. 다양한 실시예들에서, 제1 도핑 유형은 p형이고 제2 도핑 유형은 n형이거나 또는 그 반대이다. 다양한 실시예들에서, 플로팅 확산 노드(126)가 기판(104)에 전측면(104f)을 따라 배치되고 제2 도핑 유형(예를 들어, n형)을 포함한다. 플로팅 확산 노드(126)는 대응하는 픽셀 센서의 중앙에 또는 인접한 광검출기들의 그룹의 중앙에 배치될 수 있다(예를 들어, 광검출기들의 2x2 어레이의 중앙에 배치됨). 광검출기들(122)은 입사 광(예를 들어, 광자들)을 흡수하도록 구성되고, 입사 광에 대응하는 각자의 전기 신호들을 생성한다. 그러한 실시예들에서, 광검출기들(122)은 입사 광으로부터 전자 정공 쌍(electron-hole pair)들을 생성할 수 있다. 다양한 실시예들에서, 픽셀 디바이스들(122)은 복수의 광검출기들(122)로부터의 생성된 전기 신호들의 판독을 수행하도록 구성될 수 있다. 예를 들어, 픽셀 디바이스들(112)은, 플로팅 확산 노드(126)와 인접한 광검출기들(122) 사이의 기판(104)에 전도성 채널을 선택적으로 형성하여 광검출기들(122) 내의 (예를 들어, 입사 방사선을 흡수한 것을 통해) 축적된 전하를 플로팅 확산 노드(126)에 전달하도록 구성된 하나 이상의 전달 트랜지스터를 포함할 수 있다.
격리 구조체(130)는, 둘 다 기판(104)의 후측면(104b) 내로 연장되는 외측 격리 구조체(132) 및 내측 격리 구조체(134)를 포함한다. 일부 실시예들에서, 외측 격리 구조체(132)는 깊은 트렌치 격리 구조체로 지칭되고 내측 격리 구조체(134)는 깊은 트렌치 그리드 구조체로 지칭된다. 다양한 실시예들에서, 깊은 웰 영역(128)이 기판(104)의 후측면(104b) 상에 배치되고, 광검출기들(122)보다 낮은 도핑 농도를 갖는 제2 도핑 유형(예를 들어, n형)을 포함한다. 일부 실시예들에서, 깊은 웰 영역(128)은 각각의 광검출기(122) 위의 위치에서 입사 광(예를 들어, 광자들)을 흡수하고, 예를 들어 대응하는 광검출기(122)에 전달될 수 있는 입사 광으로부터의 전자 정공 쌍들을 생성하도록 구성되며 이에 의해 각각의 광검출기(122)의 QE를 증가시킨다. 광검출기들(122)을 측방향으로 에워싸는 외측 격리 구조체(132) 및 인접한 광검출기들(122) 사이에 배치된 내측 격리 구조체(134)에 의해, 각각의 광검출기(122) 위의 깊은 웰 영역(128)의 세그먼트들이 서로 격리되고, 이에 의해 각각의 광검출기(122)에 대한 광학적 및/또는 전기적 격리를 더 증가시킨다(예를 들어, 이미지 센서에서 크로스 토크를 더 감소시킴). 다른 실시예들에서, 광검출기들(122)의 도핑 농도는 약 1013 atoms/cm3 내지 1014 atoms/cm3, 또는 다른 적합한 값의 범위 내에 있다. 일부 실시예들에서, 깊은 웰 영역(128)의 도핑 농도는 약 1012 atoms/cm3 내지 1014 atoms/cm3, 또는 다른 적합한 값의 범위 내에 있다.
또한, 얕은 웰 영역(shallow well region)(124)이 외측 격리 구조체(132)의 측벽들을 따라 배치되고, 기판(104) 상에 배치된 인접한 광검출기들 사이의 그리고 복수의 픽셀 디바이스들(112) 사이의 전기적 격리를 증가시키도록 구성된다. 다양한 실시예들에서, 얕은 웰 영역(124)은 위에서 보았을 때 링 형상이고 제1 픽셀 센서(103a)의 복수의 광검출기들(122) 주위를 연속적으로 감싼다. 얕은 웰 영역(124)은 제1 도핑 유형(예를 들어, p형)을 포함하고 복수의 광검출기들(122)에 인접한다.
상부 유전체층(140)이 기판(104)의 후측면(104b)을 따라 배치된다. 다양한 실시예들에서 상부 유전체층(140)은 패시베이션층(passivation layer)으로 구성되고/구성되거나 지칭된다. 전도성 그리드 구조체(142)가 상부 유전체층(140) 위에 있고 유전체 그리드 구조체(144)가 전도성 그리드 구조체(142) 위에 있다. 전도성 그리드 구조체(142) 및 유전체 그리드 구조체(144)는 복수의 광검출기들(122)에서 대응하는 광검출기 바로 위에 있는 복수의 개구부들을 정의하는 측벽들을 포함한다. 다양한 실시예들에서, 전도성 그리드 구조체(142)는 복수의 광검출기들(122)에서 인접한 광검출기들 사이의 크로스 토크를 감소시키도록 구성된 하나 이상의 금속층을 포함하고, 이에 의해 이미지 센서의 광학적 격리를 증가시킨다. 또한, 유전체 그리드 구조체(144)는, 크로스 토크가 더 감소되고 광검출기들(122)의 양자 효율이 증가되도록 내부 전반사(total internal reflection)에 의해 광검출기들(122)에 광을 지향시키도록 구성된다. 복수의 광 필터들(146)이 전도성 그리드 구조체(142) 및 유전체 그리드 구조체(144)의 측벽들에 의해 정의된 복수의 개구부들에 배치된다. 광 필터들(146)은 입사 광의 특정 파장들을, 입사 광의 다른 파장들을 차단하면서 전도하도록 구성된다. 또한, 복수의 마이크로 렌즈들(148)이 광 필터들(146) 위에 있고 입사 광을 광검출기들(122)을 향해 포커싱하도록 구성된다.
외측 격리 구조체(132) 및 내측 격리 구조체(134)는 트렌치 채움층(trench fill layer)(136) 및 라이너층(liner layer)(138)을 각각 포함한다. 일부 실시예들에서, 라이너층(138)은 트렌치 채움층(136)을 기판(104)으로부터 분리한다. 다른 실시예들에서, 트렌치 채움층(136)은 제1 재료를 포함하고 라이너층(138)은 제1 재료와는 상이한 제2 재료를 포함한다. 제1 재료는 예를 들어, 실리콘 이산화물과 같은 산화물일 수 있거나 이를 포함할 수 있고, 제2 재료는 예를 들어, 하이 k 유전체 재료(high-k dielectric material)일 수 있거나 이를 포함할 수 있다. 또한, 격리 에칭 정지층(isolation etch stop layer)(120)이 외측 격리 구조체(132)의 바닥면 상에 배치되고 접촉 에칭 정지층(contact etch stop layer; CESL)(118)이 기판(104)의 전측면(104f) 상에 배치된다. 다양한 실시예들에서, 격리 에칭 정지층(120)은 외측 격리 구조체(132)의 바닥면 및 양 측벽들과 직접적으로 접촉한다. CESL(118)은 각각의 픽셀 디바이스(112)의 게이트 전극(116)을 따라 배치되고 상호연결 유전체 구조체(106)와 기판(104)의 전측면(104f) 사이에 배치된다. 또 다른 실시예들에서, 격리 에칭 정지층(120)은 외측 격리 구조체(132)의 전체 바닥면을 따라 연속적으로 연장되고, 격리 에칭 정지층(120)은 위에서 보았을 때 외측 격리 구조체(132)와 유사한 레이아웃 및/또는 형상을 갖는다[즉, 격리 에칭 정지층(120)은 링 형상을 가짐].
외측 격리 구조체(132)는 제1 픽셀 센서(103a)의 복수의 광검출기들(122)을 측방향으로 에워싸고 제1 높이(h1)를 갖는다. 다양한 실시예들에서, 외측 격리 구조체(132)는 제1 픽셀 센서(103a)의 외측 둘레를 구획한다. 내측 격리 구조체(134)는 복수의 광검출기들(122)에서 인접한 광검출기들 사이에 배치되고 제2 높이(h2)를 갖는다. 다양한 실시예들에서, 제1 높이(h1)는 제2 높이(h2)보다 크다. 제2 높이(h2)보다 큰 제1 높이(h1)에 의해, 외측 격리 구조체(132)는 제1 픽셀 센서(103a)의 광검출기들(122) 및 픽셀 디바이스들(112), 및 기판(104) 내에/상에 배치된 다른 광검출기들 및/또는 픽셀 디바이스들 사이의 광학적 및 전기적 격리를 증가시킨다. 또한, 내측 격리 구조체(134)의 더 작은 제2 높이(h2)가 제1 픽셀 센서(103a)의 도핑된 영역들[예를 들어, 플로팅 확산 노드(126)] 및 복수의 픽셀 디바이스들(112)에의 데미지를 경감시키면서 제1 픽셀 센서(103a)의 광검출기들(122) 사이의 격리를 증진시킨다. 따라서, 상이한 높이들을 갖는 내측 격리 구조체(134) 및 외측 격리 구조체(132)를 포함하는 이미지 센서는, 제조 동안 이미지 센서의 도핑된 영역들 및/또는 구조체들에의 데미지를 경감시키면서 이미지 센서의 광학적 및 전기적 격리를 증가시키고, 이에 의해 이미지 센서의 전체 성능을 증가시킨다.
일부 실시예들에서, 격리 구조체(130)는 깊은 트렌치 격리(DTI) 구조체 또는 후측 DTI 구조체로 지칭될 수 있다. 다양한 실시예들에서, 외측 격리 구조체(132)는 전체적 깊이(full-depth) DTI 구조체로 지칭될 수 있고 내측 격리 구조체(134)는 부분적 깊이(partial-depth) DTI 구조체로 지칭될 수 있다. 또 다른 실시예들에서, 외측 격리 구조체(132)는 제1 픽셀 센서(103a)의 광검출기들(122)을 둘러싸고 내측 격리 구조체(134)는 광검출기들(122)을 서로 분리하며, 내측 격리 구조체(134)의 깊이는 외측 격리 구조체(132)의 깊이보다 작다.
도 2a는 도 1의 라인(A-A')을 따라 취해진 도 1의 이미지 센서의 일부 실시예들의 상면도(200a)을 예시한다. 예시의 용이성을 위해, 외측 격리 구조체(132) 및 내측 격리 구조체(134)는 도 2a에서 상이한 충전 패턴들을 갖지만, 일부 실시예들에서, 외측 격리 구조체(132) 및 내측 격리 구조체(134)가 도 1 및 도 2b에 예시되거고/예시되거나 설명된 바와 같이 동일한 재료(들) 및/또는 층(들)을 포함한다는 점이 이해될 것이다.
다양한 실시예들에서, 제1 픽셀 센서(103a)는 2x2 광검출기 픽셀 센서로서 구성된다. 일부 실시예들에서, 외측 격리 구조체(132)는, 내측 격리 구조체(134)가 외측 격리 구조체(132)의 내측 둘레(132ip) 내에서 이격되도록 내측 격리 구조체(134)를 연속적으로 측방향으로 에워싼다. 다양한 실시예들에서, 외측 격리 구조체(132)는, 위에서 보았을 때 제1 형상(예를 들어, 링 형상)을 갖고 내측 격리 구조체(134)는 위에서 보았을 때 제1 형상과는 상이한 제2 형상(예를 들어, 십자 형상)을 갖는다. 내측 격리 구조체(134)는 그리드 구조체를 갖고 제1 픽셀 센서(103a)의 복수의 광검출기들(122)에서 인접한 광검출기들 사이에서 연속적으로 연장된다. 외측 격리 구조체(132)는 제1 픽셀 센서(103a)의 복수의 광검출기들(122) 주위를 연속적으로 감싸고 제1 픽셀 센서(103a)의 디바이스 영역을 구획한다. 다른 실시예들에서, 내측 격리 구조체(134)의 중앙 영역이 플로팅 확산 노드(126) 바로 위에 있다.
다양한 실시예들에서, 상대적으로 큰 제1 높이(도 1의 h1)를 갖고 제1 픽셀 센서(103a)를 측방향으로 에워싸는 외측 격리 구조체(132)에 의해, 제1 픽셀 센서(103a)의 디바이스들[예를 들어, 광검출기들(122) 및/또는 픽셀 디바이스들(도 1의 112)] 및 기판(104) 내에/상에 배치된 다른 디바이스들(미도시) 사이의 전기적 및 광학적 격리가 증가된다. 또한, 일부 실시예들에서, 상대적으로 작은 제2 높이[예를 들어, 도 1의 제1 높이(h1)보다 작은 도 1의 h2]를 갖고 그리드 구조를 갖는 내측 격리 구조체(134)에 의해, 제1 픽셀 센서(103a)의 광검출기들(122) 사이의 전기적 및 광학적 격리가, 격리 구조체(130)의 제조 동안 제1 픽셀 센서(103a)의 도핑된 영역들에의 데미지를 경감시키면서 증가된다. 따라서, 외측 격리 구조체(132) 및 내측 격리 구조체(134)의 상이한 레이아웃들 및 높이들이 이미지 센서의 전체 성능을 증가시킨다.
도 2b는 도 2a의 상면도(200a)의 일부 대안적인 실시예들의 상면도(200b)를 예시하고, 여기서 외측 격리 구조체(132) 및 내측 격리 구조체(134)는 트렌치 채움층(136) 및 라이너층(138)을 각각 포함한다. 다양한 실시예들에서, 외측 격리 구조체(132)의 트렌치 채움층(136) 및 라이너층(138)은 위에서 보았을 때 링 형상을 갖고 제1 높이(도 1의 h1)를 갖는다. 또한, 일부 실시예들에서, 내측 격리 구조체(134)의 트렌치 채움층(136) 및 라이너층(138)은 위에서 보았을 때 십자 형상을 갖고 제2 높이(도 1의 h2)를 갖는다.
도 2c는 도 2a의 상면도(200a)의 일부 대안적인 실시예들의 상면도(200c)를 예시하고, 여기서 복수의 픽셀 센서들(103)이 어레이로 배치되며 도 2a에 예시되고/예시되거나 설명된 바와 같이 2x2 광검출기 픽셀 센서로서 각각 구성된다.
도 2d는 도 2a의 상면도(200a)의 일부 대안적인 실시예들의 상면도(200d)를 예시하고, 여기서 제1 픽셀 센서(103a)가 2x4 광검출기 픽셀 센서로서 구성된다. 예시의 용이성을 위해, 외측 격리 구조체(132) 및 내측 격리 구조체(134)는 도 2d에서 상이한 충전 패턴들을 갖지만, 일부 실시예들에서, 외측 격리 구조체(132) 및 내측 격리 구조체(134)가 도 1 및 도 2b에 예시되거고/예시되거나 설명된 바와 같이 동일한 재료(들) 및/또는 층(들)을 포함한다는 점이 이해될 것이다.
도 2e는 도 2a의 상면도(200a)의 일부 대안적인 실시예들의 상면도(200e)를 예시하고, 여기서 제1 픽셀 센서(103a)가 4x4 광검출기 픽셀 센서로서 구성된다. 예시의 용이성을 위해, 외측 격리 구조체(132) 및 내측 격리 구조체(134)는 도 2e에서 상이한 충전 패턴들을 갖지만, 일부 실시예들에서, 외측 격리 구조체(132) 및 내측 격리 구조체(134)가 도 1 및 도 2b에 예시되거고/예시되거나 설명된 바와 같이 동일한 재료(들) 및/또는 층(들)을 포함한다는 점이 이해될 것이다.
도 3a은 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서의 일부 실시예들의 단면도(300a)를 예시한다.
격리 구조체(130)는 기판(104)의 후측면(104b) 내로 연장되고 외측 격리 구조체(132) 및 내측 격리 구조체(134)를 포함한다. 외측 격리 구조체(132)는 제1 픽셀 센서(103a)의 광검출기들(122)을 측방향으로 에워싸고 제1 픽셀 센서(103a)의 외측 둘레를 구획한다. 기판(104)은 예를 들어, 단결정 실리콘(monocrystalline silicon), 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, III-V족 재료(예를 들어, 갈륨 질화물, 갈륨 비화물 등), 실리콘 온 절연체(silicon-on-insulator; SOI) 기판, 다른 반도체 재료 등일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 기판(104)은 제1 도핑 유형(예를 들어, p형)을 갖는다. 상호연결 구조체(102)는 기판(104)의 전측면(104f) 상에 배치되고 상호연결 유전체 구조체(106), 복수의 전도성 와이어들(108), 및 복수의 전도성 비아들(110)을 포함한다. 상호연결 유전체 구조체(106)는 예를 들어, 각각 실리콘 이산화물, 로우 k 유전체 재료(low-k dielectric material), 극 로우 k 유전체 재료(extreme low-k dielectric material), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있는 하나 이상의 유전체층을 포함할 수 있다. 본원에서 사용되는 바와 같이, 로우 k 유전체 재료는 3.9보다 작은 유전 상수를 갖는 유전체 재료이다. 전도성 와이어들 및 비아들(108, 110)은 예를 들어, 각각 알루미늄, 구리, 루테늄, 텅스텐, 다른 전도성 재료, 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다.
복수의 픽셀 디바이스들(112)이 전측면(104f) 내에/상에 배치된다. 일부 실시예들에서, 픽셀 디바이스들(112)은 수직 전달 트랜지스터들로서 구성되고, 전측면(104f) 내로 연장된 게이트 전극(116), 및 게이트 전극(116)과 기판(104) 사이에 배치된 게이트 유전체층(114)을 각각 포함한다. 게이트 전극(116)은 예를 들어, 폴리실리콘, 알루미늄, 티타늄, 탄탈륨, 텅스텐과 같은 금속 재료, 다른 금속 재료, 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 게이트 유전체층(114)은 예를 들어, 실리콘 이산화물, 탄탄륨 산화물, 하프늄 산화물, 알루미늄 산화물과 같은 하이 k 유전체 재료, 다른 유전체 재료 등일 수 있거나 이들을 포함할 수 있다. 본원에서 사용되는 바와 같이, 하이 k 유전체 재료는 3.9보다 큰 유전 상수를 갖는 유전체 재료이다.
격리 에칭 정지층(120)이 외측 격리 구조체(132)의 바닥면 상에 배치된다. 접촉 에칭 정지층(CESL)(118)이 기판의 전측면(104f)과 상호연결 유전체 구조체(106) 사이에 배치된다. 격리 에칭 정지층(120)은 예를 들어, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물 등일 수 있거나 이들을 포함할 수 있다. 또한, CESL(118)은 예를 들어, 실리콘 탄화물, 실리콘 산탄화물 등일 수 있거나 이들을 포함할 수 있다. 다양한 실시예들에서, 격리 에칭 정지층(120)은 제1 유전체 재료(예를 들어, 실리콘 질화물)를 포함하고 CESL(118)은 제1 유전체 재료와는 상이한 제2 유전체 재료(예를 들어, 실리콘 탄화물)를 포함한다. 다양한 실시예들에서, 격리 에칭 정지층(120)은 U자 형상(U-shaped)이고, 외측 격리 구조체(132)의 양 측벽들과 직접적으로 접촉하며 외측 격리 구조체(132)의 바닥면을 감싼다. 또 다른 실시예들에서, 격리 에칭 정지층(120)의 두께는 CESL(118)의 두께보다 크다.
광검출기들(122)은 기판(104)에 배치되고, 제1 도핑 유형과는 반대인 제2 도핑 유형(예를 들어, n형)을 포함한다. 일부 실시예들에서, 광검출기들(122)의 도핑 농도는 약 1013 atoms/cm3 내지 1014 atoms/cm3, 또는 다른 적합한 값의 범위 내에 있다. 플로팅 확산 노드(126)는 인접한 픽셀 디바이스들(122) 사이의 기판(104)의 전측면(104f)을 따라 배치되고, 내측 격리 구조체(134)의 세그먼트 바로 아래에 있다. 일부 실시예들에서, 플로팅 확산 노드(126)의 도핑 농도는 광검출기들(122)의 도핑 농도보다 크다. 얕은 웰 영역(124)이 외측 격리 구조체(132)의 측벽들을 따라 기판(104)에 배치된다. 얕은 웰 영역(124)은 제1 도핑 유형(예를 들어, p형)을 포함한다. 깊은 웰 영역(128)은 기판(104)의 후측면(104b) 상에 배치되고, 내측 격리 구조체(134)의 양 측벽들 및 외측 격리 구조체(132)의 양 측벽들을 따라 배치된다. 다양한 실시예들에서, 깊은 웰 영역(128)은 복수의 광검출기들(122)과 동일한 도핑 유형을 포함하고[즉, 제2 도핑 유형(예를 들어, n형)을 포함함], 이에 의해 각각의 광검출기(122)의 QE를 증가시킨다.
외측 격리 구조체(132) 및 내측 격리 구조체(134)는 트렌치 채움층(136) 및 라이너층(138)을 각각 포함한다. 트렌치 채움층(136)은 예를 들어, 실리콘 이산화물과 같은 산화물, 다른 유전체 재료 등일 수 있거나 이들을 포함할 수 있다. 또한, 라이너층(138)은 예를 들어, 하이 k 유전체 재료, 하프늄 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 다른 적합한 유전체 재료 등일 수 있거나 이들을 포함할 수 있다. 제1 픽셀 센서(103a)의 피치(Ps)는 외측 격리 구조체(132)의 세그먼트들의 중앙 사이로 정의된다. 일부 실시예들에서, 피치(Ps)는 약 0.2 마이크로미터(micrometers; um) 내지 약 2 um의 범위 내, 약 0.2 um 내지 1 um의 범위 내, 약 1 um 내지 약 2 um, 또는 다른 적합한 값의 범위 내에 있다. 다양한 실시예들에서, 기판(104)의 높이(104h)는 약 2 um 내지 약 6 um의 범위 내, 약 2 um 내지 4 um의 범위 내, 약 4 um 내지 6 um, 또는 일부 다른 적합한 값의 범위 내에 있다. 일부 실시예들에서, 얕은 웰 영역(124)의 높이(124h)는 약 2 um 내지 약 2.5 um, 또는 일부 다른 적합한 값의 범위 내에 있다. 또 다른 실시예들에서, 외측 격리 구조체(132)의 측벽들을 따른 얕은 웰 영역(124)의 폭은 약 0.5 um 내지 약 1.5 um, 또는 일부 다른 적합한 값의 범위 내에 있다.
다양한 실시예들에서, 외측 격리 구조체(132)의 제1 높이(h1)는 약 3 um 내지 약 6.5 um의 범위 내, 약 3 um 내지 약 5 um의 범위 내, 약 3 um 내지 약 6 um의 범위 내, 약 4.5 um 내지 약 6.5 um, 또는 일부 다른 적합한 값의 범위 내에 있다. 또 다른 실시예들에서, 내측 격리 구조체(134)의 제2 높이(h2)는 약 1.5 um 내지 약 5 um의 범위 내, 약 1.5 um 내지 약 3 um의 범위 내, 약 3 um 내지 약 5 um, 또는 일부 다른 적합한 값들의 범위 내에 있다. 일부 실시예들에서, 제1 높이(h1)는 기판(104)의 높이(104h) 이상이고 제2 높이(h2)보다 크며, 이에 의해 외측 격리 구조체(132)가 이미지 센서의 광학적 및 전기적 격리를 증가시키는 것을 용이하게 한다. 다른 실시예들에서, 제2 높이(h2)는 기판(104)의 높이(h2)보다 작고, 이에 의해 내측 격리 구조체(134)가 이미지 센서의 도핑된 영역들[예를 들어, 플로팅 확산 노드(126)] 및/또는 픽셀 디바이스들(112)에의 데미지를 경감시키면서 이미지 센서의 광학적 및 전기적 격리를 증가시키는 것을 용이하게 한다. 또 다른 실시예들에서, 제1 높이(h1)는 피치(Ps)보다 크고/크거나 제2 높이(h2)는 피치(Ps)보다 크다.
다양한 실시예들에서, 제2 높이(h2)보다 큰 제1 높이(h1)에 의해, 외측 격리 구조체(132)는 제1 픽셀 센서(103a)의 광검출기들(122) 및 픽셀 디바이스들(112), 및 기판(104) 내에/상에 배치된 다른 디바이스들/구조체들[예를 들어, 인접한 픽셀 센서들(103)의 다른 광검출기들 및/또는 다른 픽셀 디바이스들] 사이의 광학적 및 전기적 격리를 증가시킬 수 있다. 또한, 내측 격리 구조체(134)의 더 작은 제2 높이(h2)가 제1 픽셀 센서(103a)의 도핑된 영역 및/또는 복수의 픽셀 디바이스들(112)에의 데미지를 경감시키면서 인접한 광검출기들(122) 및/또는 픽셀 디바이스들(112) 사이의 전기적 및 광학적 격리를 증진시킨다. 예를 들어, 제1 픽셀 센서(103a)의 제조 동안 기판(104)의 후측면(104b) 내에 에칭 프로세스가 수행된다[예를 들어, 에칭 프로세스가 내측 격리 구조체(134)에 대한 개구부를 형성하고/형성하거나 내측 격리 구조체(134)의 제2 높이(h2)를 정의함]. 다양한 실시예들에서, 에칭 프로세스는, 제2 높이(h2)가 상대적으로 작도록[예를 들어, 제1 높이(h1)보다 작고/작거나 기판(104)의 높이(104h)보다 작도록] 그리고 에칭 프로세스가 플로팅 확산 노드(126) 및/또는 픽셀 디바이스들(112) 내로 깊이 과에칭하지 않도록 적합한 전력 및 기간(duration)으로 수행된다. 이는, 부분적으로, 이미지 센서의 구조체들 및/또는 디바이스들에의 데미지를 경감시키면서 이미지 센서에서 광학적 및 전기적 격리를 증가시키는 것을 용이하게 한다. 따라서, 이미지 센서의 전체 성능이 증가된다.
일부 실시예들에서, 상대적으로 큰(예를 들어, 약 3 um 이상인) 제1 높이(h1)에 의해, 외측 격리 구조체(132)는 인접한 픽셀 센서들(103) 사이의 크로스 토크를 경감시키기에 충분히 깊고 인접한 픽셀 센서들(103) 사이의 전기적 격리를 증가시킨다. 다른 실시예들에서, 약 6.5 um보다 작은 제1 높이(h1)에 의해, 외측 격리 구조체(132)는 이미지 센서의 제조 동안 상호연결 구조체(102) 및/또는 픽셀 디바이스들(112)에의 데미지를 경감시키면서 이미지 센서의 광학적 및 전기적 격리를 증가시킨다. 다양한 실시예들에서, 약 1.5 um보다 큰 제2 높이(h2)에 의해, 내측 격리 구조체(134)는 제1 픽셀 센서(103a)에서 인접한 광검출기들(122) 사이의 크로스 토크를 경감시키기에 충분히 깊고 픽셀 디바이스들(112) 사이의 전기적 격리를 증가시킨다. 다른 실시예들에서, 상대적으로 작은(예를 들어, 약 5 um 이하인) 제2 높이에 의해, 이미지 센서의 광학적 및 전기적 격리가 이미지 센서의 제조 동안 제1 픽셀 센서(103a)의 도핑된 영역 및/또는 복수의 픽셀 디바이스들(112)에의 데미지를 경감시키면서 증가된다.
도 3b는 도 3a의 이미지 센서의 일부 대안적인 실시예들의 단면도(300b)를 예시하고, 여기서 외측 격리 구조체(132)의 바닥면이 기판(104)의 전측면(104f)과 정렬된다. 다양한 실시예들에서, 외측 격리 구조체(132)의 제1 높이(h1)는 기판(104)의 높이(104h)와 동일하다. 일부 실시예들에서, 격리 에칭 정지층(120)은, 기판의 전측면(104f) 및 외측 격리 구조체(132)의 바닥면과 직접 접촉하는 단일의 평평한 최상면을 갖는다.
도 3c는 도 3a의 이미지 센서의 일부 대안적인 실시예들의 단면도(300c)를 예시하고, 여기서 외측 격리 구조체(132)의 바닥면이 기판(104)의 전측면(104f) 수직으로 위에 있다. 일부 실시예들에서, 격리 에칭 정지층(120)은 전측면(104f) 내로 연장된 돌출부를 포함하고, 격리 에칭 정지층(120)은 외측 격리 구조체(132)의 바닥면으로부터 기판(104)의 전측면(104f) 아래까지 연속적으로 수직으로 연장된다. 다양한 실시예들에서, 외측 격리 구조체(132)의 제1 높이(h1)는 기판(104)의 높이(104h)보다 작다.
도 3d는 도 3a의 이미지 센서의 일부 대안적인 실시예들의 단면도(300d)를 예시하고, 여기서 외측 격리 구조체(132)의 바닥면이 기판(104)의 전측면(104f) 수직으로 위에 있다. 다양한 실시예들에서, 격리 에칭 정지층(120)은 기판(104) 내에 배치되고, 외측 격리 구조체(132)의 바닥면과 직접적으로 접촉한다. 또한, 격리 유전체층(302)이 격리 에칭 정지층(120)과 CESL(118) 사이에 배치된다. 다양한 실시예들에서, 격리 유전체층(302)은 격리 에칭 정지층(120)의 유전체 재료와는 상이한 유전체 재료(예를 들어, 실리콘 이산화물과 같은 산화물)를 포함한다. 일부 실시예들에서, 격리 유전체층(302)은 실리콘 이산화물과 같은 산화물을 포함하고, 격리 에칭 정지층(120)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 다른 유전체 재료 등을 포함한다. 또 다른 실시예들에서, 격리 에칭 정지층(120)의 두께는 격리 유전체층(302)의 두께보다 크다. 또 다른 실시예들에서, 격리 에칭 정지층(120) 및 격리 유전체층(302)은 위에서 보았을 때 외측 격리 구조체(132)와 동일한 레이아웃 및/또는 형상을 갖는다. 예를 들어, 각각의 격리 에칭 정지층(120), 격리 유전체층(302), 및/또는 외측 격리 구조체(132)는 위에서 보았을 때 링 형상을 각각 갖는다. 또 다른 실시예들에서, 격리 유전체층(302)의 바닥면이 기판(104)의 전측면(104f)과 수직으로 정렬된다.
도 3e는 도 3a의 이미지 센서의 일부 대안적인 실시예들의 단면도(300e)를 예시하고, 여기서 기판(104)은 제1 도핑 유형(예를 들어, p형)을 갖는 웰 영역(304)을 더 포함한다. 일부 실시예들에서, 웰 영역(304)은 각각의 광검출기(122)를 에워싸고, 플로팅 확산 노드(126)를 둘러싸며, 격리 구조체(130)의 측벽들을 따라 연장된다. 다양한 실시예들에서, 웰 영역(304)의 도핑 농도는 약 1012 atoms/cm3 내지 1014 atoms/cm3, 또는 다른 적합한 값의 범위 내에 있다.
도 3f는 도 3a의 이미지 센서의 일부 대안적인 실시예들의 단면도(300f)를 예시하고, 여기서 내측 격리 구조체(134)가 플로팅 확산 노드(126)와 접촉한다.
도 3g는 도 3a의 이미지 센서의 일부 대안적인 실시예들의 단면도(300g)이고, 여기서 단일 광 필터(146)가 제1 픽셀 센서(103a)의 광검출기들(122) 위에 있고, 단일 마이크로 렌즈(148)가 제1 픽셀 센서(103a)의 광검출기들(122) 위에 있다.
도 3e의 웰 영역(304)이 도 3a에서의 격리 구조체(130)의 실시예들을 사용하여 예시되는 반면, 웰 영역(304)이 도 1 및 도 3b 내지 도 3d 중 어느 하나에서의 격리 구조체(130)의 실시예들과 함께 사용될 수 있다는 점이 이해되어야 한다. 이와 같이, 웰 영역(304)은 도 1 및 도 3b 내지 도 3d 중 어느 하나에서의 깊은 웰 영역(128) 바로 아래에 있을 수 있다. 도 3g의 단일 광 필터(146) 및 단일 마이크로 렌즈(148)가 도 3a에서의 격리 구조체(130)의 실시예들을 사용하여 예시되는 반면, 단일 광 필터(146) 및 단일 마이크로 렌즈(148)가 도 1 및 도 3b 내지 도 3f 중 어느 하나에서의 격리 구조체(130)의 실시예들과 함께 사용될 수 있다. 이와 같이, 도 3g의 단일 광 필터(146) 및 단일 마이크로 렌즈(148)가 도 1 및 도 3b 내지 도 3d 중 어느 하나에서의 내측 격리 구조체(134) 바로 위에 있을 수 있다.
도 4는 저부 반도체 구조체(401) 위에 있는 이미지 센서 구조체(402)를 포함하는 집적 칩의 일부 실시예들의 단면도(400)를 예시한다. 다양한 실시예들에서, 이미지 센서 구조체(402)는 도 1 및 도 3a 내지 도 3g 중 어느 하나의 이미지 센서로서 구성될 수 있다.
다양한 실시예들에서, 저부 반도체 구조체(401)는 저부 기판(404) 위에 있는 저부 상호연결 구조체(406)를 포함한다. 저부 기판(404)은 예를 들어, 단결정 실리콘, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, III-V족 재료(예를 들어, 갈륨 질화물, 갈륨 비화물 등), 실리콘 온 절연체(SOI) 기판, 다른 반도체 재료 등일 수 있거나 이들을 포함할 수 있다. 또한, 복수의 반도체 디바이스들(408)이 저부 기판(404) 내에 그리고/또는 상에 배치된다. 일부 실시예들에서, 복수의 반도체 디바이스들(408)은 트랜지스터(들), 캐패시터(들), 일부 다른 적합한 반도체 디바이스, 또는 이들의 임의의 조합을 포함한다. 예를 들어, 반도체 디바이스들(408)은, 광검출기들(122)에 의해 생성되는 전기 신호들의 판독을 용이하게 하는 트랜지스터들로서 구성될 수 있고/있거나 트랜지스터들을 포함할 수 있다. 또 다른 실시예들에서, 저부 반도체 구조체(401)는 주문형 집적 회로(application-specific integrated circuit; ASIC) 등으로서 구성될 수 있다. 또한, 반도체 디바이스들(408)은 예를 들어, 로직 디바이스들로서 구성될 수 있다.
다른 실시예들에서, 저부 상호연결 구조체(406)는 저부 유전체 구조체(410), 복수의 저부 전도성 비아들(414), 및 복수의 저부 전도성 와이어들(412)을 포함한다. 저부 전도성 와이어들 및 비아들(412, 414)은 저부 유전체 구조체(410) 내에 배치되고, 상호연결 구조체(102)에 의해 픽셀 디바이스들(112)에 반도체 디바이스들(408)을 결합하도록 구성된다. 또 다른 실시예들에서, 상호연결 구조체(102) 및 저부 상호연결 구조체(406)가 본드 계면(bond interface)에서 만나고 서로 전기적으로 결합된다.
도 5 내지 도 18은 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서를 형성하기 위한 방법의 일부 실시예들의 단면도들(500 내지 1800)을 예시한다. 도 5 내지 도 18에 도시된 단면도들(500 내지 1800)이 방법과 관련하여 설명되지만, 도 5 내지 도 18에 도시된 구조체들이 방법에 제한되기보다는 방법과 분리적으로 독립적일 수 있다는 점이 이해될 것이다. 또한, 도 5 내지 도 18이 일련의 액트들로서 설명되지만, 이 액트들은, 다른 실시예들에서 액트들의 순서가 변경될 수 있다는 점에서 제한되지 않고, 개시되는 방법들이 또한 다른 구조체들에 적용가능하다는 점이 이해될 것이다. 다른 실시예들에서, 예시되고/예시되거나 설명된 일부 액트들이 전체적으로 또는 부분적으로 생략될 수 있다.
도 5의 단면도(500)에 도시된 바와 같이, 기판(104)에 웰 영역(128), 얕은 웰 영역(124), 및 복수의 광검출기들(122)을 형성하기 위해 하나 이상의 이온 주입 프로세스가 수행된다. 일부 실시예들에서, 기판(104)은 예를 들어, 벌크 실리콘 기판, 단결정 실리콘, 에피택셜 실리콘, 실리콘 게르마늄(silicon germanium; SiGe), 또는 다른 적합한 반도체 재료일 수 있거나 이들을 포함할 수 있고/있거나 제1 도핑 유형(예를 들어, p형)을 포함한다. 기판(104)은 후측면(104b) 반대측에 있는 전측면(104f)을 포함한다. 또한, 기판(104)은 제1 도핑 유형(예를 들어, p형)을 갖는다. 다양한 실시예들에서, 이온 주입 프로세스는, 기판(104)의 전측면(104f) 위에 마스킹층(미도시)을 선택적으로 형성하는 것; 마스킹층에 따라 선택적 이온 주입 프로세스를 수행하고, 이에 의해 기판(104) 내에 하나 이상의 도펀트를 주입하는 것; 및 마스킹층(미도시)을 제거하기 위해 제거 프로세스를 수행하는 것을 포함한다. 일부 실시예들에서, 광검출기들(122)이 제1 도핑 유형과는 반대인 제2 도핑 유형(예를 들어, n형)을 포함하도록 복수의 광검출기들(122)을 형성하기 위해 제1 이온 주입 프로세스가 수행될 수 있고; 얕은 웰 영역(124)이 제1 도핑 유형을 포함하도록 얕은 웰 영역(124)을 형성하기 위해 제2 이온 주입 프로세스가 수행될 수 있으며; 깊은 웰 영역(128)이 제2 도핑 유형(예를 들어, n형)을 포함하도록 깊은 웰 영역(128)을 형성하기 위해 제3 이온 주입 프로세스가 수행될 수 있다. 다양한 실시예들에서, 광검출기들(122)은 깊은 웰 영역(128)보다 높은 도핑 농도를 갖는다. 다른 실시예들에서, 전측면(104f)과 깊은 웰 영역(128) 사이의 기판(104) 내에 웰 영역(도 3e의 304)을 또한 형성하기 위해 하나 이상의 이온 주입 프로세스가 수행된다. 또 다른 실시예들에서, 기판(104) 위에 마스킹층을 형성하지 않고 제3 이온 주입 프로세스가 수행될 수 있다.
도 6의 단면도(600)에 예시된 바와 같이, 전측면(104f) 내로 연장되는 외측 격리 개구부(602)를 형성하기 위해 기판(104)의 전측면(104f)에 패터닝 프로세스가 수행된다. 일부 실시예들에서, 패터닝 프로세스는, 기판(104)의 전측면(104f) 위에 마스킹층(미도시)을 형성하는 것; 마스킹층에 따라 기판(104)을 (예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스에 의해) 에칭하는 것; 및 마스킹층을 제거하는 것을 포함한다. 다양한 실시예들에서, 외측 격리 개구부(602)는 기판(104)의 높이보다 작은 높이(604)를 갖는다. 또 다른 실시예들에서, 외측 격리 개구부(602)는, 외측 격리 개구부(602)가 위에서 보았을 때 링 형상이고 복수의 광검출기들(122) 주위를 연속적으로 측방향으로 감싸도록 형성된다.
도 7의 단면도(700)에 예시된 바와 같이, 유전체층(702)이 기판(104)의 전측면(104f) 위에 퇴적되고 외측 격리 개구부(도 6의 602)를 채운다. 일부 실시예들에서, 유전체층(702)은 산화물(예를 들어, 실리콘 이산화물), 일부 다른 유전체 재료 등을 포함한다. 또한, 유전체층(702)은 예를 들어, 물리적 기상 퇴적(physical vapor deposition; PVD) 프로세스, 화학적 기상 퇴적(chemical vapor deposition; CVD) 프로세스, 원자 층 퇴적(atomic layer deposition; ALD) 프로세스, 다른 적합한 성장 또는 퇴적 프로세스, 또는 이들의 임의의 조합에 의해 퇴적될 수 있다.
도 8a의 단면도(800a)에 예시된 바와 같이, 유전체층(702)에 제거 프로세스가 수행되고, 유전체층(702) 및 기판(104)의 전측면(104f) 상에 격리 에칭 정지층(120)이 형성된다. 일부 실시예들에서, 제거 프로세스는 (예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함하는) 패터닝 프로세스, 평탄화 프로세스[예를 들어, 화학 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스], 일부 다른 적합한 제거 프로세스, 또는 이들의 임의의 조합을 수행하는 것을 포함한다. 제거 프로세스 후, 유전체층(702)은 예를 들어, 약 3 um 내지 6.5 um의 범위 내, 약 3 um 내지 약 5 um의 범위 내, 약 4.5 um 내지 약 6.5 um, 또는 일부 다른 적합한 값의 범위 내에 있는 제1 높이(h1)를 갖는다. 다른 실시예들에서, 격리 에칭 정지층(120)을 형성하기 위한 프로세스는, 유전체층(702) 상에 격리 에칭 정지층(120)을 (예를 들어, CVD, PVD, ALD 등에 의해) 퇴적하는 것, 및 격리 에칭 정지층(120)에 패터닝 프로세스를 수행하는 것을 포함한다. 일부 실시예들에서, 격리 에칭 정지층(120)은 위에서 보았을 때 링 형상을 갖는다.
도 8b의 단면도(800b)는 도 8a의 단면도(800a)의 대안적인 실시예를 예시하고, 여기서 유전체층(702)의 최상면이 기판(104)의 전측면(104f)과 정렬되도록 제거 프로세스가 수행된다. 그러한 실시예들에서, 제거 프로세스는, 기판(104)의 전측면(104f)에 도달할 때까지 유전체층(702)에 평탄화 프로세스(예를 들어, CMP 프로세스)를 수행하는 것을 포함한다. 또한, 격리 에칭 정지층(120)은, 격리 에칭 정지층(120)이 유전체층(702)의 최상면 및 기판(104)의 전측면(104f)과 직접적으로 접촉하는 단일의 평평한 바닥면을 포함하도록 형성된다.
도 8c의 단면도(800c)는 도 8a의 단면도(800a)의 대안적인 실시예를 예시하고, 여기서 유전체층(702)의 최상면이 기판(104)의 전측면(104f) 아래에 배치되도록 제거 프로세스가 수행된다. 그러한 실시예들에서, 제거 프로세스는, 유전체층(702)이 기판(104)의 전측면(104f) 아래로 리세싱되도록 유전체층(702)에 평탄화 프로세스 및/또는 패터닝 프로세스를 수행하는 것을 포함한다. 또 다른 실시예들에서, 제거 프로세스는 유전체층(702)에 에치 백 프로세스(etch back process)를 수행하는 것을 포함한다. 또한, 격리 에칭 정지층(120)은, 격리 에칭 정지층(120)이 기판(104)의 전측면(104f) 내로 연장된 돌출부를 포함하도록 형성된다.
도 8d의 단면도(800d)는 도 8a의 단면도(800a)의 대안적인 실시예를 예시하고, 여기서 유전체층(702)의 최상면이 기판(104)의 전측면(104f) 아래에 배치되되록 제거 프로세스가 수행되고, 격리 유전체층(302)이 격리 에칭 정지층(120) 상에 형성된다. 그러한 실시예들에서, 제거 프로세스는, 유전체층(702)이 기판(104)의 전측면(104f) 아래로 리세싱되도록 유전체층(702)에 평탄화 프로세스 및/또는 패터닝 프로세스를 수행하는 것을 포함한다. 또 다른 실시예들에서, 제거 프로세스는 유전체층(702)에 에치 백 프로세스를 수행하는 것을 포함한다. 또한, 격리 에칭 정지층(120)은, 격리 에칭 정지층(120)의 최상면이 기판(104)의 전측면(104f) 아래에 배치되도록 형성된다. 또한, 격리 유전체층(302)은 CVD 프로세스, PVD 프로세스, ALD 프로세스 등에 의해 격리 에칭 정지층(120) 위에 형성될 수 있다. 또 다른 실시예들에서, 격리 유전체층(302)의 최상면이 기판(104)의 전측면(104f)과 동일 평면이도록 격리 유전체층(302)에 평탄화 프로세스(예를 들어, CMP 프로세스)가 수행될 수 있다.
도 9의 단면도(900)에 예시된 바와 같이, 기판(104)의 전측면(104f) 상에 복수의 픽셀 디바이스들(122)이 형성된다. 일부 실시예들에서, 픽셀 디바이스들(112) 각각은 게이트 전극(116), 및 게이트 전극(116)과 기판(104) 사이에 배치된 게이트 유전체층(114)을 포함한다. 다양한 실시예들에서, 픽셀 디바이스들(112)을 형성하기 위한 프로세스는, 기판(104)의 전측면(104f) 내로 연장되는 트렌치들을 정의하기 위해 기판(104)을 패터닝하는 것; 기판(104) 위에 게이트 유전체 재료를 (예를 들어, CVD, PVD, ALD 등에 의해) 퇴적하고 트렌치들을 라이닝하는 것; 게이트 유전체 재료 위에 게이트 전극 재료를 [예를 들어, CVD, PVD, ALD, 전기도금(electroplating), 무전해 도금(electroless plating) 등에 의해] 퇴적하는 것; 및 게이트 전극 재료 및 게이트 유전체 재료를 패터닝하는 것을 포함한다. 또 다른 실시예들에서, 복수의 픽셀 디바이스들(112)은 하나 이상의 퇴적 프로세스(들), 하나 이상의 패터닝 프로세스(들), 하나 이상의 평탄화 프로세스(들), 하나 이상의 이온 주입 프로세스(들), 및/또는 일부 다른 적합한 프로세스(들)에 의해 형성될 수 있다.
도 10의 단면도(1000)에 예시된 바와 같이, 기판(104)의 전측면(104f) 위에 접촉 에칭 정지층(CESL)(118)이 형성된다. 다양한 실시예들에서, CESL(118)은 CVD 프로세스, ALD 프로세스, PVD 프로세스, 일부 다른 적합한 성장 또는 퇴적 프로세스 등에 의해 형성된다.
도 11의 단면도(1100)에 예시된 바와 같이, 기판(104)의 전측면(104f)을 따라 상호연결 구조체(102)가 형성된다. 상호연결 구조체(102)는 상호연결 유전체 구조체(106), 복수의 전도성 와이어들(108), 및 복수의 전도성 비아들(110)을 포함한다. 다양한 실시예들에서, 상호연결 유전체 구조체(106)는 물리적 기상 퇴적(PVE) 프로세스, 화학적 기상 퇴적(CVD) 프로세스, 원자 층 퇴적(ALD) 프로세스, 다른 적합한 성장 또는 퇴적 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 퇴적 프로세스(들)에 의해 형성될 수 있다. 다른 실시예들에서, 복수의 전도성 와이어들(108) 및/또는 복수의 전도성 비아들(110)은 하나 이상의 퇴적 프로세스(들), 하나 이상의 패터닝 프로세스(들), 하나 이상의 평탄화 프로세스(들), 하나 이상의 이온 주입 프로세스(들), 또는 일부 다른 적합한 프로세스(들)에 의해 형성될 수 있다.
도 12의 단면도(1200)에 예시된 바와 같이, 도 11의 구조체가 회전되고, 기판(104)에 시닝 프로세스(thinning process)가 수행된다. 다양한 실시예들에서, 시닝 프로세스는 기판(104)의 높이를 초기 기판 높이(104i)로부터 높이(104h)까지 감소시킨다. 일부 실시예들에서, 기판(104)의 높이(104h)는 약 2 um 내지 약 6 um의 범위 내, 약 2 um 내지 4 um의 범위 내, 약 4 um 내지 6 um, 또는 일부 다른 적합한 값의 범위 내에 있다. 다른 실시예들에서, 시닝 프로세스는 CMP 프로세스, 기계적 그라인딩 프로세스, 다른 적합한 시닝 프로세스, 또는 이들의 임의의 조합을 수행하는 것을 포함한다. 다양한 실시예들에서, 시닝 프로세스는 깊은 웰 영역(128)의 적어도 일부를 제거하고/제거하거나, 유전체층(702)의 최상면에 도달할 때까지 완료된다.
도 13의 단면도(1300)에 예시된 바와 같이, 후측면(104b) 내로 연장되는 내측 격리 개구부(1302)를 형성하기 위해 기판(104)의 후측면(104b)에 패터닝 프로세스가 수행된다. 일부 실시예들에서, 패터닝 프로세스는, 기판(104)의 후측면(104b) 위에 마스킹층(미도시)을 형성하는 것; 마스킹층에 따라 기판(104)을 (예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스에 의해) 에칭하는 것; 및 마스킹층을 제거하는 것을 포함한다. 다양한 실시예들에서, 내측 격리 개구부(1302)는 제1 높이(h1)보다 작은 제2 높이(h2)를 갖는다. 일부 실시예들에서, 내측 격리 개구부(1302)의 제2 높이(h2)는 약 1.5 um 내지 약 6 um의 범위 내, 약 1.5 um 내지 약 5.5 um, 또는 일부 다른 적합한 값들의 범위 내에 있다. 또 다른 실시예들에서, 내측 격리 개구부(1302)는, 내측 격리 개구부(1302)가 위에서 보았을 때 십자 형상이고 복수의 광검출기들(122)에서 인접한 광검출기들 사이에서 이격되도록 형성된다. 다양한 실시예들에서, 내측 격리 개구부(1302)는 유전체층(702)의 측벽들(미도시)에 의해 적어도 부분적으로 정의된다.
도 14의 단면도(1400)에 예시된 바와 같이, 외측 격리 개구부(602)로부터 유전체층(도 13의 702)을 제거하기 위해 제거 프로세스가 수행된다. 다양한 실시예들에서, 제거 프로세스는 건식 에칭, 습식 에칭, 또는 일부 다른 적합한 프로세스를 포함한다. 또한, 제거 프로세스는, 외측 격리 개구부(602)가 내측 격리 개구부(1302)와 유체 연결(fluid connection)되도록 수행된다. 또 다른 실시예들에서, 제거 프로세스는 격리 에칭 정지층(120) 상에서 정지되고, 격리 에칭 정지층(120)은 CESL(118) 및/또는 상호연결 구조체(102) 내로의 과에칭을 방지하도록 구성된다. 또한, 격리 에칭 정지층(120)은 외측 격리 개구부(602)가 제1 높이(h1)를 유지하는 것을 용이하게 한다.
도 15의 단면도(1500)에 예시된 바와 같이, 외측 격리 개구부(602) 및 내측 격리 개구부(1302)를 라이닝하는 라이너층(138)이 기판(104) 위에 퇴적되고, 라이너층(138) 위에 트렌치 채움층(136)이 퇴적된다. 일부 실시예들에서, 라이너층(138) 및 트렌치 채움층(136)은 CVD 프로세스, PVD 프로세스, ALD 프로세스, 및/또는 일부 다른 적합한 퇴적 또는 성장 프로세스에 의해 각각 퇴적된다.
도 16의 단면도(1600)에 예시된 바와 같이, 트렌치 채움층(136) 및 라이너층(138)에 평탄화 프로세스가 수행되고, 이에 의해 외측 격리 구조체(132) 및 내측 격리 구조체(134)를 포함하는 격리 구조체(130)를 형성한다. 다양한 실시예들에서, 평탄화 프로세스는 CMP 프로세스, 에칭 프로세스(예를 들어, 건식 에칭 및/또는 습식 에칭), 또는 일부 다른 적합한 프로세스를 포함한다. 외측 격리 구조체(132)는 제1 높이(h1)를 갖고, 복수의 광검출기들(122)을 측방향으로 에워싼다. 또한, 내측 격리 구조체(134)는 제2 높이(h2)를 갖고, 복수의 광검출기들(122)에서 인접한 광검출기들 사이에 배치된다. 일부 실시예들에서, 외측 격리 구조체(132)는 (예를 들어, 도 2a 또는 도 2b에 예시되고/예시되거나 설명된 바와 같이) 위에서 보았을 때 링 형상이고, 내측 격리 구조체(134)는 위에서 보았을 때 십자 형상이다. 또 다른 실시예들에서, 평탄화 프로세스는, 외측 격리 구조체(132) 및 내측 격리 구조체(134)의 최상면들이 기판(104)의 후측면(104b)과 동일 평면이도록 수행된다.
도 17의 단면도(1700)에 예시된 바와 같이, 기판의 후측면(104b) 위에 상부 유전체층(140)이 형성된다. 또한, 상부 유전체층(140) 위에 전도성 그리드 구조체(142)가 형성되고, 전도성 그리드 구조체(142) 위에 유전체 그리드 구조체(144)가 형성된다. 일부 실시예들에서, 상부 유전체층(140)은 PVD 프로세스, CVD 프로세스, ALD 프로세스, 또는 일부 다른 적합한 성장 또는 퇴적 프로세스에 의해 형성된다. 상부 유전체층(140)은 예를 들어, 실리콘 이산화물과 같은 산화물 등일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 전도성 그리드 구조체(142) 및 유전체 그리드 구조체(144)를 형성하기 위한 프로세스는, 상부 유전체층(140) 위에 금속 그리드층을 (예를 들어, PVD, CVD, ALD, 전기도금, 무전해 도금 등에 의해) 퇴적하는 것; 금속 그리드층 상에 유전체 그리드층을 (예를 들어, PVD, CVD, ALD 등에 의해) 퇴적하는 것; 유전체 그리드층 위에 마스킹층(미도시)을 형성하는 것; 마스킹층을 따라 금속 그리드층 및 유전체 그리드층을 패터닝하는 것; 및 마스킹층을 제거하기 위해 제거 프로세스를 수행하는 것을 포함한다.
도 18의 단면도(1800)에 예시된 바와 같이, 복수의 광검출기들(122) 위에 복수의 광 필터들(146)이 형성되고, 복수의 광 필터들(146) 위에 복수의 마이크로 렌즈들(148)이 형성된다. 일부 실시예들에서, 광 필터들(146) 및 마이크로 렌즈들(148)은 예를 들어, CVD, PVD, ALD, 또는 일부 다른 적합한 퇴적 또는 성장 프로세스에 의해 퇴적될 수 있다.
도 19는 본 개시에 따른 상이한 높이들을 갖는 외측 격리 구조체 및 내측 격리 구조체를 갖는 격리 구조체를 포함하는 이미지 센서를 형성하는 방법(1900)의 일부 실시예들을 예시한다. 방법(1900)이 일련의 액트들 또는 이벤트들로서 예시되고/예시되거나 설명되지만, 예시된 순서 또는 액트들에 방법이 제한되는 것은 아니라는 점이 이해될 것이다. 따라서, 일부 실시예들에서, 액트들은 예시된 것과 상이한 순서들로 실시될 수 있고/있거나 동시에 실시될 수 있다. 또한, 일부 실시예들에서, 예시된 액트들 또는 이벤트들은, 다른 액트들 또는 하위 액트(sub-act)들과 분리된 시간들에 또는 동시에 실시될 수 있는 다수의 액트들 또는 이벤트들로 세분화될 수 있다. 일부 실시예들에서, 일부 예시된 액트들 또는 이벤트들이 생략될 수 있고, 다른 예시되지 않은 액트들 또는 이벤트들이 포함될 수 있다.
액트(1902)에서, 기판 내에 복수의 광검출기들이 형성된다. 도 5는 액트(1902)의 일부 실시예들에 대응하는 단면도(500)를 예시한다.
액트(1904)에서, 기판의 전측면이 기판의 전측면 내로 연장되는 외측 격리 개구부를 정의하기 위해 패터닝된다. 도 6은 액트(1904)의 일부 실시예들에 대응하는 단면도(600)를 예시한다.
액트(1906)에서, 유전체층이 전측면 위에 그리고 외측 격리 개구부 내에 형성된다. 도 7은 액트(1906)의 일부 실시예들에 대응하는 단면도(700)를 예시한다.
액트(1908)에서, 전측면 위로부터 과잉 유전체 재료를 제거하기 위해 유전체층에 제거 프로세스가 수행되고, 유전체층 위에 격리 에칭 정지층이 형성된다. 도 8a는 액트(1908)의 일부 실시예들에 대응하는 단면도(800a)를 예시한다. 도 8b 내지 도 8d는 액트(1908)의 다양한 대안적인 실시예들에 대응하는 단면도들(1100b 내지 1100d)을 예시한다.
액트(1910)에서, 기판의 전측면 상에 복수의 픽셀 디바이스들이 형성된다. 도 9는 액트(1910)의 일부 실시예들에 대응하는 단면도(900)를 예시한다.
액트(1912)에서, 기판의 전측면 상에 상호연결 구조체가 형성된다. 도 11은 액트(1912)의 일부 실시예들에 대응하는 단면도(1100)를 예시한다.
액트(1914)에서, 기판의 후측면에 시닝 프로세스가 수행되고, 시닝 프로세스는 유전체층을 노출시킨다. 도 12는 액트(1914)의 일부 실시예들에 대응하는 단면도(1200)를 예시한다.
액트(1916)에서, 기판의 후측면이 기판의 후측면 내로 연장되는 내측 격리 개구부를 정의하기 위해 패터닝되고, 유전체층이 내측 격리 개구부를 측방향으로 에워싼다. 도 13은 액트(1916)의 일부 실시예들에 대응하는 단면도(1300)를 예시한다.
액트(1918)에서, 외측 격리 개구부로부터 유전체층을 제거하기 위해 제거 프로세스가 수행된다. 도 14는 액트(1918)의 일부 실시예들에 대응하는 단면도(1400)를 예시한다.
액트(1920)에서, 내측 격리 개구부 및 외측 격리 개구부에 격리 구조체가 형성되고, 격리 구조체는 제1 높이를 갖는 외측 격리 구조체 및 제1 높이보다 작은 제2 높이를 갖는 내측 격리 구조체를 포함한다. 도 15 및 도 16은 액트(1920)의 일부 실시예들에 대응하는 단면도들(1500 및 1600)을 예시한다.
액트(1922)에서, 후측면 위에 복수의 광 필터들이 형성되고, 복수의 광 필터들 위에 복수의 마이크로 렌즈들이 형성된다. 도 18은 액트(1922)의 일부 실시예들에 대응하는 단면도(1800)를 예시한다.
따라서, 일부 실시예들에서, 본 개시는, 복수의 광검출기들에서 인접한 광검출기들 사이에 배치된 내측 격리 구조체 및 내측 격리 구조체를 측방향으로 에워싸는 외측 격리 구조체를 포함하는 격리 구조체를 포함하는 이미지 센서에 관한 것이고, 외측 격리 구조체는 제1 높이를 가지며, 내측 격리 구조체는 제1 높이보다 작은 제2 높이를 갖는다.
일부 실시예들에서, 본 출원은 이미지 센서를 제공하고, 이미지 센서는, 기판 내에 배치된 복수의 광검출기들 - 기판은 후측면 반대측에 있는 전측면을 포함함 - ; 기판에 배치되고 복수의 광검출기들을 측방향으로 둘러싸는 외측 격리 구조체 - 외측 격리 구조체는 제1 높이를 가짐 - ; 및 외측 격리 구조체의 측벽들 사이에서 이격된 내측 격리 구조체 - 내측 격리 구조체는 복수의 광검출기들에서 인접한 광검출기들 사이에 배치되고, 외측 격리 구조체 및 내측 격리 구조체는 후측면으로부터 전측면을 향해 각각 연장되며, 내측 격리 구조체는 제1 높이보다 작은 제2 높이를 포함함 - 를 포함한다. 실시예에서, 제1 높이는 기판의 제3 높이보다 크고, 제2 높이는 제3 높이보다 작다. 실시예에서, 위에서 보았을 때 외측 격리 구조체는 링 형상을 갖고, 내측 격리 구조체는 십자 형상을 갖는다. 실시예에서, 내측 격리 구조체 및 외측 격리 구조체는 라이너층 및 트렌치 채움층을 포함하고, 라이너층은 트렌치 채움층과 기판 사이에 배치된다. 실시예에서, 이미지 센서는, 외측 격리 구조체의 바닥면과 직접적으로 접촉하는 격리 에칭 정지층을 더 포함한다. 실시예에서, 격리 에칭 정지층은 기판의 전측면으로부터 외측 격리 구조체의 양 측벽들까지 연장된다. 실시예에서, 격리 에칭 정지층은 기판의 전측면 아래에 있고, 전측면 수직으로 위에 있는 최상면을 갖는다. 실시예에서, 이미지 센서는, 기판에 배치되고 복수의 광검출기들 아래에 있는 플로팅 확산 노드를 더 포함하고, 플로팅 확산 노드는 내측 격리 구조체 바로 아래에 있다.
일부 실시예들에서, 본 출원은 이미지 센서를 제공하고, 이미지 센서는, 기판 내에 배치된 복수의 광검출기들 - 기판은 후측면 반대측에 있는 전측면을 포함함 - ; 기판의 전측면 상에 배치되고 복수의 광검출기들 아래에 있는 복수의 픽셀 디바이스들; 및 기판에 배치된 격리 구조체 - 격리 구조체는 복수의 광검출기들을 둘러싸는 외측 격리 구조체 및 광검출기들을 서로 분리하는 내측 격리 구조체를 포함하고, 픽셀 디바이스들은 외측 격리 구조체의 양 측벽들 사이에 배치되고, 외측 격리 구조체 및 내측 격리 구조체는 후측면으로부터 전측면을 향해 각각 연장되며, 내측 격리 구조체의 깊이는 외측 격리 구조체의 깊이보다 작음 - 를 포함한다. 실시예에서, 위에서 보았을 때 외측 격리 구조체는 제1 형상을 갖고, 내측 격리 구조체는 제1 형상과는 상이한 제2 형상을 갖는다. 실시예에서, 내측 격리 구조체는 외측 격리 구조체와 직접적으로 접촉한다. 실시예에서, 이미지 센서는, 외측 격리 구조체의 바닥면을 따라 배치된 격리 에칭 정지층을 더 포함하고, 격리 에칭 정지층은 격리 구조체의 재료와는 상이한 재료를 포함한다. 실시예에서, 격리 에칭 정지층 및 외측 격리 구조체는 위에서 보았을 때 링 형상이다. 실시예에서, 내측 격리 구조체의 바닥면은 복수의 광검출기들의 최상부와 바닥부 사이에 배치되고, 외측 격리 구조체의 바닥면은 복수의 광검출기들의 바닥부 아래에 배치된다. 실시예에서, 이미지 센서는, 기판의 전측면 상에 배치된 상호연결 구조체를 더 포함하고, 상호연결 구조체는 상호연결 유전체 구조체 내에 배치된 복수의 전도성 와이어들 및 복수의 전도성 비아들을 포함하며, 외측 격리 구조체의 바닥면은 상호연결 구조체의 최상면 아래에 배치된다.
일부 실시예들에서, 본 출원은 이미지 센서를 형성하기 위한 방법을 제공하고, 방법은, 기판 내에 복수의 광검출기들을 형성하는 단계 - 기판은 후측면 반대측에 있는 전측면을 포함함 - ; 전측면 내로 연장되고 복수의 광검출기들을 둘러싸는 외측 격리 개구부를 정의하기 위해 기판의 전측면에 제1 패터닝 프로세스를 수행하는 단계; 외측 격리 개구부 내에 유전체층을 형성하는 단계; 유전체층 상에 격리 에칭 정지층을 형성하는 단계; 기판의 후측면에 시닝 프로세스를 수행하는 단계 - 시닝 프로세스는 유전체층을 노출시킴 - ; 후측면 내로 연장되는 내측 격리 개구부를 정의하기 위해 기판의 후측면에 제2 패터닝 프로세스를 수행하는 단계 - 내측 격리 개구부는 광검출기들을 서로 분리함 - ; 외측 격리 개구부로부터 유전체층을 제거하기 위해 제거 프로세스를 수행하는 단계; 외측 격리 개구부 내에 외측 격리 구조체를 형성하는 단계 - 외측 격리 구조체는 제1 높이를 가짐 - ; 및 내측 격리 개구부 내에 내측 격리 구조체를 형성하는 단계 - 내측 격리 구조체는 제1 높이보다 작은 제2 높이를 가짐 - 를 포함한다. 실시예에서, 외측 격리 구조체 및 내측 격리 구조체는 서로 동시에 형성된다. 실시예에서, 방법은, 기판의 전측면 상에 상호연결 구조체를 형성하는 단계를 더 포함하고, 상호연결 구조체는 제1 패터닝 프로세스를 수행한 후에 그리고 제2 패터닝 프로세스를 수행하기 전에 형성된다. 실시예에서, 제거 프로세스는 격리 에칭 정지층의 상면을 노출시킨다. 실시예에서, 위에서 보았을 때 외측 격리 구조체 및 격리 에칭 정지층은 링 형상이고, 내측 격리 구조체는 십자 형상이다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 이미지 센서에 있어서,
기판 내에 배치된 복수의 광검출기들 - 상기 기판은 후측면(back-side surface) 반대측에 있는 전측면(front-side surface)을 포함함 - ;
상기 기판에 배치되고 상기 복수의 광검출기들을 측방향으로(laterally) 둘러싸는 외측 격리 구조체 - 상기 외측 격리 구조체는 제1 높이를 가짐 - ; 및
상기 외측 격리 구조체의 측벽들 사이에서 이격된 내측 격리 구조체 - 상기 내측 격리 구조체는 상기 복수의 광검출기들에서 인접한 광검출기들 사이에 배치되고, 상기 외측 격리 구조체 및 상기 내측 격리 구조체는 상기 후측면으로부터 상기 전측면을 향해 각각 연장되며, 상기 내측 격리 구조체는 상기 제1 높이보다 작은 제2 높이를 포함함 -
를 포함하는, 이미지 센서.
실시예 2. 실시예 1에 있어서, 상기 제1 높이는 상기 기판의 제3 높이보다 크고, 상기 제2 높이는 상기 제3 높이보다 작은 것인, 이미지 센서.
실시예 3. 실시예 1에 있어서, 위에서 보았을 때 상기 외측 격리 구조체는 링 형상(ring-shape)을 갖고, 상기 내측 격리 구조체는 십자 형상(cross-shape)을 갖는 것인, 이미지 센서.
실시예 4. 실시예 1에 있어서, 상기 내측 격리 구조체 및 상기 외측 격리 구조체는 라이너층(liner layer) 및 트렌치 채움층(trench fill layer)을 포함하고, 상기 라이너층은 상기 트렌치 채움층과 상기 기판 사이에 배치되는 것인, 이미지 센서.
실시예 5. 실시예 1에 있어서,
상기 외측 격리 구조체의 바닥면과 직접적으로 접촉하는 격리 에칭 정지층(isolation etch stop layer)을 더 포함하는, 이미지 센서.
실시예 6. 실시예 5에 있어서, 상기 격리 에칭 정지층은 상기 기판의 전측면으로부터 상기 외측 격리 구조체의 양 측벽들까지 연장되는 것인, 이미지 센서.
실시예 7. 실시예 5에 있어서, 상기 격리 에칭 정지층은 상기 기판의 전측면 아래에 있고, 상기 전측면 수직으로 위에 있는 최상면을 갖는 것인, 이미지 센서.
실시예 8. 실시예 1에 있어서,
상기 기판에 배치되고 상기 복수의 광검출기들 아래에 있는 플로팅 확산 노드(floating diffusion node)를 더 포함하고, 상기 플로팅 확산 노드는 상기 내측 격리 구조체 바로 아래에 있는 것인, 이미지 센서.
실시예 9. 이미지 센서에 있어서,
기판 내에 배치된 복수의 광검출기들 - 상기 기판은 후측면 반대측에 있는 전측면을 포함함 - ;
상기 기판의 전측면 상에 배치되고 상기 복수의 광검출기들 아래에 있는 복수의 픽셀 디바이스들; 및
상기 기판에 배치된 격리 구조체 - 상기 격리 구조체는 상기 복수의 광검출기들을 둘러싸는 외측 격리 구조체 및 상기 복수의 광검출기들을 서로 분리하는 내측 격리 구조체를 포함하고, 상기 복수의 픽셀 디바이스들은 상기 외측 격리 구조체의 양 측벽들 사이에 배치되고, 상기 외측 격리 구조체 및 상기 내측 격리 구조체는 상기 후측면으로부터 상기 전측면을 향해 각각 연장되며, 상기 내측 격리 구조체의 깊이는 상기 외측 격리 구조체의 깊이보다 작음 -
를 포함하는, 이미지 센서.
실시예 10. 실시예 9에 있어서, 위에서 보았을 때 상기 외측 격리 구조체는 제1 형상을 갖고, 상기 내측 격리 구조체는 상기 제1 형상과는 상이한 제2 형상을 갖는 것인, 이미지 센서.
실시예 11. 실시예 9에 있어서, 상기 내측 격리 구조체는 상기 외측 격리 구조체와 직접적으로 접촉하는 것인, 이미지 센서.
실시예 12. 실시예 9에 있어서,
상기 외측 격리 구조체의 바닥면을 따라 배치된 격리 에칭 정지층을 더 포함하고, 상기 격리 에칭 정지층은 상기 격리 구조체의 재료와는 상이한 재료를 포함하는 것인, 이미지 센서.
실시예 13. 실시예 12에 있어서, 상기 격리 에칭 정지층 및 상기 외측 격리 구조체는 위에서 보았을 때 링 형상인 것인, 이미지 센서.
실시예 14. 실시예 9에 있어서, 상기 내측 격리 구조체의 바닥면은 상기 복수의 광검출기들의 최상부와 바닥부 사이에 배치되고, 상기 외측 격리 구조체의 바닥면은 상기 복수의 광검출기들의 바닥부 아래에 배치되는 것인, 이미지 센서.
실시예 15. 실시예 9에 있어서,
상기 기판의 전측면 상에 배치된 상호연결 구조체를 더 포함하고, 상기 상호연결 구조체는 상호연결 유전체 구조체 내에 배치된 복수의 전도성 와이어들 및 복수의 전도성 비아들을 포함하며, 상기 외측 격리 구조체의 바닥면은 상기 상호연결 구조체의 최상면 아래에 배치되는 것인, 이미지 센서.
실시예 16. 이미지 센서를 형성하기 위한 방법에 있어서,
기판 내에 복수의 광검출기들을 형성하는 단계 - 상기 기판은 후측면 반대측에 있는 전측면을 포함함 - ;
상기 전측면 내로 연장되고 상기 복수의 광검출기들을 둘러싸는 외측 격리 개구부를 정의하기 위해 상기 기판의 전측면에 제1 패터닝 프로세스를 수행하는 단계;
상기 외측 격리 개구부 내에 유전체층을 형성하는 단계;
상기 유전체층 상에 격리 에칭 정지층을 형성하는 단계;
상기 기판의 후측면에 시닝 프로세스(thinning process)를 수행하는 단계 - 상기 시닝 프로세스는 상기 유전체층을 노출시킴 - ;
상기 후측면 내로 연장되는 내측 격리 개구부를 정의하기 위해 상기 기판의 후측면에 제2 패터닝 프로세스를 수행하는 단계 - 상기 내측 격리 개구부는 상기 복수의 광검출기들을 서로 분리함 - ;
상기 외측 격리 개구부로부터 상기 유전체층을 제거하기 위해 제거 프로세스를 수행하는 단계;
상기 외측 격리 개구부 내에 외측 격리 구조체를 형성하는 단계 - 상기 외측 격리 구조체는 제1 높이를 가짐 - ; 및
상기 내측 격리 개구부 내에 내측 격리 구조체를 형성하는 단계 - 상기 내측 격리 구조체는 상기 제1 높이보다 작은 제2 높이를 가짐 -
를 포함하는, 이미지 센서를 형성하기 위한 방법.
실시예 17. 실시예 16에 있어서, 상기 외측 격리 구조체 및 상기 내측 격리 구조체는 서로 동시에 형성되는 것인, 방법.
실시예 18. 실시예 17에 있어서,
상기 기판의 전측면 상에 상호연결 구조체를 형성하는 단계를 더 포함하고, 상기 상호연결 구조체는 상기 제1 패터닝 프로세스를 수행한 후에 그리고 상기 제2 패터닝 프로세스를 수행하기 전에 형성되는 것인, 방법.
실시예 19. 실시예 16에 있어서, 상기 제거 프로세스는 상기 격리 에칭 정지층의 상면을 노출시키는 것인, 방법.
실시예 20. 실시예 16에 있어서, 위에서 보았을 때 상기 외측 격리 구조체 및 상기 격리 에칭 정지층은 링 형상이고, 상기 내측 격리 구조체는 십자 형상인 것인, 방법.
Claims (10)
- 이미지 센서에 있어서,
기판 내에 배치된 복수의 광검출기들 - 상기 기판은 후측면(back-side surface) 반대측에 있는 전측면(front-side surface)을 포함함 - ;
상기 기판에 배치되고 상기 복수의 광검출기들을 측방향으로(laterally) 둘러싸는 외측 격리 구조체 - 상기 외측 격리 구조체는 제1 높이를 가짐 - ; 및
상기 외측 격리 구조체의 측벽들 사이에서 이격된 내측 격리 구조체 - 상기 내측 격리 구조체는 상기 복수의 광검출기들에서 인접한 광검출기들 사이에 배치되고, 상기 외측 격리 구조체 및 상기 내측 격리 구조체는 상기 후측면으로부터 상기 전측면을 향해 각각 연장되며, 상기 내측 격리 구조체는 상기 제1 높이보다 작은 제2 높이를 포함함 -
를 포함하는, 이미지 센서. - 제1항에 있어서, 상기 제1 높이는 상기 기판의 제3 높이보다 크고, 상기 제2 높이는 상기 제3 높이보다 작은 것인, 이미지 센서.
- 제1항에 있어서, 위에서 보았을 때 상기 외측 격리 구조체는 링 형상(ring-shape)을 갖고, 상기 내측 격리 구조체는 십자 형상(cross-shape)을 갖는 것인, 이미지 센서.
- 제1항에 있어서, 상기 내측 격리 구조체 및 상기 외측 격리 구조체는 라이너층(liner layer) 및 트렌치 채움층(trench fill layer)을 포함하고, 상기 라이너층은 상기 트렌치 채움층과 상기 기판 사이에 배치되는 것인, 이미지 센서.
- 제1항에 있어서,
상기 외측 격리 구조체의 바닥면과 직접적으로 접촉하는 격리 에칭 정지층(isolation etch stop layer)을 더 포함하는, 이미지 센서. - 제5항에 있어서, 상기 격리 에칭 정지층은 상기 기판의 전측면으로부터 상기 외측 격리 구조체의 양 측벽들까지 연장되는 것인, 이미지 센서.
- 제5항에 있어서, 상기 격리 에칭 정지층은 상기 기판의 전측면 아래에 있고, 상기 전측면 수직으로 위에 있는 최상면을 갖는 것인, 이미지 센서.
- 제1항에 있어서,
상기 기판에 배치되고 상기 복수의 광검출기들 아래에 있는 플로팅 확산 노드(floating diffusion node)를 더 포함하고, 상기 플로팅 확산 노드는 상기 내측 격리 구조체 바로 아래에 있는 것인, 이미지 센서. - 이미지 센서에 있어서,
기판 내에 배치된 복수의 광검출기들 - 상기 기판은 후측면 반대측에 있는 전측면을 포함함 - ;
상기 기판의 전측면 상에 배치되고 상기 복수의 광검출기들 아래에 있는 복수의 픽셀 디바이스들; 및
상기 기판에 배치된 격리 구조체 - 상기 격리 구조체는 상기 복수의 광검출기들을 둘러싸는 외측 격리 구조체 및 상기 복수의 광검출기들을 서로 분리하는 내측 격리 구조체를 포함하고, 상기 복수의 픽셀 디바이스들은 상기 외측 격리 구조체의 양 측벽들 사이에 배치되고, 상기 외측 격리 구조체 및 상기 내측 격리 구조체는 상기 후측면으로부터 상기 전측면을 향해 각각 연장되며, 상기 내측 격리 구조체의 깊이는 상기 외측 격리 구조체의 깊이보다 작음 -
를 포함하는, 이미지 센서. - 이미지 센서를 형성하기 위한 방법에 있어서,
기판 내에 복수의 광검출기들을 형성하는 단계 - 상기 기판은 후측면 반대측에 있는 전측면을 포함함 - ;
상기 전측면 내로 연장되고 상기 복수의 광검출기들을 둘러싸는 외측 격리 개구부를 정의하기 위해 상기 기판의 전측면에 제1 패터닝 프로세스를 수행하는 단계;
상기 외측 격리 개구부 내에 유전체층을 형성하는 단계;
상기 유전체층 상에 격리 에칭 정지층을 형성하는 단계;
상기 기판의 후측면에 시닝 프로세스(thinning process)를 수행하는 단계 - 상기 시닝 프로세스는 상기 유전체층을 노출시킴 - ;
상기 후측면 내로 연장되는 내측 격리 개구부를 정의하기 위해 상기 기판의 후측면에 제2 패터닝 프로세스를 수행하는 단계 - 상기 내측 격리 개구부는 상기 복수의 광검출기들을 서로 분리함 - ;
상기 외측 격리 개구부로부터 상기 유전체층을 제거하기 위해 제거 프로세스를 수행하는 단계;
상기 외측 격리 개구부 내에 외측 격리 구조체를 형성하는 단계 - 상기 외측 격리 구조체는 제1 높이를 가짐 - ; 및
상기 내측 격리 개구부 내에 내측 격리 구조체를 형성하는 단계 - 상기 내측 격리 구조체는 상기 제1 높이보다 작은 제2 높이를 가짐 -
를 포함하는, 이미지 센서를 형성하기 위한 방법.
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| US20230317757A1 (en) | 2023-10-05 |
| KR102706739B1 (ko) | 2024-09-12 |
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