JPH0691194B2 - 半導体集積回路の寄生効果防止方法 - Google Patents
半導体集積回路の寄生効果防止方法Info
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- JPH0691194B2 JPH0691194B2 JP61303192A JP30319286A JPH0691194B2 JP H0691194 B2 JPH0691194 B2 JP H0691194B2 JP 61303192 A JP61303192 A JP 61303192A JP 30319286 A JP30319286 A JP 30319286A JP H0691194 B2 JPH0691194 B2 JP H0691194B2
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000000034 method Methods 0.000 title claims description 10
- 238000002955 isolation Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 21
- 230000002265 prevention Effects 0.000 claims description 5
- 238000000926 separation method Methods 0.000 claims description 4
- 230000007704 transition Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、バイポーラ集積回路などの半導体集積回路
の寄生効果防止方法に関する。
の寄生効果防止方法に関する。
一般に、バイポーラ集積回路（IC）では、第３図および
第４図に示すように、特定の能動素子としてトランジス
タTr1が設置された場合、そのコレクタを構成するエピ
タキシャル層２が、トランジスタTr1の動作によって分
離領域４（基板６）の電位より低い電位（負電位）にな
ると、寄生効果によって、隣接したトランジスタTr2の
動作に影響を及ぼすことが知られている。
第４図に示すように、特定の能動素子としてトランジス
タTr1が設置された場合、そのコレクタを構成するエピ
タキシャル層２が、トランジスタTr1の動作によって分
離領域４（基板６）の電位より低い電位（負電位）にな
ると、寄生効果によって、隣接したトランジスタTr2の
動作に影響を及ぼすことが知られている。
そこで、トランジスタTr1の周囲に巡らせた分離領域４
の周囲にエピタキシャル層２と同時に形成されるエピタ
キシャル層８を設置し、これを直流最高電位（電源電圧
Vcc）によってバイアスすることにより、エピタキシャ
ル層２が分離領域４より低い電位に移行するとき、エピ
タキシャル層８によりトランジスタTr1の周囲に強制的
に寄生効果を生じさせて、隣接するトランジスタTr2へ
の影響を回避する方法が取られている。なお、トランジ
スタTr2の周囲には、分離領域10が設置されている。
の周囲にエピタキシャル層２と同時に形成されるエピタ
キシャル層８を設置し、これを直流最高電位（電源電圧
Vcc）によってバイアスすることにより、エピタキシャ
ル層２が分離領域４より低い電位に移行するとき、エピ
タキシャル層８によりトランジスタTr1の周囲に強制的
に寄生効果を生じさせて、隣接するトランジスタTr2へ
の影響を回避する方法が取られている。なお、トランジ
スタTr2の周囲には、分離領域10が設置されている。
たとえば、Ｐ型半導体によって形成された基板６の表面
領域に、基板６とは反対導電型（Ｎ型）の高濃度の埋込
み層12、14が形成されるとともに、その上部側に同時に
エピタキシャル層２、８が形成され、各エピタキシャル
層２、８は、基板６と同一導電型の分離領域４によって
絶縁分離される。エピタキシャル層２は、第３図に示し
たトランジスタTr1の形成領域を成し、また、エピタキ
シャル層８は、トランジスタTr1の形成領域であるエピ
タキシャル層２の周囲に、分離領域４を介在させて設置
されているのである。
領域に、基板６とは反対導電型（Ｎ型）の高濃度の埋込
み層12、14が形成されるとともに、その上部側に同時に
エピタキシャル層２、８が形成され、各エピタキシャル
層２、８は、基板６と同一導電型の分離領域４によって
絶縁分離される。エピタキシャル層２は、第３図に示し
たトランジスタTr1の形成領域を成し、また、エピタキ
シャル層８は、トランジスタTr1の形成領域であるエピ
タキシャル層２の周囲に、分離領域４を介在させて設置
されているのである。
そして、エピタキシャル層２、８には、エピタキシャル
層２と同一導電型の高濃度領域からなるコンタクト用の
導電領域16、18がそれぞれ形成され、また、分離領域４
にも分離領域４と同一導電型の高濃度領域からなる導電
領域20が形成されて、分離領域４は接地され、また、エ
ピタキシャル層８は電源電圧Vccによってバイアスされ
る。
層２と同一導電型の高濃度領域からなるコンタクト用の
導電領域16、18がそれぞれ形成され、また、分離領域４
にも分離領域４と同一導電型の高濃度領域からなる導電
領域20が形成されて、分離領域４は接地され、また、エ
ピタキシャル層８は電源電圧Vccによってバイアスされ
る。
このように設定されると、分離領域４がＰ型半導体、エ
ピタキシャル層２、８がＮ型半導体で構成されるので、
分離領域４をベース、エピタキシャル層８をコレクタ、
エピタキシャル層２をエミッタとする寄生トランジスタ
（NPN型トランジスタ）Tr0が生起する。そして、この寄
生トランジスタTr0は、エミッタであるエピタキシャル
層２がトランジスタTr1の動作に応じて負電位に移行し
たときに動作領域に入るので、この寄生トランジスタTr
0の強制的な動作によって、エピタキシャル層２が負電
位に移行することによる他の素子であるトランジスタTr
2や、他の受動素子に対して寄生効果の影響が及ぶのを
回避しているのである。
ピタキシャル層２、８がＮ型半導体で構成されるので、
分離領域４をベース、エピタキシャル層８をコレクタ、
エピタキシャル層２をエミッタとする寄生トランジスタ
（NPN型トランジスタ）Tr0が生起する。そして、この寄
生トランジスタTr0は、エミッタであるエピタキシャル
層２がトランジスタTr1の動作に応じて負電位に移行し
たときに動作領域に入るので、この寄生トランジスタTr
0の強制的な動作によって、エピタキシャル層２が負電
位に移行することによる他の素子であるトランジスタTr
2や、他の受動素子に対して寄生効果の影響が及ぶのを
回避しているのである。
ところで、このように、エピタキシャル層８をトランジ
スタTr1の周囲に巡らして電源電圧Vccに保持し、トラン
ジスタTr1の動作に応じて強制的に寄生トランジスタTr0
を生起させ、隣接する他の素子に対する寄生効果の影響
を抑制する方法では、電源電圧Vccによってバイアスす
べきエピタキシャル層８の大きさが回路機能やトランジ
スタTr1の大きさなどでまちまちになり、寄生効果の影
響が及ぶ範囲が特定できないため、適切な大きさに設定
することが困難であり、集積回路を構成する上でレイア
ウト設計が厄介であるとともに、エピタキシャル層８の
占有面積が大きくなるため、集積度を妨げるおそれがあ
った。
スタTr1の周囲に巡らして電源電圧Vccに保持し、トラン
ジスタTr1の動作に応じて強制的に寄生トランジスタTr0
を生起させ、隣接する他の素子に対する寄生効果の影響
を抑制する方法では、電源電圧Vccによってバイアスす
べきエピタキシャル層８の大きさが回路機能やトランジ
スタTr1の大きさなどでまちまちになり、寄生効果の影
響が及ぶ範囲が特定できないため、適切な大きさに設定
することが困難であり、集積回路を構成する上でレイア
ウト設計が厄介であるとともに、エピタキシャル層８の
占有面積が大きくなるため、集積度を妨げるおそれがあ
った。
そこで、この発明は、寄生効果を強制的に生起させて他
の素子への影響を回避するために設置するエピタキシャ
ル層の大きさを特定しかつ削減化を実現し、他の素子に
対する寄生効果の影響を回避しようとするものである。
の素子への影響を回避するために設置するエピタキシャ
ル層の大きさを特定しかつ削減化を実現し、他の素子に
対する寄生効果の影響を回避しようとするものである。
この発明の半導体集積回路の寄生効果防止方法は、第１
図に例示するように、半導体基板（基板６）に形成され
たエピタキシャル層（２、８）を前記半導体基板と同一
導電型の分離領域（４）を以て第１及び第２のエピタキ
シャル層（２、８）に分離し、前記第１及び第２のエピ
タキシャル層に個別に能動素子が形成される半導体集積
回路の寄生効果防止方法であって、前記第１のエピタキ
シャル層が前記半導体基板より低電位に移行したことを
検出する電位検出手段（電位検出部22）と、第１及び第
２のトランジスタ（26、28）からなる電流ミラー回路に
よって、前記第１のエピタキシャル層側に生じた前記低
電位に応じて前記電位検出手段側に前記第１のトランジ
スタから電流を引き込むとともに、この電流を第２のト
ランジスタを通して前記分離領域側に流し込む電流源
（24）とを備え、かつ、前記第２のエピタキシャル層を
高電位点に接続し、前記分離領域を前記半導体基板と共
通の電位に設定することにより、前記第２のエピタキシ
ャル層をコレクタ、前記分離領域をベース、前記第１の
エピタキシャル層をエミッタとする寄生トランジスタを
強制的に生起させ、前記電流源に発生させた前記電流を
前記分離領域に流し込むことを特徴とする。
図に例示するように、半導体基板（基板６）に形成され
たエピタキシャル層（２、８）を前記半導体基板と同一
導電型の分離領域（４）を以て第１及び第２のエピタキ
シャル層（２、８）に分離し、前記第１及び第２のエピ
タキシャル層に個別に能動素子が形成される半導体集積
回路の寄生効果防止方法であって、前記第１のエピタキ
シャル層が前記半導体基板より低電位に移行したことを
検出する電位検出手段（電位検出部22）と、第１及び第
２のトランジスタ（26、28）からなる電流ミラー回路に
よって、前記第１のエピタキシャル層側に生じた前記低
電位に応じて前記電位検出手段側に前記第１のトランジ
スタから電流を引き込むとともに、この電流を第２のト
ランジスタを通して前記分離領域側に流し込む電流源
（24）とを備え、かつ、前記第２のエピタキシャル層を
高電位点に接続し、前記分離領域を前記半導体基板と共
通の電位に設定することにより、前記第２のエピタキシ
ャル層をコレクタ、前記分離領域をベース、前記第１の
エピタキシャル層をエミッタとする寄生トランジスタを
強制的に生起させ、前記電流源に発生させた前記電流を
前記分離領域に流し込むことを特徴とする。
この発明によると、能動素子（トランジスタTr1）が基
板電位より低い電位になることに応じて、能動素子（ト
ランジスタTr1）を取り囲む分離領域４に電流を流すの
で、局所的に分離領域４の電位が持ち上げられ、この結
果、その部分で寄生効果が強調される。すなわち、寄生
効果が強調された部分では、生起した寄生トランジスタ
Tr0のゲインが高く、寄生効果が強調されない他の部分
で生起された寄生トランジスタTr0のゲインが低くな
り、生起する寄生トランジスタTr0にゲイン勾配が発生
する。したがって、寄生効果の影響を回避するために設
置される第２のエピタキシャル層８の範囲は、寄生効果
を強調するための箇所に限定される。
板電位より低い電位になることに応じて、能動素子（ト
ランジスタTr1）を取り囲む分離領域４に電流を流すの
で、局所的に分離領域４の電位が持ち上げられ、この結
果、その部分で寄生効果が強調される。すなわち、寄生
効果が強調された部分では、生起した寄生トランジスタ
Tr0のゲインが高く、寄生効果が強調されない他の部分
で生起された寄生トランジスタTr0のゲインが低くな
り、生起する寄生トランジスタTr0にゲイン勾配が発生
する。したがって、寄生効果の影響を回避するために設
置される第２のエピタキシャル層８の範囲は、寄生効果
を強調するための箇所に限定される。
第１図は、この発明の半導体集積回路の寄生効果防止方
法の実施例を示す。
法の実施例を示す。
この集積回路は、特定の能動素子としてたとえば、トラ
ンジスタTr1が設置された場合、その形成領域である導
電領域として第１のエピタキシャル層２とともに、他の
素子の形成領域との間にエピタキシャル層２と同一導電
型の導電領域としての第２のエピタキシャル層８が形成
されており、エピタキシャル層２、８は、エピタキシャ
ル層２、８とは反対導電型の分離領域４をエピタキシャ
ル層２の周囲に巡らせて分離されている。エピタキシャ
ル層８は、高電位点としてたとえば電源電圧Vccに接続
され、また、分離領域４は接地されて基板６の電位と共
通化されている。
ンジスタTr1が設置された場合、その形成領域である導
電領域として第１のエピタキシャル層２とともに、他の
素子の形成領域との間にエピタキシャル層２と同一導電
型の導電領域としての第２のエピタキシャル層８が形成
されており、エピタキシャル層２、８は、エピタキシャ
ル層２、８とは反対導電型の分離領域４をエピタキシャ
ル層２の周囲に巡らせて分離されている。エピタキシャ
ル層８は、高電位点としてたとえば電源電圧Vccに接続
され、また、分離領域４は接地されて基板６の電位と共
通化されている。
したがって、トランジスタTr1のコレクタを成すエピタ
キシャル層２、他の素子であるトランジスタTr2との絶
縁手段としての分離領域４およびエピタキシャル層８に
よって、エピタキシャル層２をエミッタ、分離領域４を
ベースおよびエピタキシャル層８をコレクタとする寄生
トランジスタTr0が生起され、トランジスタTr1の動作に
応じてエピタキシャル層２が基板６の電位より低い電位
である負電位に移行したとき、寄生トランジスタTr0を
強制的に動作させて、他の素子に対する影響を抑制して
いるのである。
キシャル層２、他の素子であるトランジスタTr2との絶
縁手段としての分離領域４およびエピタキシャル層８に
よって、エピタキシャル層２をエミッタ、分離領域４を
ベースおよびエピタキシャル層８をコレクタとする寄生
トランジスタTr0が生起され、トランジスタTr1の動作に
応じてエピタキシャル層２が基板６の電位より低い電位
である負電位に移行したとき、寄生トランジスタTr0を
強制的に動作させて、他の素子に対する影響を抑制して
いるのである。
そして、エピタキシャル層２が基板６の電位より低い電
位、たとえば、負電位になったことを検出する電位Vnの
検出手段として電位検出部22が設けられ、この電位検出
部22の電位Vnの検出に基づいて、特定の電流を発生する
電流源24が設置され、電流源24が発生した電流を電流源
24から分離領域４に流し込む。
位、たとえば、負電位になったことを検出する電位Vnの
検出手段として電位検出部22が設けられ、この電位検出
部22の電位Vnの検出に基づいて、特定の電流を発生する
電流源24が設置され、電流源24が発生した電流を電流源
24から分離領域４に流し込む。
すなわち、電位検出部22は、トランジスタTr1のエピタ
キシャル層２に発生した負電位Vnを検出してその電位Vn
に応じた電流Ｉを電位検出出力として引き込むのであ
る。電流源24は、たとえば、第１及び第２のトランジス
タ26、28からなる電流ミラー回路で構成し、電位検出部
22に引き込まれた電流Ｉを、トランジスタ26、28の電流
ミラー効果によってトランジスタ28に流し、トランジス
タ28から分離領域４に供給している。
キシャル層２に発生した負電位Vnを検出してその電位Vn
に応じた電流Ｉを電位検出出力として引き込むのであ
る。電流源24は、たとえば、第１及び第２のトランジス
タ26、28からなる電流ミラー回路で構成し、電位検出部
22に引き込まれた電流Ｉを、トランジスタ26、28の電流
ミラー効果によってトランジスタ28に流し、トランジス
タ28から分離領域４に供給している。
このようにすると、トランジスタTr1のコレクタを成す
エピタキシャル層２が負電位に移行した際、トランジス
タTr1を取り囲む分離領域４に負電位の発生に応じて電
流Ｉを流し込むので、電流Ｉが流し込まれた点Ｑを頂点
として電圧降下が生じる。
エピタキシャル層２が負電位に移行した際、トランジス
タTr1を取り囲む分離領域４に負電位の発生に応じて電
流Ｉを流し込むので、電流Ｉが流し込まれた点Ｑを頂点
として電圧降下が生じる。
この結果、寄生効果の影響を及ぼす範囲を制限するため
のエピタキシャル層８の必要な設置範囲は、第２図に示
すように、隣接する素子であるトランジスタTr2への影
響を回避するための部分的な範囲に削減でき、その範囲
は電流Ｉの供給点Ｑとの関係において明確になり、必要
最小限に止めることができるのである。
のエピタキシャル層８の必要な設置範囲は、第２図に示
すように、隣接する素子であるトランジスタTr2への影
響を回避するための部分的な範囲に削減でき、その範囲
は電流Ｉの供給点Ｑとの関係において明確になり、必要
最小限に止めることができるのである。
なお、この電位検出部22および電流源24は、基板６上に
集積回路の一部として設置してもよく、また、集積回路
に付随する回路として別に設けてもよい。
集積回路の一部として設置してもよく、また、集積回路
に付随する回路として別に設けてもよい。
この発明によれば、能動素子に基板電位より低い電位が
生じた場合に、能動素子の周囲に形成された分離領域に
電流を流し込むので、寄生効果が局所的に強調されて他
の部分への影響を抑えることができるとともに、寄生効
果の生じる箇所を任意に設定でき、かつ、寄生トランジ
スタにゲイン勾配が生じるため、エピタキシャル層の位
置が特定されて狭い範囲に設定できることから、レイア
ウト設計が容易になり、寄生トランジスタを生起させる
ためのエピタキシャル層の削減での集積度の向上を図る
ことができる。
生じた場合に、能動素子の周囲に形成された分離領域に
電流を流し込むので、寄生効果が局所的に強調されて他
の部分への影響を抑えることができるとともに、寄生効
果の生じる箇所を任意に設定でき、かつ、寄生トランジ
スタにゲイン勾配が生じるため、エピタキシャル層の位
置が特定されて狭い範囲に設定できることから、レイア
ウト設計が容易になり、寄生トランジスタを生起させる
ためのエピタキシャル層の削減での集積度の向上を図る
ことができる。
第１図は、この発明の半導体集積回路の寄生効果防止方
法の実施例を示す図、 第２図は、この発明の半導体集積回路の寄生効果防止方
法を実施した場合の半導体集積回路の構成を示す図、 第３図は一般的な半導体集積回路の構成を示す図、 第４図は第３図に示した半導体集積回路の寄生効果防止
方法を示す図である。 Tr1……トランジスタ（能動素子） Tr2……トランジスタ（他の素子） Tr0……寄生トランジスタ ２……第１のエピタキシャル層 ４……分離領域 ６……基板（半導体基板） ８……第２のエピタキシャル層 22……電位検出部（電位検出手段） 24……電流源 26……第１のトランジスタ（電流ミラー回路） 28……第２のトランジスタ（電流ミラー回路）
法の実施例を示す図、 第２図は、この発明の半導体集積回路の寄生効果防止方
法を実施した場合の半導体集積回路の構成を示す図、 第３図は一般的な半導体集積回路の構成を示す図、 第４図は第３図に示した半導体集積回路の寄生効果防止
方法を示す図である。 Tr1……トランジスタ（能動素子） Tr2……トランジスタ（他の素子） Tr0……寄生トランジスタ ２……第１のエピタキシャル層 ４……分離領域 ６……基板（半導体基板） ８……第２のエピタキシャル層 22……電位検出部（電位検出手段） 24……電流源 26……第１のトランジスタ（電流ミラー回路） 28……第２のトランジスタ（電流ミラー回路）
Claims (1)
- 【請求項１】半導体基板に形成されたエピタキシャル層
を前記半導体基板と同一導電型の分離領域を以て第１及
び第２のエピタキシャル層に分離し、前記第１及び第２
のエピタキシャル層に個別に能動素子が形成される半導
体集積回路の寄生効果防止方法であって、 前記第１のエピタキシャル層が前記半導体基板より低電
位に移行したことを検出する電位検出手段と、 第１及び第２のトランジスタからなる電流ミラー回路に
よって、前記第１のエピタキシャル層側に生じた前記低
電位に応じて前記電位検出手段側に前記第１のトランジ
スタから電流を引き込むとともに、この電流を第２のト
ランジスタを通して前記分離領域側に流し込む電流源
と、 を備え、かつ、前記第２のエピタキシャル層を高電位点
に接続し、前記分離領域を前記半導体基板と共通の電位
に設定することにより、前記第２のエピタキシャル層を
コレクタ、前記分離領域をベース、前記第１のエピタキ
シャル層をエミッタとする寄生トランジスタを強制的に
生起させ、前記電流源に発生させた前記電流を前記分離
領域に流し込むことを特徴とする半導体集積回路の寄生
効果防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303192A JPH0691194B2 (ja) | 1986-12-19 | 1986-12-19 | 半導体集積回路の寄生効果防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303192A JPH0691194B2 (ja) | 1986-12-19 | 1986-12-19 | 半導体集積回路の寄生効果防止方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155757A JPS63155757A (ja) | 1988-06-28 |
| JPH0691194B2 true JPH0691194B2 (ja) | 1994-11-14 |
Family
ID=17917986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61303192A Expired - Fee Related JPH0691194B2 (ja) | 1986-12-19 | 1986-12-19 | 半導体集積回路の寄生効果防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691194B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917544B2 (ja) * | 1975-04-22 | 1984-04-21 | 株式会社東芝 | 半導体集積回路 |
| JPS6337644A (ja) * | 1986-07-31 | 1988-02-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1986
- 1986-12-19 JP JP61303192A patent/JPH0691194B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63155757A (ja) | 1988-06-28 |
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