JPH0240922A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0240922A JPH0240922A JP63191677A JP19167788A JPH0240922A JP H0240922 A JPH0240922 A JP H0240922A JP 63191677 A JP63191677 A JP 63191677A JP 19167788 A JP19167788 A JP 19167788A JP H0240922 A JPH0240922 A JP H0240922A
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- JP
- Japan
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- type
- emitter
- base
- collector
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野コ
本発明は高速バイポーラトランジスタからなる半導体装
置に関し、特に、セルファライン技術により超微細加工
された半導体装置に関する。
置に関し、特に、セルファライン技術により超微細加工
された半導体装置に関する。
［従来の技術］
従来の一般的なラテラルＰＮＰバイポーラトランジスタ
の構造を第３図に示す。Ｐ型シリコン基板１にはＮ型埋
込層２が埋込まれ、その上にベース領域を構成するＮ型
エピタキシャルＮ３が形成されている。このＮ型エピタ
キシャル層３には、エミッタとなる高濃度Ｐ型頭域４ａ
、コレクタとなる高濃度Ｐ型頭域４ｂ、ベースコンタク
ト部となる高濃度Ｎ型領域５が夫々形成され、これらが
ロコス（Ｌｏｃｏｓ；Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌｉｃｏｎ）酸化膜６によって他の領域か
ら分離されている。更に、その上には、酸化膜７、ポリ
シリロコス（ポリシリコンのロコス）８、Ｐ型ポリシリ
コン９ａ。
の構造を第３図に示す。Ｐ型シリコン基板１にはＮ型埋
込層２が埋込まれ、その上にベース領域を構成するＮ型
エピタキシャルＮ３が形成されている。このＮ型エピタ
キシャル層３には、エミッタとなる高濃度Ｐ型頭域４ａ
、コレクタとなる高濃度Ｐ型頭域４ｂ、ベースコンタク
ト部となる高濃度Ｎ型領域５が夫々形成され、これらが
ロコス（Ｌｏｃｏｓ；Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌｉｃｏｎ）酸化膜６によって他の領域か
ら分離されている。更に、その上には、酸化膜７、ポリ
シリロコス（ポリシリコンのロコス）８、Ｐ型ポリシリ
コン９ａ。
９ｂ、Ｎ型ポリシリコン１０、絶縁膜１１及び素子間絶
縁Ｍ１２が選択形成されている。高濃度Ｐ型頭域４ａ、
４ｂ及び高濃度Ｎ型領域５にはＮ型ポリシリコン１０及
びＰ型ポリシリコン９ｂ、９ａを介して夫々ベース電極
１３、コレクタ電極１４及びエミッタ電極１５が接続さ
れている。
縁Ｍ１２が選択形成されている。高濃度Ｐ型頭域４ａ、
４ｂ及び高濃度Ｎ型領域５にはＮ型ポリシリコン１０及
びＰ型ポリシリコン９ｂ、９ａを介して夫々ベース電極
１３、コレクタ電極１４及びエミッタ電極１５が接続さ
れている。
このような、バイポーラトランジスタの動作速度を向上
させるには、ベース抵抗やコレクタ・ベース間接合容量
を小さくすること、即ち、ベース幅を小さくすることが
必要である。また、高い電流増幅率を得るにはエミツタ
幅を小さくしなければならない。このため、バイポーラ
トランジスタの高速化には超微細加工が欠かせない技術
の１つとなる。
させるには、ベース抵抗やコレクタ・ベース間接合容量
を小さくすること、即ち、ベース幅を小さくすることが
必要である。また、高い電流増幅率を得るにはエミツタ
幅を小さくしなければならない。このため、バイポーラ
トランジスタの高速化には超微細加工が欠かせない技術
の１つとなる。
従来、この目的のため、第４図に示すように、セルファ
ライン技術を使用して超微細加工を実現したＮＰＮ）ラ
ンジスタが知られている。この回路は、Ｎ型エピタキシ
ャル層３内にセルファライン技術によりベースとなる低
濃度Ｐ型領域１７を形成すると共に、この低濃度Ｐ型領
域１７にセルファライン技術によりエミッタとなる高濃
度Ｎ型領域１８を形成し、更に、この高濃度Ｎ型領域１
８の両側をクラフトベース部となる高濃度Ｐ型領域４ｃ
としたものである。この回路ではグラフトベース部の領
域４ｃからＰ型ポリシリコン９を基板の横方向に引き出
してベース電極１３と接続するようにしているので、ベ
ース及びエミッタの形成領域を電極の配置間隔に拘りな
く微細に加工できる。
ライン技術を使用して超微細加工を実現したＮＰＮ）ラ
ンジスタが知られている。この回路は、Ｎ型エピタキシ
ャル層３内にセルファライン技術によりベースとなる低
濃度Ｐ型領域１７を形成すると共に、この低濃度Ｐ型領
域１７にセルファライン技術によりエミッタとなる高濃
度Ｎ型領域１８を形成し、更に、この高濃度Ｎ型領域１
８の両側をクラフトベース部となる高濃度Ｐ型領域４ｃ
としたものである。この回路ではグラフトベース部の領
域４ｃからＰ型ポリシリコン９を基板の横方向に引き出
してベース電極１３と接続するようにしているので、ベ
ース及びエミッタの形成領域を電極の配置間隔に拘りな
く微細に加工できる。
［発明が解決しようとする課題］
上述した従来の半導体装置では、微細加工されているの
がＮＰＮトランジスタのみであり、ラテラルＰＮＰトラ
ンジスタは、第３図に示すような構造をしているので、
電極１３乃至１５の幅及び間隔の制限によりエミッタ及
びコレクタをなす高濃度Ｐ型領域４ａと４ｂの間隔、即
ち、ベース幅を小さくできず、高ｆＴが得られない。ま
た、エミツタ幅も小さくできないので高電流増幅率が得
にくい。従って、第４図に示したセルファライン型ＮＰ
Ｎトランジスタで高速を実現してもラテラルＰＮＰトラ
ンジスタが高速でないため、ＰＮＰトランジスタの利点
を生かした高速の半導体装置が得られないという欠点が
ある。
がＮＰＮトランジスタのみであり、ラテラルＰＮＰトラ
ンジスタは、第３図に示すような構造をしているので、
電極１３乃至１５の幅及び間隔の制限によりエミッタ及
びコレクタをなす高濃度Ｐ型領域４ａと４ｂの間隔、即
ち、ベース幅を小さくできず、高ｆＴが得られない。ま
た、エミツタ幅も小さくできないので高電流増幅率が得
にくい。従って、第４図に示したセルファライン型ＮＰ
Ｎトランジスタで高速を実現してもラテラルＰＮＰトラ
ンジスタが高速でないため、ＰＮＰトランジスタの利点
を生かした高速の半導体装置が得られないという欠点が
ある。
本発明はかかる問題点に鑑みてなされたものであって、
高速で高電流増幅率のラテラルＰＮＰトランジスタを備
えた半導体装置を提供することを目的とする。
高速で高電流増幅率のラテラルＰＮＰトランジスタを備
えた半導体装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体装置は、半導体基板中に分離形成さ
れたベース領域をなすＮ型エピタキシャル層と、このＮ
型エピタキシャル層にセルファライン技術により夫々分
離形成されたＰ型頭域からなるエミッタ及びコレクタと
、これらエミッタ及びコレクタの間の前記Ｎ型エピタキ
シャル層に電気的に接続されたベースコンタクト部と、
前記ベースコンタクト部、エミッタ及びコレクタにポリ
シリコンを介して接続され前記エミッタとコレクタとの
配置間隔よりも広い間隔で配置された電極とからなる横
型ＰＮＰ）ランジスタを具備したことを特徴とする。
れたベース領域をなすＮ型エピタキシャル層と、このＮ
型エピタキシャル層にセルファライン技術により夫々分
離形成されたＰ型頭域からなるエミッタ及びコレクタと
、これらエミッタ及びコレクタの間の前記Ｎ型エピタキ
シャル層に電気的に接続されたベースコンタクト部と、
前記ベースコンタクト部、エミッタ及びコレクタにポリ
シリコンを介して接続され前記エミッタとコレクタとの
配置間隔よりも広い間隔で配置された電極とからなる横
型ＰＮＰ）ランジスタを具備したことを特徴とする。
［作用］
本発明によれば、ラテラルＰＮＰ）ランジスタのエミッ
タ、コレクタ及びベースをセルファラインにより形成し
、これら各領域と各電極とを適宜基板の横方向へ引き出
されたポリシリコンを介してコンタクトすることにより
、各領域の間隔を電極の間隔よりも狭く形成できるので
ベース幅及びエミツタ幅を従来に比して大幅に狭くする
ことができる。このため、ラテラルＰＮＰトランジスタ
の動作速度及び電流増幅率を大幅に高めることができる
。
タ、コレクタ及びベースをセルファラインにより形成し
、これら各領域と各電極とを適宜基板の横方向へ引き出
されたポリシリコンを介してコンタクトすることにより
、各領域の間隔を電極の間隔よりも狭く形成できるので
ベース幅及びエミツタ幅を従来に比して大幅に狭くする
ことができる。このため、ラテラルＰＮＰトランジスタ
の動作速度及び電流増幅率を大幅に高めることができる
。
［実施例］
以下、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るラテラルＰＮＰトランジ
スタの構造を示す。Ｐ型シリコン基板１には、Ｎ型埋込
層２が埋込まれ、更に、その上にベース領域となるＮ型
エピタキシャル層３が形成されている。このＮ型エピタ
キシャル層３は、その両側に形成されたロコス酸化膜６
によって分離されている。Ｎ型エピタキシャル層３には
、セルファラインによりエミッタ及びコレクタを夫々構
成する高濃度Ｐ型領域４ｄ、４ｅが形成されている。ま
た、これらＰ型領域４ｄ、４ｅの間にはベースコンタク
ト部となる高濃度Ｎ型領域２１が上記と同様セルファラ
インにより形成されている。
スタの構造を示す。Ｐ型シリコン基板１には、Ｎ型埋込
層２が埋込まれ、更に、その上にベース領域となるＮ型
エピタキシャル層３が形成されている。このＮ型エピタ
キシャル層３は、その両側に形成されたロコス酸化膜６
によって分離されている。Ｎ型エピタキシャル層３には
、セルファラインによりエミッタ及びコレクタを夫々構
成する高濃度Ｐ型領域４ｄ、４ｅが形成されている。ま
た、これらＰ型領域４ｄ、４ｅの間にはベースコンタク
ト部となる高濃度Ｎ型領域２１が上記と同様セルファラ
インにより形成されている。
更にその上には、酸化膜７、ポリシリロコス８、Ｐ型ポ
リシリコン９ｄ、９ｅ、Ｎ型ポリシリコン１０、絶縁膜
１１及び素子間絶縁膜１２が選択形成されている。特に
、エミッタ領域及びコレクタ領域となる高濃度Ｐ型領域
４ｄ、４ｅから引き出されるＰ型ポリシリコン９ｄ、９
ｅは基板の横方向に延びてエミッタ電極１５、コレクタ
電極１４と夫々接続されている。また、ベースコンタク
ト部の高濃度Ｎ型領域２１から引き出されるＮ型ポリシ
リコン１０は上記Ｐ型ポリシリコン９ｄ、９ｅの上部に
絶縁膜１１を介して配置されている。
リシリコン９ｄ、９ｅ、Ｎ型ポリシリコン１０、絶縁膜
１１及び素子間絶縁膜１２が選択形成されている。特に
、エミッタ領域及びコレクタ領域となる高濃度Ｐ型領域
４ｄ、４ｅから引き出されるＰ型ポリシリコン９ｄ、９
ｅは基板の横方向に延びてエミッタ電極１５、コレクタ
電極１４と夫々接続されている。また、ベースコンタク
ト部の高濃度Ｎ型領域２１から引き出されるＮ型ポリシ
リコン１０は上記Ｐ型ポリシリコン９ｄ、９ｅの上部に
絶縁膜１１を介して配置されている。
この構造が第４図のセルファライン型ＮＰＮトランジス
タと異なる点は、Ｐ型ポリシリコン９ｄ。
タと異なる点は、Ｐ型ポリシリコン９ｄ。
９ｅが電気的に分離されている点及び高濃度Ｐ型領域４
ｄ、４ｅを分離するため、低濃度Ｐ型領域１７を形成し
ない点である。第４図の低濃度Ｐ型領域１７については
、フォトリソグラフィー工程の追加によってこれを除く
ことかできる。
ｄ、４ｅを分離するため、低濃度Ｐ型領域１７を形成し
ない点である。第４図の低濃度Ｐ型領域１７については
、フォトリソグラフィー工程の追加によってこれを除く
ことかできる。
この構造によれば、ベースとエミッタ及びコレクタとの
間隔を電極１３乃至１５の間隔よりも十分に狭くするこ
とできるので、ベース幅を減少させることができる。こ
のため、高速動作が可能になる。また、エミツタ幅も小
さくできるので高いｈｆｅが得られる。
間隔を電極１３乃至１５の間隔よりも十分に狭くするこ
とできるので、ベース幅を減少させることができる。こ
のため、高速動作が可能になる。また、エミツタ幅も小
さくできるので高いｈｆｅが得られる。
第２図は本発明の他の実施例に係るラテラルＰＮＰ）ラ
ンジスタの横断面図である。この実施例では第１図にお
ける高濃度Ｎ型領域２１は形成せず、ベースをなすＮ型
エピタキシャル層３はＮ型埋込層２、高濃度Ｎ型領域５
、Ｎ型ポリシリコン１０を介してベース電極１３に接続
されている。
ンジスタの横断面図である。この実施例では第１図にお
ける高濃度Ｎ型領域２１は形成せず、ベースをなすＮ型
エピタキシャル層３はＮ型埋込層２、高濃度Ｎ型領域５
、Ｎ型ポリシリコン１０を介してベース電極１３に接続
されている。
このＮ型エピタキシャル層３からベース電極１３までの
構造は第４図のＮ型エピタキシャルＮ３からコレクタ電
極１４までの構造と同様である。
構造は第４図のＮ型エピタキシャルＮ３からコレクタ電
極１４までの構造と同様である。
［発明の効果］
以上説明したように、本発明はラテラルＰＮＰトランジ
スタをセルファライン型で構成することにより、通常の
ラテラルＰＮＰトランジスタで構成する場合と比較して
ベース幅とエミツタ幅を小さくでき、高速動作及び高電
流増幅率が得られ、ＰＮＰトランジスタのメリットを生
かして高速の回路性能を持つ半導体装置を実現できると
いう効果がある。
スタをセルファライン型で構成することにより、通常の
ラテラルＰＮＰトランジスタで構成する場合と比較して
ベース幅とエミツタ幅を小さくでき、高速動作及び高電
流増幅率が得られ、ＰＮＰトランジスタのメリットを生
かして高速の回路性能を持つ半導体装置を実現できると
いう効果がある。
第１図は本発明の実施例に係るラテラルＰＮＰトランジ
スタめ横断面図、第２図は本発明の他の実施例に係るラ
テラルＰＮＰトランジスタの横断面図、第３図は従来の
ラテラルＰＮＰトランジスタの横断面図、第４図はセル
ファライン型ＮＰＮトランジスタの横断面図である。 １；Ｐ型シリコン基板、２；Ｎ型埋込層、３；Ｎ型エピ
タキシャル層、４ ａ 、 ４ ｂ 、４ Ｃ，４ｄ
＊４ｅ：高濃度Ｐ型領域、５，１８，２１．高濃度Ｎ型
領域、６；ロコス酸化膜、７；酸化膜、８；ポリシリロ
コス、９．９ａ、９ｂ、９ｄ、９ｅ ；Ｐ型ポリシリコ
ン、１０；Ｎ型ポリシリコン、１１；絶縁膜、１２；素
子間絶縁膜、１３；ベース電極、１４；コレクタ電極、
１５；エミッタ電極、１７；低濃度Ｐ型領域
スタめ横断面図、第２図は本発明の他の実施例に係るラ
テラルＰＮＰトランジスタの横断面図、第３図は従来の
ラテラルＰＮＰトランジスタの横断面図、第４図はセル
ファライン型ＮＰＮトランジスタの横断面図である。 １；Ｐ型シリコン基板、２；Ｎ型埋込層、３；Ｎ型エピ
タキシャル層、４ ａ 、 ４ ｂ 、４ Ｃ，４ｄ
＊４ｅ：高濃度Ｐ型領域、５，１８，２１．高濃度Ｎ型
領域、６；ロコス酸化膜、７；酸化膜、８；ポリシリロ
コス、９．９ａ、９ｂ、９ｄ、９ｅ ；Ｐ型ポリシリコ
ン、１０；Ｎ型ポリシリコン、１１；絶縁膜、１２；素
子間絶縁膜、１３；ベース電極、１４；コレクタ電極、
１５；エミッタ電極、１７；低濃度Ｐ型領域
Claims (1)
- （１）半導体基板中に分離形成されたベース領域をなす
Ｎ型エピタキシャル層と、このＮ型エピタキシャル層に
セルファライン技術により夫々分離形成されたＰ型領域
からなるエミッタ及びコレクタと、これらエミッタ及び
コレクタの間の前記Ｎ型エピタキシャル層に電気的に接
続されたベースコンタクト部と、前記ベースコンタクト
部、エミッタ及びコレクタにポリシリコンを介して接続
され前記エミッタとコレクタとの配置間隔よりも広い間
隔で配置された電極とからなる横型ＰＮＰトランジスタ
を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191677A JPH0240922A (ja) | 1988-07-31 | 1988-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191677A JPH0240922A (ja) | 1988-07-31 | 1988-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240922A true JPH0240922A (ja) | 1990-02-09 |
Family
ID=16278619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191677A Pending JPH0240922A (ja) | 1988-07-31 | 1988-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240922A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047823A (en) * | 1989-05-11 | 1991-09-10 | Siemens Aktiengesellschaft | Circuit structure having a lateral bipolar transistor and its method of manufacture |
| EP0881688A1 (en) * | 1997-05-30 | 1998-12-02 | STMicroelectronics S.r.l. | PNP lateral bipolar electronic device |
| US7342293B2 (en) * | 2005-12-05 | 2008-03-11 | International Business Machines Corporation | Bipolar junction transistors (BJTS) with second shallow trench isolation (STI) regions, and methods for forming same |
-
1988
- 1988-07-31 JP JP63191677A patent/JPH0240922A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047823A (en) * | 1989-05-11 | 1991-09-10 | Siemens Aktiengesellschaft | Circuit structure having a lateral bipolar transistor and its method of manufacture |
| EP0881688A1 (en) * | 1997-05-30 | 1998-12-02 | STMicroelectronics S.r.l. | PNP lateral bipolar electronic device |
| US6198154B1 (en) | 1997-05-30 | 2001-03-06 | Stmicroelectronics, S.R.L. | PNP lateral bipolar electronic device |
| US7342293B2 (en) * | 2005-12-05 | 2008-03-11 | International Business Machines Corporation | Bipolar junction transistors (BJTS) with second shallow trench isolation (STI) regions, and methods for forming same |
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