KR0179173B1 - 반도체 메모리장치 및 제조방법 - Google Patents

반도체 메모리장치 및 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, CMOS반도체소자에 있어서 주변회로의 전류구동능력을 향상시키고 주변회로부와 메모리셀 어레이부간의 단차를 줄이기 위한 것이다.
본 발명은 제1영역과 제1영역에 인접한 제2영역 및 제2영역에 인접한 제3영역으로 이루어진 p형 반도체기판의 상기 제1영역 소정부분에 선택적으로 n형 불순물을 이온주입하는 단계와, 상기 제1영역 소정부분에 선택적으로 n형 불순물을 이온주입하는 단계와, 상기 제1영역 소정부분에 산화공정에 의해 소정두께의 제1산화막을 형성하는 단계, 확산공정을 진행하여 상기 제1영역 소정부분에 주입된 n형 불순물을 확산시켜 상기 제1산화막 하부에 n영역을 형성하는 단계, 상기 반도체기판의 제1영역 이 제3영역에 선택적으로 n형 불순물을 이온주입하는 단계, 산화공정을 행하여 상기 제1영역 및 제3영역상에 소정두께의 제2산화막을 형성함과 동시에 상기 제3영역과 제1영역에 각각 제1N웰 및 제2N웰을 형성하는 단계, p형 불순물을 이온주입하는 단계, 상기 제1산화막 및 제2산화막을 제거하는 단계, 상기 제2N웰내의 소정부분에 선택적으로 p형 불순물을 이온주입하는 단계, 확산공정을 진행하여 상기 제2영역과 상기 제2N웰내에 각각 제1P웰 및 제 2P웰을 형성하는 단계를 포함하여 이루어지는 반도체 메모리장치 제조방법을 제공한다.

Description

반도체 메모리장치 및 그 제조방법
제1도는 종래의 CMOS 메모리소자 구조도.
제2도는 본 발명에 의한 CMOS 메모리소자 구조도.
제3도는 본 발명에 의한 CMOS 메모리소자 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 기판 2 : 산화막
3 : 질화막 3, 8, 14 : 감광막
6 : 제1산화막 7 : n영역
10 : 제2산화막 11 : 제1N웰
12 : 제2N웰 16 : 제1P웰
17 : 제2P웰
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 CMOS 메모리 제조공정에서 메모리셀 어레이영역과 주변회로간의 평탄화를 도모함과 동시에 소자를 다양하게 형성시킬 수 있도록 한 반도체 메모리장치 및 이의 제조방법에 관한 것이다.
제1도에 종래의 CMOS 반도체메모리장치를 단면도로 나타내었다,.
종래의 CMOS 반도체 메모리장치는 도시된 바와 같이 p형 기판(20) 소정 영역에 p웰(22)이 형성되고, 이 p웰(22)과 인접하여 n웰(21)이 형성되어 있으며, n웰(21)에는 주변회로의 PMOS가 위치되고, p웰(22)에는 주변회로의 NMOS 및 메모리셀 어레이를 이루는 NMOS가 위치하고 있다.
상기 종래의 CMOS메모리는 기판의 p형이므로 메모리셀 어레이영역에 가해지는 백바이어스(Vbb : Back Bias)가 모든 p웰영역에 걸리게 되므로 모든 NMOS의 문턱전압이 증가하게 되어 우수한 전류구동능력이 요구되는 NMOS를 제조하는데 제약이 따르게 된다.
또한, 스토리지커패시터등이 형성되어 다른영역에 비해 상대저긍로 단차가 높은 메모리셀 어레이영역과 주변회로영역간의 단차가 크기 때문에 금속배선공정등을 진행할 때 어려움이 따르게 되는 문제점이 있다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, CMOS반도체소자에 있어서 주변회로의 전류구동능력을 향상시키고 주변회로부와 메모리셀 어레이부간의 단차를 줄이는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 제1N웰과 상기 제1N웰에 인접하여 형성된 제1P웰로 이루어진 주변회로영역과 상기 제1P웰에 인접하여 형성된 제2N웰과 상기 제2N웰내에 형성된 제2P웰로 이루어진 상기 주변회로영역보다 단차가 낮은 메모리셀 어레이영역으로 이루어지는 p형 반도체기판과; 상기 제1N웰에 형성된 PMOS와 상기 제1P웰에 형성된 NMOS로 이루어지는 주변회로부; 및 상기 제2P웰에 형성된 NMOS를 구비하여 이루어지는 메모리셀 어레이를 포함하여 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 제1영역과 제1영역에 인접한 제2영역 및 제2영역에 인접한 제3영역으로 이루어진 p형 반도체기판의 상기 제1영역 소정부분에 선택적으로 n형 불순물을 이온주입하는 단계와, 상기 제1영역 소정부분에 산화공정에 의해 소정 두께의 제1산화막을 형성하는 단계, 확산공정을 진행하여 상기 제1영역 소정부분에 주입된 n형 불순물을 확산시켜 상기 제1산화막 하부에 n영역을 형성하는 단계, 상기 반도체기판의 제1영역 및 제3영역에 선택적으로 n형 불순물을 이온주입하는 단계, 산화공정을 행하여 상기 제1영역 및 제3영역상에 소정두께의 제2산화막을 형성함과 동시에 상기 제3영역과 제1영역에 각각 제1N웰 및 제2N웰을 형성하는 단계, p형 불순물을 이온주입하는 단계, 상기 제1산화막 및 제2산화막을 제거하는 단계, 상기 제2N웰내의 소정부분에 선택적으로 p형 불순물을 이온주입하는 단계, 확산공정을 진행하여 상기 제2영역과 상기 제2N웰네에 각각 제1P웰 및 제2P웰을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 CMOS 메모리소자의 단면구조를 도시하였다.
도시된 바와 같이 본 발명의 CMOS 메모리소자는 p형 기판(1) 소정영역에 제1N웰(11)이 형성되고, 제1N웰(11)과 인접하여 제1P웰(16)이 형성되고, 상기 제1N웰(11)에 PMOS가 형성되고, 상기 제1P웰(16)에 NMOS가 형성되어 상기 제1N웰(11)에 형성된 PMOS와 상기 제1P웰(16)에 형성된 NMOS가 주변회로를 구성하며, 상기 제1P웰(16)에 인접하여 제2N웰(12)이 형성되고, 제2N웰(12)내에 제2P웰(17)이 형성되고, 제2P웰(17)에 NMOS로 이루어진 메모리셀 어레이가 형성된 구조로 되어 있다.
상기와 같이 주변회로의 NMOS가 종래기술에서와 같이 메모리셀 어레이가 형성된 P웰에 함께 형성되지 않고 별도의 P웰에 형성되므로 메모리셀 어레이영역에 가해지는 백바이어스가 주변회로의 NMOS에는 인가되지 않게 되어 전류구동능력이 향상되게 된다.
제2N웰(12)에는 메모리셀 어레이와 인접하는 회로의 PMOS가 위치하며, 제2P웰(17)에는 메모리셀 어레이의 NMOS와 우수한 컷오프(cut-off)특성이 요구되는 NMOS가 위치하게 된다.
상기한 바와 같이 제2P웰(17)에 위치하는 메모리셀 어레이의 NMOS와 우수한 컷오프 특성이 요구되는 인접회로의 NMOS에만 Vbb가 가해지도록 제2P웰(17)을 감싸는 제2N웰(12)이 존재함으로써 제2P웰(17)이 P형 기판과 격리되므로 주변회로의 NMOS가 위치하는 제1P웰(16)에는 Vbb의 영향이 미치지 않게 되어 전류구동능력이 향상되게 된다.
다음에 제3도를 참조하여 본 발명에 의한 CMOS 메모리 제조방법을 설명한다.
먼저, 제3(a)도에 도시한 바와 같이 제1영역(I)과 제2영역(II) 및 제3영역(III)으로 이루어진 p형 반도체기판(1)상에 400정도 두께의 산화막(2)을 형성하고, 이위에 1400정도 두께의 질화막(3)을 형성한다.
이어서 제3(b)도에 도시된 바와 같이 소정의 감광막(4)을 이용한 사진식각공정을 통해 상기 질화막(3)을 선택적으로 식각하여 기판 제1영역(I)의 소정부분을 노출시킨 후, 노출된 기판부분에 n형 불순물로서, 예컨대 인(P)을 160KeV의 에너지로 1E13 이온주입(5)한다.
다음에 제3(c)도에 도시된 바와 같이 1050에서 120분간 산화공정을 행하여 상기 노출된 기판 제1영역(I) 소정부분에 8000정도 두께의 제1산화막(6)을 형성하고, 이어서 1150에서 1440분간 확산공정을 진행하여 상기 주입된 n형 불순물에 의한 n영역(7)을 형성한다. 이때, 상기 확산공정은 n영역(7)에 후속공정에서 그 상부에 형성될 제P웰을 충분히 감쌀 수 있도록 하기 위해 행하는 것이다.
이어서 제3(d)도에 도시된 바와 같이 다시 소정의 감광막(8)을 이용한 사진식각공정을 통해 상기 질화막(3)을 선택적으로 식각하여 기판 제1영역(I) 및 제3영역(Ⅲ) 및 제3영역(III)을 노출시킨 후, n형 불순물로서, 예컨대 인(P)을 40KeV의 에너지로 1E14 이온주입(9)한다.
다음에 제3(e)도에 도시된 바와 같이 산화공정을 행하여 기판 제1영역(I) 및 제3영역(III)상에 2000정도 두께의 제2산화막(10)을 형성한다. 이때, 산화공정에 의해 상기 이온주입(9)된 n형 불순물이 확산되어 기판 제1영역(I) 및 제3영역(Ⅲ)에 각각 제2N웰(12) 및 제1N웰(11)이 형성된다.
이어서 상기 질화막(3) 및 산화막(2)을 제거한 후, p형 불순물로서, 예컨대 BF2을 60KeV의 에너지로 2E13 이온주입(13)한다. 이때, 상기 p형 불순물의 이온주입은 도시된 바와 같이 별도의 감광막 마스크패턴을 사용하지 않고 상기 형성된 제2산화막(10)을 이용한 자기정렬(self-align)방식에 의해 행해진다.
이어서 제3(f)도에 도시된 바와 같이 상기 제1산화막(6) 및 제2산화막(10)을 제거한 후, 소정의 감광막(14)을 이용한 사진식각공정을 통해 기판 제1영역(I)의 소정부분만을 선택적으로 노출시킨 다음, p형 불순물로서, 예컨대 BF2를 60KeV의 에너지로 3∼5E13 이온주입(15)한 후, 1100에서 420분간 확산공정을 진행하여 상기 기판 제1영역(I)에 형성된 제2N웰(12)내의 소정영역에 제2P웰(17)을 형성함과 동시에 기판 제2영역(II)에 제1P웰(16)을 형성한다. 이때, 상기 제1산화막(6) 및 제2산화막(10)이 제거됨에 따라 산화막이 형성되었던 기판부분이 낮아지게 된다. 즉, 메모리셀 어레이가 형성되는 제1영역(I)의 기판표면이 낮아진다.
따라서 메로리셀 어레이영역과 주변회로간의 단차가 낮아지게 되어 메모리셀 어레이영역에 스토리지 커패시터등과 같은 높은 구조물이 형성되도라도 주변회로와 메모리셀 어레이영역간의 단차가 낮으므로 이후 금속배선공정이 용이해지게 된다.
상기 제1산화막(6)의 두께를 조절함으로써 원하는 만큼 메모리셀 어레이영역의 단차를 낮게 할수 있다.
상기와 같이 형성된 제1N웰, 제2N웰, 제1P웰, 제2P웰에 일반적인 MOS공정을 이용하여 PMOS 및 NMOS를 형성함으로써 CMOS 메모리를 제작한다.
상기 본 발명에 의한 CMOS 메모리 제조방법에 있어서, 상기 제3(b)도 공정의 n영역(7) 형성을 위한 이온주입영역을 정의하는 마스크는 제3(f)도 공정의 제2P웰 형성을 위한 이온주입영역을 정의하는 마스크를 이용한다.
이상 상술한 바와 같이 본 발명에 의하면 CMOS메모리소자의 주변회로의 전류구동능력을 향상시킬 수 있으며, 주변회로부와 메모리셀 어레이영역과의 단차를 낮게 할 수 있어 금속배선공정등을 용이하게 행할 수 있게 된다.

Claims (3)

  1. 제1N웰과 상기 제1N웰에 인접하여 형성된 제1P웰로 이루어진 주변회로영역과 상기 제1P웰에 인접하여 형성된 제2N웰과 상기 제2N웰내에 형성된 제2P웰로 이루어진 상기 주변회로영역보다 단차가 낮은 메모리 셀 어레이영역으로 이루어지는 p형 반도체기판과; 상기 제1N웰에 형성된 PMOS와 산기 제1P웰에 형성된 NMOS로 이루어지는 주변회로부; 및 상기 제2P웰에 형성된 NMOS를 구비하여 이루어지는 메모리셀 어레이를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1영역과 제1영역에 인접한 제2영역 및 제2영역에 인접한 제3영역으로 이루어진 p형 반도체기판의 상기 제1영역 소정부분에 선택적으로 n형 불순물을 이온주입하는 단계와, 상기 제1영역 소정부분에 산화공정에 의해 소정두께의 제1산화막을 형성하는 단계, 확산공정을 진행하여 상기 제1영역 소정부분에 주입된 n형 불순물을 확산시켜 상기 제1산화막 하부에 n영역을 형성하는 단계, 상기 반도체기판의 제1영역 및 제3영역에 선택적으로 n형 불순물을 이온주입하는 단계, 산화공정을 행하여 상기 제1영역 및 제3영역상에 소정두께의 제2산화막을 형성함과 동시에 상기 제3영역과 제1영역에 각각 제1N웰 및 제2N웰을 형성하는 단계, p형 불순물을 이온주입하는 단계, 상기 제1산화막 및 제2산화막을 제거하는 단계, 상기 제2N웰내의 소정부분에 선택적으로 p형 불순물을 이온주입하는 단계, 확산공정을 진행하여 상기 제2영역과 상기 제2N웰내에 각각 제1P웰 및 제2P웰을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  3. 제2항에 있어서, 상기 제1N웰 및 제2N웰을 형성하는 단계후에 행하는 p형 불순물의 이온주입은 상기 제1산화막 및 제2산화막에 자기정렬되는 방식으로 행해지는 것을 특징으로 하는 반도체 메모리장치 제조방법.
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