KR880009446A - 집적 바이폴라/cmos 트랜지스터 및 그 제조 방법 - Google Patents

집적 바이폴라/cmos 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR880009446A
KR880009446A KR1019880000749A KR880000749A KR880009446A KR 880009446 A KR880009446 A KR 880009446A KR 1019880000749 A KR1019880000749 A KR 1019880000749A KR 880000749 A KR880000749 A KR 880000749A KR 880009446 A KR880009446 A KR 880009446A
Authority
KR
South Korea
Prior art keywords
forming
region
semiconductor
emitter
transistor
Prior art date
Application number
KR1019880000749A
Other languages
English (en)
Other versions
KR0134383B1 (ko
Inventor
알.샤 라지브
트란 톤
Original Assignee
엔 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔 라이스 머레트, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 엔 라이스 머레트
Publication of KR880009446A publication Critical patent/KR880009446A/ko
Application granted granted Critical
Publication of KR0134383B1 publication Critical patent/KR0134383B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

내용 없음.

Description

집적 바이폴라/CMOS 트랜지스터 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도 내지 제 3 도는 바이폴라 및 CMOS 트랜지스터들이 후속적으로 형성되는 다수의 반도체 영역을 정하는 분리 및 형성 스텝을 도시한 웨이퍼의 단면도.

Claims (25)

  1. 휠드 절연체에 의해 주변이 둘러싸여진 기판상에 반도체 탱크를 형성하는 수단, 반도체 탱크내에 베이스, 에미터 및 콜렉터 반도체 영역을 형성하는 수단. 에미터 영역 상에 놓여 있는 전도성 다결정성 실리콘을 형성하는 수단, 각각의 베이스 영역, 휠드 절연체 상에서 횡방향으로 연장되는 다결정성 실리콘, 및 콜렉터 영역과 접촉 관계인 금속 스트립을 형성하는 수단, 전도성 규화물 접점 스트립을 형성하기 위해 금속을 반응시키는 수단, 및 각각의 규화물 점점 스트립과 접촉 관계인 단자 전극을 형성하는 수단을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  2. 제 1 항에 있어서, 베이스 영역 상의 얇은 절연체 형성물에 의해 정해진 내포 구조물로서 에미터 영역을 형성하는 수단, 얇은 절연체내에 애퍼츄어를 형성하는 수단, 애퍼츄어를 통해 베이스 영역과 접촉 관계로 되도록 애퍼츄어 상에 두껍게 도우프된 층으로서 다결정성 실리콘을 형성하는 수단, 및 애퍼츄어에 근접한 얇은 절연체를 위해 배치하도록 애퍼츄어 주위에 다결정성 실리콘을 패터닝하는 수단을 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 다결정 실리콘상에 측벽 산화막을 형성하는 수단, 및 측벽 산화막에 관련하여 자기 정합된 베이스 영역내에 외인성 반도체 베이스 영역을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 다결정 실리콘의 도우펀트를 애퍼츄어에 의해 노출된 베이스 영역 부분내로 확산시킴으로써 에미터 영역을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 베이스 영역상에 형성된 얇은 절연체의 형성물에 의해 정해진 벽으로 싸인 구조물로서 에미터 영역을 형성하는 수단, 절연체 내에 애퍼츄어를 형성하는 수단, 애퍼츄어상에 이 애퍼츄어를 통해 베이스영역과 접촉 관계로 두껍게 도우프된 층으로서 다결정성 실리콘을 형성하는 수단, 및 애퍼츄어의 연부들과 등기관계인 연부들을 갖고 있는 다결정성 실리콘을 패터닝하는 수단을 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 다결정 실리콘의 도우펀트를 애퍼츄어에 의해 노출된 베이스 영역 부분내로 확산시킴으로써 에미터 영역을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  7. 제한되는 절연 물질에 의해 횡방향으로 각각 절연되고, 각각의 바이폴라 트랜지스터 및 제1형태의 MOS트랜지스터를 형성하기 위한 영역을 정하는 제1전도 형태의 제1 및 제2 반도체 탱크를 형성하는 수단, 절연 물질에 의해 제1 및 제2탱크로부터 절연되고, 내부에 제2형태의 MOS 트랜지스터를 형성하기 위한 영역을 정하는 제2전도 형태의 제3반도체 탱크를 형성하는 수단 제1, 제2 및 제3탱크 상에 제1얇은 절연층 및 제1다결정성 실리콘층을 형성하는 수단, 바이폴라 트랜지스터의 진성 및 외인성 베이스 영역을 정함으로써 제1탱크내에 인접 진성 및 외인성 반도체 영역을 형성하는 수단, 제1탱크 내에 개구를 형성함으로써 바이폴라 트랜지스터의 에미터 영역을 정하고, 제2 및 제3탱크내에 환상 아일런드를 형성함으로써 제1 및 제2 형태의 MOS 트랜지스터의 각각의 게이트 소지를 정하기 위해 제1 얇은 절연층 및 제1 다결정 실리콘 층을 패터닝하는 수단. 제1 탱크내의 에미터 도체 및 각각의 제2 및 제3 탱크내의 게이트 도체에 대응하는 영역을 정하기 위해 제1다결정성 실리콘층 상에 놓여 있는 제2 다결정성 실리콘층을 형성하는 수단, 제2 다결정성 실리콘층을 불순물로 도우프 시킴과 동시에 MOS 트랜지스터 소오스 및 드레인 영역을 형성하도록 제3 탱크내에 한쌍의 반도체 영역을 형성하는 수단, 제1탱크 상에 놓여있는 제2 다결정성 실리콘층 내에 도우프되는 불술물은 진성 베이스 영역 내에 주입시키는 수단, 외인성 베이스 영역내에 제2전도형태의 반도체 영역을 형성하고, 제2탱크내에 제2전도형태의 한쌍의 반도체 영역을 형성함으로써 MOS 트랜지스터 소오스 및 드레인 영역을 형성하는 수단, 제2다결정성 층 상에 제2 얇은 절연층을 형성하고, 제2 및 제3탱크에 관련된 다결정성 게이트 상에 및 제1탱크에 관련된 에미터상에 전도성 물질층을 형성하는 수단, 두껍게 도우프된 진성 베이스영역 상에 및 이것에 인접한 제한 절연물질상에 제 2 얇은 절연층 및 전도 물질의 스트립을 형성하는 수단, 제1탱크내에 깊은 콜렉터를 형성하는 수단, 깊은 콜렉터 상에 및 인접한 절연 물질상에 제2얇은 절연층 및 전도성 물질의 스트립을 형성하는 수단, 각각의 제1 및 제2형태 MOS 트랜지스터의 드레인 영역 위에 놓여 있는 제2 얇은 절연층 및 전도성 물질상에, MOS 트랜지스터의 각각의 소오스 및 드레인 영역에 인접한 절연 물질의 일부분 위에 각각 놓여있는 다수의 스트립을 형성하는 수단, 규화물을 형성하기 위해 제 2 얇은 절연층을 전도성물질과 반응시키는 수단, 및 규화물과의 전기 접점을 형성함으로써 바이폴라 트랜지스터의 베이스, 에미터 및 콜렉터 영역에 및 각각의 MOS 트랜지스터의 소오스, 드레인 및 게이트 소자에 전기 접속부를 제공하는 수단을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  8. 제 7 항에 있어서, 진성 및 외인성 베이스 영역이 제1얇은 절연물질과 제1 다결정성 실리콘을 통한 주입에 의해 동시에 형성되는 것을 특징으로 하는 방법
  9. 제7항에 있어서, 깊은 콜렉터 상에, 제1탱크에 관련된 절연 물질상에 형성되는 금속 규화물 접점을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  10. 제 7 항에 있어서, 컨포멀 실리콘층을 형성하는 수단, 및 컨포멀 층의 일부가 다결정성 에미터 및 게이트 소자의 측벽상에 남도록 컨포멀 층을 비등방성 제거하는 수단을 포함하는 것을 특징으로 하는 방법
  11. 바이폴라 트랜지스터 지점 및 제1형태의 MOS 트랜지스터 지점을 정하기 위해 제1전도 형태의 한 쌍의 반도체 탱크를 동시에 형성하는 수단, 제2형태의 MOS 트랜지스터 지점 및 제1전도 형태의 반도체 탱크들을 분리시키기 위한 영역을 정하기 위해 제2전도 형태의 한쌍의 반도체 탱크를 동시에 형성하는 수단, 바이폴라 트랜지스터 지점내에 반도체 베이스 영역을 형성하는 수단, MOS 트랜지스터 지점내에 게이트 절연체 및 게이트 도체와, 바이폴라 트랜지스터 지점의 베이스 영역내에 에미터 영역을 정하는 에미터 절연체 및 에미터 도체를 동시에 형성하는 수단, 내부에 소오스 및 드레인 영역을 형성하기 위해 에미터 도체와 제2형태의 MOS 트랜지스터의 탱크를 동시에 주입시키는 수단, 에미터 영역을 형성하기 위해 에미터 도체로부터 베이스 영역내로 주입 불순물을 확산시키는 수단, 바이폴라 트랜지스터에 관련된 탱크내에 반도체 콜렉터 영역을 형성하는 수단, 바이폴라 트랜지스터의 베이스 영역 내에 두껍게 도우프된 반도체 영역과 제1형태의 MOS 트랜지스터에 관련된 탱크내에 반도체 소오스 및 드레인 영역을 동시에 형성하는 수단, 및 바이폴라 트랜지스터의 베이스, 에미터 및 콜렉터 영역과, 각각의 MOS 트랜지스터의 게이트, 드레인 및 소오스 영역에 접촉되는 다수의 단자 도체들을 동시에 형성하는 수단을 포함하는 것을 특징으로 하는 집적 바이폴라 및 MOS 트랜지스터 제조방법.
  12. 제11항에 있어서, 에미터 도체와 반도체 에미터 영역사이에 매입 점점을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 에미터 영역과 에미터 단자 도체사이에 전도성 다결정성 실리콘을 형성함으로써 매입 접점을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  14. 제11항에 있어서, 요구된 길이의 전도 채널을 형성하도록 다른 반도체 영역으로부터 횡방향으로 반도체 에미터 영역을 간격을 두고 배치시키고 각각의 MOS 트랜지스터의 소오스 및 드레인 반도체 영역을 간격을 두고 배치시키기 위해 바이폴라 트랜지스터 에미터 도체 상에 및 MOS 트랜지스터 도체상에 측벽 절연체를 동시에 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 외인성 베이스 영역으로 부터 에미터 영역을 떨어져 배치시키기 위해 비이폴라 트랜지스터 측벽 절연체를 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  16. 반도체의 정면에 베이스, 에미터 및 콜렉터 반도체 영역을 형성함으로써 바이폴라 트랜지스터를 정하는 수단, 반도체의 정면에 간격을 두고 배치된 소오스 및 드레인 반도체 영역, 및 이들 사이에 전도 채널을 형성하도록 게이트 구조물을 형성함으로써 전계효과 트랜지스터를 정하는 수단, 절연물질에 의해 최소한 부분적으로 둘러싸여진 바이폴라 및 전계 효과 트랜지스터를 형성하는 수단, 절연층 상에서 바이폴라 및 전계 효과 트랜지스터상에 금속 도체 층을 형성하는 수단, 전도성 규화물을 형성하기 위해 금속을 반응시키는 수단, 베이스 에미터 및 콜렉터 반도체 영역에 접촉하는 도체 스트립을 형성하고, 소오스와 드레인 반도체 영역 및 게이트 구조물에 접촉하는 도체 스트립을 형성하기 위해 반응 금속을 패터닝하는 수단, 절연 물질을 위에 배치시키도록 바이폴라 트랜지스터 및 전계 효과 트랜지스터의 최소한 1개의 도체 스트립을 패터닝하는 수단, 및 각각의 패턴 스트립과의 접촉 전극을 형성하는 수단을 포함하는 것을 특징으로 하는 집적 바이폴라 및 전계 효과 트랜지스터와의 접점 형성 방법.
  17. 제16항에 있어서, 에미터 반도체 영역상에 전도성 도우프된 다결정성 실리콘을 형성하고 다결정성 실리콘상에 금속 도체를 형성함으로써 바이폴라 트랜지스터의 매입 에미터 접점을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  18. 반도체 기판, 반도체 콜렉터 영역, 기판에 대면하여 콜렉터 영역내에 형성된 반도체 베이스 영역, 베이스 영역의 최소한 일부분상에 놓여져 형성되고, 하부 에미터 영역을 정하는 개구를 갖고 있는 절연층, 개구가 등기된 베이스 영역내의 반도체 에미터 영역, 절연층 상에 놓여 있고, 에미터 영역과 접촉 관계로 개구를 통해 형성된 다결정성 층, 다결정성 에미터 층에 규화된 제1금속 도체, 베이스 영역과 전기적 접촉하기 위한 제2도체 장치, 및 콜렉터 영역과 전기적 접촉하기 위한 제3 도체 장치로 구성되는 것을 특징으로 하는 수직 바이폴라 트랜지스터.
  19. 제18항에 있어서, 제2 및 제3 도체 장치가 각각의 반도체 베이스 및 콜렉터 영역에 규화된 전도성 금속으로 구성되는 것을 특징으로 하는 수직 바이폴라 트랜지스터.
  20. 제19항에 있어서, 트랜지스터의 횡방향 분리용 두꺼운 절연체를 포함하고, 제2 및 제3도체 장치기 두꺼운 절연체의 일부분상에 배치되는 것을 특징으로 하는 수직 바이폴라 트랜지스터.
  21. 제20항에 있어서, 트랜지스터 상에 형성되고, 제1, 제2 및 제3 도체로 통하기 위한 접점 개구를 포함하는 절연물질의 표면 안정화층을 포함하는 것을 특징으로 하는 수직 바이폴라 트랜지스터.
  22. 제18항에 있어서, 두껍게 도우프된 반도체 영역, 제2도체 장치와 베이스 영역 사이의 규화물 공유영역, 및 제3 도체 장치와 콜렉터 영역 사이의 규화물 공유 영역을 포함하는 것을 특징으로 하는 수직 바이폴라 트랜지스터.
  23. 제18항에 있어서, 베이스가 바이폴라 트랜지스터 작용이 발생하는 진성 영역, 및 제2 도체장치와 접촉하기 위한 외인성 영역을 포함하는 것을 특징으로 하는 수직 바이폴라 트랜지스터.
  24. 제19항에 있어서, 베이스 영역과 접촉관계로 형성된 제2 규화 접점을 포함하는 것을 특징으로 하는 수직 바이폴라 트랜지스터.
  25. 반도체에 대면하여 형성되고, 트랜지스터의 콜렉터 영역을 형성하는 반도체 탱크, 탱크내에 형성되고, 트랜지스터의 활성 진성 베이스 영역을 형성하는 반도체 모우트, 베이스 영역내에 형성된 에미터 영역, 모우트내에 형성된 외인성 베이스 영역, 및 외인성 베이스 영역, 에미터 영역 및 콜렉터 영역에 전기적으로 접촉하기 위한 장치로 구성되는 것을 특징으로 하는 작은 면적 바이폴라 트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880000749A 1987-01-30 1988-01-29 집적 바이폴라/cmos 트랜지스터 및 그 제조방법 KR0134383B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US891087A 1987-01-30 1987-01-30
US008910 1993-01-19

Publications (2)

Publication Number Publication Date
KR880009446A true KR880009446A (ko) 1988-09-15
KR0134383B1 KR0134383B1 (ko) 1998-04-20

Family

ID=21734415

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880000749A KR0134383B1 (ko) 1987-01-30 1988-01-29 집적 바이폴라/cmos 트랜지스터 및 그 제조방법

Country Status (5)

Country Link
EP (1) EP0278619B1 (ko)
JP (4) JPH077769B2 (ko)
KR (1) KR0134383B1 (ko)
CN (1) CN1015037B (ko)
DE (1) DE3886062T2 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63281455A (ja) * 1987-05-13 1988-11-17 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH025464A (ja) * 1988-06-24 1990-01-10 Hitachi Ltd 半導体集積回路装置及びその製造方法
US5310690A (en) * 1988-10-31 1994-05-10 Texas Instruments Incorporated Method for forming integrated circuits having buried doped regions
EP0366967B1 (en) * 1988-10-31 1997-05-21 Texas Instruments Incorporated A method of forming integrated circuits having buried doped regions
US5047357A (en) * 1989-02-03 1991-09-10 Texas Instruments Incorporated Method for forming emitters in a BiCMOS process
US5079177A (en) * 1989-09-19 1992-01-07 National Semiconductor Corporation Process for fabricating high performance bicmos circuits
US5071778A (en) * 1990-06-26 1991-12-10 National Semiconductor Corporation Self-aligned collector implant for bipolar transistors
EP0469840A2 (en) * 1990-07-30 1992-02-05 Nippon Motorola Ltd. Transistor with predetermined emitter area and method of manufacturing
GB2255226B (en) * 1991-04-23 1995-03-01 Intel Corp Bicmos process for counter doped collector
JP2697631B2 (ja) * 1994-09-26 1998-01-14 日本電気株式会社 半導体装置の製造方法
JP2865045B2 (ja) * 1996-02-28 1999-03-08 日本電気株式会社 半導体装置の製造方法
US6911681B1 (en) * 2004-04-14 2005-06-28 International Business Machines Corporation Method of base formation in a BiCMOS process
JP2007123949A (ja) * 2007-02-16 2007-05-17 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US8143644B2 (en) * 2008-05-28 2012-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar device compatible with CMOS process technology
CN101834135A (zh) * 2010-04-22 2010-09-15 上海宏力半导体制造有限公司 一种双极型晶体管及其制作方法
KR102579601B1 (ko) * 2018-02-08 2023-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN108493158A (zh) * 2018-03-13 2018-09-04 南浔双林荣丰磁材厂 一种cmos数字集成线路板的制作工艺

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57155775A (en) * 1981-03-23 1982-09-25 Hitachi Ltd Semiconductor device
JPS58225663A (ja) * 1982-06-23 1983-12-27 Toshiba Corp 半導体装置の製造方法
DE3230077A1 (de) * 1982-08-12 1984-02-16 Siemens AG, 1000 Berlin und 8000 München Integrierte bipolar- und mos-transistoren enthaltende halbleiterschaltung auf einem chip und verfahren zu ihrer herstellung
JPS6072255A (ja) * 1983-09-28 1985-04-24 Toshiba Corp 半導体集積回路装置およびその製造方法
US4637125A (en) * 1983-09-22 1987-01-20 Kabushiki Kaisha Toshiba Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor
JPS60103669A (ja) * 1983-11-10 1985-06-07 Mitsubishi Electric Corp 半導体装置とその製造方法
EP0204979B1 (de) * 1985-06-03 1989-03-29 Siemens Aktiengesellschaft Verfahren zum gleichzeitigen Herstellen von bipolaren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat

Also Published As

Publication number Publication date
KR0134383B1 (ko) 1998-04-20
JPS63199463A (ja) 1988-08-17
CN1015037B (zh) 1991-12-04
EP0278619A1 (en) 1988-08-17
JPH04226033A (ja) 1992-08-14
JPH04226034A (ja) 1992-08-14
JP2524008B2 (ja) 1996-08-14
JPH077769B2 (ja) 1995-01-30
EP0278619B1 (en) 1993-12-08
DE3886062T2 (de) 1994-05-19
DE3886062D1 (de) 1994-01-20
CN88100546A (zh) 1988-08-10
JPH04226035A (ja) 1992-08-14

Similar Documents

Publication Publication Date Title
JP3301062B2 (ja) 隆起したソース及びドレインを有する高性能ｍｏｓｆｅｔ素子及びその形成方法
US5929483A (en) Semiconductor device having spacer and method of making same
US6852597B2 (en) Method for fabricating power semiconductor device having trench gate structure
JP4778127B2 (ja) トレンチソースコンタクトを備えた横拡散ｍｏｓトランジスター
KR880009446A (ko) 집적 바이폴라/cmos 트랜지스터 및 그 제조 방법
US7550352B2 (en) MOS transistor having a recessed gate electrode and fabrication method thereof
JP3337953B2 (ja) Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法
US5182222A (en) Process for manufacturing a DMOS transistor
KR960026965A (ko) 반도체 구조와 fet 및 집적회로 형성방법
KR940702647A (ko) 높은 얼리전압, 고주파성능 및 고항복전압 특성을 구비한 상보형 바이폴라 트랜지스터 및 그 제조방법(complementary bipolar transistors having high early voltage, high frezuency performance and high breakdown voltage characteristics and method of making same)
US5945698A (en) Field effect transistor assemblies and transistor gate block stacks
KR20010015148A (ko) 소스-드레인 확산에 대해 자기 정렬된, 게이트를 통한 절연체 상 실리콘 상보형 모스 바디 콘택트
KR880014679A (ko) 샐로우 npn 에미터 및 mosfet 소오스/드레인을 형성하기 위한 bicmos 방법
KR100344734B1 (ko) 자기 정렬 동적 임계치 전계 효과 디바이스 및 그의 제조 방법
KR20010028838A (ko) ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법
JP2000260953A (ja) ソースとドレイン端子用の拡大されたコンタクト領域を有するゲートデバイス及びその製造方法
KR970054343A (ko) 규소/규소게르마늄 쌍극자 트랜지스터 제조방법
KR20010076661A (ko) 반도체 소자 및 그 제조방법
KR100350595B1 (ko) 반도체 장치 및 그 제조 방법
US20030080394A1 (en) Control of dopant diffusion from polysilicon emitters in bipolar integrated circuits
KR880003438A (ko) 폴리실리콘 리본을 갖는 바이폴라 트랜지스터의 제조
KR100271266B1 (ko) 화학적기계연마를사용하여cmos와bicmos공정에서자기정렬외부콘택트를형성하는방법
KR20050042161A (ko) 수직 게이트 반도체 디바이스를 제조하는 방법
CN100466287C (zh) 侧壁半导体晶体管及其制造方法
KR960702181A (ko) BiCMOS 구조 및 그 제조방법(BiCOMOS STRUCTURES AND METHOD OF FABRICATION)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20011029

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee