JP2524008B2 - 小領域バイポ―ラ・トランジスタ - Google Patents
小領域バイポ―ラ・トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【０００１】
【関連出願との関係】本発明は係属中の米国特許出願通
し番号（出願人控え番号１１９９５）、発明者ディビッ
トＢ．スプラット及びラジブ Ｒ．シャー、発明の名称
「ＣＭＯＳ技術を用いたバイポーラ・トランジスタの製
造」と関連を有する。
し番号（出願人控え番号１１９９５）、発明者ディビッ
トＢ．スプラット及びラジブ Ｒ．シャー、発明の名称
「ＣＭＯＳ技術を用いたバイポーラ・トランジスタの製
造」と関連を有する。
【０００２】
【産業上の利用分野】本発明は全般的に半導体構造及び
それに関連する製造技術、更に具体的に云えば、バイポ
ーラ及びＣＭＯＳ半導体の集積方法に関する。
それに関連する製造技術、更に具体的に云えば、バイポ
ーラ及びＣＭＯＳ半導体の集積方法に関する。
【従来の技術及び問題点】電界効果トランジスタ（ＦＥ
Ｔ）技術は密度の高い小電力の回路に良く適している。
ＦＥＴ技術は、複雑な論理機能及び大形メモリを高い歩
留まりで作ることができるので、大規模集積回路を製造
するには、ＦＥＴ技術に依存する割合が強い。ＦＥＴ構
造はＰチャンネル電界効果トランジスタ（ＰＭＯＳ）及
びＮチャンネル・トランジスタ（ＮＭＯＳ）を用いて製
造される。ＰＭＯＳ及びＮＭＯＳトランジスタ装置を組
合せて、個別装置に比べて性能が改善された相補形金属
酸化物半導体（ＣＭＯＳ）回路を形成する。
Ｔ）技術は密度の高い小電力の回路に良く適している。
ＦＥＴ技術は、複雑な論理機能及び大形メモリを高い歩
留まりで作ることができるので、大規模集積回路を製造
するには、ＦＥＴ技術に依存する割合が強い。ＦＥＴ構
造はＰチャンネル電界効果トランジスタ（ＰＭＯＳ）及
びＮチャンネル・トランジスタ（ＮＭＯＳ）を用いて製
造される。ＰＭＯＳ及びＮＭＯＳトランジスタ装置を組
合せて、個別装置に比べて性能が改善された相補形金属
酸化物半導体（ＣＭＯＳ）回路を形成する。
【０００３】回路の複雑さ及び集積の程度が高まるにつ
れて、容量性負荷のために、ＦＥＴ回路の速度が劣化す
ることがある。これは、他の回路に対してかなりの駆動
電流を発生しなければならないＦＥＴ出力装置で、特に
目につく。ＦＥＴ装置の駆動能力を改善する１つの方式
は、その導電チャンネルの幅を増加することである。然
し、この方式に伴なう欠点は、装置がより多くの面積を
必要とし、その為、一層小さい区域に一層多数の装置を
配置する能力が損なわれることである。ＦＥＴ装置を使
う回路の速度特性を改善する別の方式は、駆動素子にバ
イポーラ・トランジスタを使うことである。バイポーラ
・トランジスタはトランスコンダクタンスが高いことを
特徴としており、こうして容量性負荷に対してすぐれた
駆動能力を発揮し、こうして駆動信号に対して高い利得
及び速い信号立上り時間を保証する。
れて、容量性負荷のために、ＦＥＴ回路の速度が劣化す
ることがある。これは、他の回路に対してかなりの駆動
電流を発生しなければならないＦＥＴ出力装置で、特に
目につく。ＦＥＴ装置の駆動能力を改善する１つの方式
は、その導電チャンネルの幅を増加することである。然
し、この方式に伴なう欠点は、装置がより多くの面積を
必要とし、その為、一層小さい区域に一層多数の装置を
配置する能力が損なわれることである。ＦＥＴ装置を使
う回路の速度特性を改善する別の方式は、駆動素子にバ
イポーラ・トランジスタを使うことである。バイポーラ
・トランジスタはトランスコンダクタンスが高いことを
特徴としており、こうして容量性負荷に対してすぐれた
駆動能力を発揮し、こうして駆動信号に対して高い利得
及び速い信号立上り時間を保証する。
【０００４】回路の速度特性を良くするために、ＦＥＴ
装置と共にバイポーラ装置を集積することは周知であ
る。バイポーラ・トランジスタの特徴としてのベース、
エミッタ及びコレクタを製造する時の従来の工程は、Ｃ
ＭＯＳ装置の特徴としてのソース、ドレイン及びゲート
を製造する工程とは異なる。その結果、ＣＭＯＳ回路に
バイポーラ装置を集積したい時、バイポーラ装置及びＣ
ＭＯＳ装置を形成するために別々の製造工程が必要であ
る。従来、バイポーラ及びＣＭＯＳの製造方法の間には
共通性が極く少なかった。こういう方式を用いると、バ
イポーラ及びＣＭＯＳ装置を集積した利点が実現される
が、それも多数の工程を持つ一層複雑な製造方法を用い
るという犠牲を払ってのことである。半導体製造方法を
余分の工程によって変更すると、その結果得られる製品
の歩留まりが低下すると予想される。
装置と共にバイポーラ装置を集積することは周知であ
る。バイポーラ・トランジスタの特徴としてのベース、
エミッタ及びコレクタを製造する時の従来の工程は、Ｃ
ＭＯＳ装置の特徴としてのソース、ドレイン及びゲート
を製造する工程とは異なる。その結果、ＣＭＯＳ回路に
バイポーラ装置を集積したい時、バイポーラ装置及びＣ
ＭＯＳ装置を形成するために別々の製造工程が必要であ
る。従来、バイポーラ及びＣＭＯＳの製造方法の間には
共通性が極く少なかった。こういう方式を用いると、バ
イポーラ及びＣＭＯＳ装置を集積した利点が実現される
が、それも多数の工程を持つ一層複雑な製造方法を用い
るという犠牲を払ってのことである。半導体製造方法を
余分の工程によって変更すると、その結果得られる製品
の歩留まりが低下すると予想される。
【０００５】極く最近の開発により、バイポーラ装置及
びＣＭＯＳ装置の処理が一層密接に対応する様になった
が、方法の工程及び装置を更に完全に近く集積する改良
されたバイポーラ／ＣＭＯＳ方法に対する要望がある。
ＭＯＳトランジスタ回路の設計及び製造と両立し得るバ
イポーラ・トランジスタの配置に対する要望もある。
びＣＭＯＳ装置の処理が一層密接に対応する様になった
が、方法の工程及び装置を更に完全に近く集積する改良
されたバイポーラ／ＣＭＯＳ方法に対する要望がある。
ＭＯＳトランジスタ回路の設計及び製造と両立し得るバ
イポーラ・トランジスタの配置に対する要望もある。
【０００６】
【問題点を解決するための手段及び作用】本発明では、
集積されたバイポーラ及びＣＭＯＳ装置を製造する方法
を説明する。ここに説明する方法は、従来の製造方法に
伴なう欠点を少なくするか或いは実質的になくする。本
発明では、ＭＯＳトランジスタを形成する製造工程が、
バイポーラ・トランジスタに対する工程と更に良く両立
性を持つ様にされ、それと一体にされ、こうして製造方
法を簡単にする。一例としての集積されたバイポーラ及
びＣＭＯＳ装置を形成する時、半導体基板の中に隣接し
たＮ形及びＰ形の埋込み層を形成する。こういう埋込み
層が、その上に重なる半導体ウエル（タンクとも表現さ
れ、以下タンクと言う）が形成される場所を限定する。
Ｎ形埋込み層が縦形ＮＰＮバイポーラ・トランジスタの
直列コレクタ抵抗を小さくする。埋込み層によって、表
面より下の抵抗値も減少し、こうして隣合うＰＭＯＳ及
びＮＭＯＳトランジスタの間のラッチアップが大幅に減
少する。
集積されたバイポーラ及びＣＭＯＳ装置を製造する方法
を説明する。ここに説明する方法は、従来の製造方法に
伴なう欠点を少なくするか或いは実質的になくする。本
発明では、ＭＯＳトランジスタを形成する製造工程が、
バイポーラ・トランジスタに対する工程と更に良く両立
性を持つ様にされ、それと一体にされ、こうして製造方
法を簡単にする。一例としての集積されたバイポーラ及
びＣＭＯＳ装置を形成する時、半導体基板の中に隣接し
たＮ形及びＰ形の埋込み層を形成する。こういう埋込み
層が、その上に重なる半導体ウエル（タンクとも表現さ
れ、以下タンクと言う）が形成される場所を限定する。
Ｎ形埋込み層が縦形ＮＰＮバイポーラ・トランジスタの
直列コレクタ抵抗を小さくする。埋込み層によって、表
面より下の抵抗値も減少し、こうして隣合うＰＭＯＳ及
びＮＭＯＳトランジスタの間のラッチアップが大幅に減
少する。
【０００７】埋込み層の上に半導体材料の薄いエピタキ
シャル層を形成し、選択的に打込みをして、Ｐ形埋込み
層の上の軽くドープされたＰ形タンク及びＮ形埋込み層
の上のＮ形タンクを形成する。薄いエピタキシャル層の
パターンを定めて活性領域区域を限定し、この活性領域
区域の中にバイポーラ・トランジスタとＰＭＯＳ及びＮ
ＭＯＳトランジスタが形成される。活性領域区域はチャ
ンネル・ストッパの打込み部と厚いフィールド酸化物と
によって互いに隔離されている。ＦＥＴトランジスタの
ゲート酸化物を構成する二酸化シリコンの薄い層が活性
領域区域の上に形成される。普通ポリシリコンと呼ばれ
る多結晶シリコンの薄い層が、次にウェーハの全面の上
にデポジットされる。バイポーラ・トランジスタのベー
ス領域の打込みができる様に、基板をマスクしてパター
ンを定める。次に薄いゲート酸化物及び薄いポリシリコ
ン層のパターンを定めて、バイポーラ活性領域にポリエ
ミッタ領域を限定する開口を形成する。複合酸化シリコ
ン及びポリシリコン層内の開口が、打込みベース領域内
に、ＮＰＮバイポーラ・トランジスタに対するエミッタ
領域の場所を定める。
シャル層を形成し、選択的に打込みをして、Ｐ形埋込み
層の上の軽くドープされたＰ形タンク及びＮ形埋込み層
の上のＮ形タンクを形成する。薄いエピタキシャル層の
パターンを定めて活性領域区域を限定し、この活性領域
区域の中にバイポーラ・トランジスタとＰＭＯＳ及びＮ
ＭＯＳトランジスタが形成される。活性領域区域はチャ
ンネル・ストッパの打込み部と厚いフィールド酸化物と
によって互いに隔離されている。ＦＥＴトランジスタの
ゲート酸化物を構成する二酸化シリコンの薄い層が活性
領域区域の上に形成される。普通ポリシリコンと呼ばれ
る多結晶シリコンの薄い層が、次にウェーハの全面の上
にデポジットされる。バイポーラ・トランジスタのベー
ス領域の打込みができる様に、基板をマスクしてパター
ンを定める。次に薄いゲート酸化物及び薄いポリシリコ
ン層のパターンを定めて、バイポーラ活性領域にポリエ
ミッタ領域を限定する開口を形成する。複合酸化シリコ
ン及びポリシリコン層内の開口が、打込みベース領域内
に、ＮＰＮバイポーラ・トランジスタに対するエミッタ
領域の場所を定める。
【０００８】次に、一層厚手のポリシリコンの２番目の
層を基板の全面の上にデポジットし、ポリシリコンを強
くドープする様に打込む。この２番目のポリシリコン層
が、ゲート酸化物に重なる、前にデポジットしたポリシ
リコン層と合体する。バイポーラ活性領域区域では、２
番目のポリシリコン層が、バイポーラ・ベース領域の上
方の薄い酸化物を除いた、エミッタ接点開口内のＰ形ベ
ースの打込みシリコンとも接触する。こういう形式のエ
ミッタは巣ごもりポリエミツタと呼ばれる。合体したポ
リシリコン層を、ＣＭＯＳトランジスタのゲート導体及
びバイポーラ・ポリシリコン・エミツタ領域を限定する
区域を除いて、処理済み基板のこういう区域から除去す
る。強くドープした厚いポリシリコンが夫々ＮＭＯＳ及
びＰＭＯＳトランジスタに対するゲート導体、及びバイ
ポーラ・トランジスタに対するポリエミッタ構造を形成
する。次に、処理済みウェーハの全面の上に酸化シリコ
ン層をデポジットし、異方性エッチにより、ポリシリコ
ン・ゲート及びエミッタ構造によって取囲まれる絶縁側
壁酸化物層を形成する。この後、ウェーハのパターンを
定めて、ＮＭＯＳ装置の活性領域区域を限定し、Ｎ形不
純物を打込んで、ソース及びドレイン領域を形成する。
層を基板の全面の上にデポジットし、ポリシリコンを強
くドープする様に打込む。この２番目のポリシリコン層
が、ゲート酸化物に重なる、前にデポジットしたポリシ
リコン層と合体する。バイポーラ活性領域区域では、２
番目のポリシリコン層が、バイポーラ・ベース領域の上
方の薄い酸化物を除いた、エミッタ接点開口内のＰ形ベ
ースの打込みシリコンとも接触する。こういう形式のエ
ミッタは巣ごもりポリエミツタと呼ばれる。合体したポ
リシリコン層を、ＣＭＯＳトランジスタのゲート導体及
びバイポーラ・ポリシリコン・エミツタ領域を限定する
区域を除いて、処理済み基板のこういう区域から除去す
る。強くドープした厚いポリシリコンが夫々ＮＭＯＳ及
びＰＭＯＳトランジスタに対するゲート導体、及びバイ
ポーラ・トランジスタに対するポリエミッタ構造を形成
する。次に、処理済みウェーハの全面の上に酸化シリコ
ン層をデポジットし、異方性エッチにより、ポリシリコ
ン・ゲート及びエミッタ構造によって取囲まれる絶縁側
壁酸化物層を形成する。この後、ウェーハのパターンを
定めて、ＮＭＯＳ装置の活性領域区域を限定し、Ｎ形不
純物を打込んで、ソース及びドレイン領域を形成する。
【０００９】同様にウェーハのパターンを定めてＰＭＯ
Ｓ及びバイポーラ装置の活性領域区域を限定し、Ｐ形不
純物を打込んで、ＰＭＯＳトランジスタのソース及びド
レイン領域を形成する。この工程では、Ｐ形ベース接点
領域も、ポリエミッタに外接するバイポーラ活性領域の
回りに形成される。この点で、露出したシリコン及びポ
リシリコンを掃除して、ポリシリコン側壁酸化物を除い
て、酸化物の残渣を除去する。この後、ウェーハの上に
チタンをデポジットし、このチタンを窒素雰囲気で反応
させて、チタンがシリコンと接触している領域の上にチ
タン・シリサイドを形成すると共に、その他の場所では
窒化チタンを形成する。窒化チタンのパターンを定めて
エッチングして、最終的なメタライズ部をＭＯＳ及びバ
イポーラ・トランジスタのチタン・シリサイド活性領域
に接続する局部的な相互接続ストラップを限定する。或
るＭＯＳ及びバイポーラ・トランジスタに対する導電接
点区域が、活性領域の上ではなく、フィールド酸化物領
域の上に形成される。金属接点が、フィールド酸化物に
重なるパターンを定めた窒化チタン・ストラップと接触
する様に形成される。こうして金属がチタン・シリサイ
ド活性領域に、従って、ＦＥＴ及びバイポーラ・トラン
ジスタに間接的に接続される。この方法の技術的な利点
は、面積の小さいトランジスタを作ることができること
であり、こうしてＦＥＴ及びバイポーラ活性領域に関連
する抵抗及び静電容量を最小限に抑えると共に、一層高
速のＦＥＴ及びバイポーラ・トランジスタが得られる。
不活性化及び絶縁層内のパターンを定めた開口を介し
て、夫々のトランジスタの電極に対するメタライズ・パ
ターンを形成する。
Ｓ及びバイポーラ装置の活性領域区域を限定し、Ｐ形不
純物を打込んで、ＰＭＯＳトランジスタのソース及びド
レイン領域を形成する。この工程では、Ｐ形ベース接点
領域も、ポリエミッタに外接するバイポーラ活性領域の
回りに形成される。この点で、露出したシリコン及びポ
リシリコンを掃除して、ポリシリコン側壁酸化物を除い
て、酸化物の残渣を除去する。この後、ウェーハの上に
チタンをデポジットし、このチタンを窒素雰囲気で反応
させて、チタンがシリコンと接触している領域の上にチ
タン・シリサイドを形成すると共に、その他の場所では
窒化チタンを形成する。窒化チタンのパターンを定めて
エッチングして、最終的なメタライズ部をＭＯＳ及びバ
イポーラ・トランジスタのチタン・シリサイド活性領域
に接続する局部的な相互接続ストラップを限定する。或
るＭＯＳ及びバイポーラ・トランジスタに対する導電接
点区域が、活性領域の上ではなく、フィールド酸化物領
域の上に形成される。金属接点が、フィールド酸化物に
重なるパターンを定めた窒化チタン・ストラップと接触
する様に形成される。こうして金属がチタン・シリサイ
ド活性領域に、従って、ＦＥＴ及びバイポーラ・トラン
ジスタに間接的に接続される。この方法の技術的な利点
は、面積の小さいトランジスタを作ることができること
であり、こうしてＦＥＴ及びバイポーラ活性領域に関連
する抵抗及び静電容量を最小限に抑えると共に、一層高
速のＦＥＴ及びバイポーラ・トランジスタが得られる。
不活性化及び絶縁層内のパターンを定めた開口を介し
て、夫々のトランジスタの電極に対するメタライズ・パ
ターンを形成する。
【００１０】上に述べた製造方法を用いて、バイポーラ
・トランジスタに対する壁形エミッタ構造を形成するこ
ともできる。壁形エミッタを形成する時、ポリシリコン
・エミッタがフィールド酸化物及び活性領域の間の移行
領域と接触する。Ｎ＋形エミッタ領域が活性領域の縁の
間を伸び又はその縁と重なる。その他の特徴及び利点
は、以下図面について、本発明の好ましい実施例を更に
具体的に説明するところから明らかになろう。図面全体
にわたり、同様な素子、区域又は領域には全般的に同じ
参照符号を用いている。
・トランジスタに対する壁形エミッタ構造を形成するこ
ともできる。壁形エミッタを形成する時、ポリシリコン
・エミッタがフィールド酸化物及び活性領域の間の移行
領域と接触する。Ｎ＋形エミッタ領域が活性領域の縁の
間を伸び又はその縁と重なる。その他の特徴及び利点
は、以下図面について、本発明の好ましい実施例を更に
具体的に説明するところから明らかになろう。図面全体
にわたり、同様な素子、区域又は領域には全般的に同じ
参照符号を用いている。
【００１１】
【実施例】次に、集積バイポーラ及びＣＭＯＳ構造を形
成する縦形ＮＰＮバイポーラ・トランジスタとＰＭＯＳ
及びＮＭＯＳトランジスタの対を製造する時の集積工程
を詳しく説明する。横形ＰＮＰバイポーラ・トランジス
タ及びその他のトランジスタの変形も図面に示してあ
る。ＣＭＯＳトランジスタの対と共にバイポーラ・トラ
ンジスタを使うことは周知であり、従って、回路を形成
する為のその間の特定の相互接続は説明しない。当業者
であれば、ここで説明することから、本発明の集積バイ
ポーラ及びＣＭＯＳトランジスタを容易に効率よく製造
し、所望の機能を実行する回路を形成する様にそれらの
電極を相互接続することができる。更に、「ＭＯＳ（金
属酸化物半導体）」という言葉を、金属のゲート導体及
び酸化物絶縁体を含む特定の装置ではなく、半導体装置
の総称として使う。
成する縦形ＮＰＮバイポーラ・トランジスタとＰＭＯＳ
及びＮＭＯＳトランジスタの対を製造する時の集積工程
を詳しく説明する。横形ＰＮＰバイポーラ・トランジス
タ及びその他のトランジスタの変形も図面に示してあ
る。ＣＭＯＳトランジスタの対と共にバイポーラ・トラ
ンジスタを使うことは周知であり、従って、回路を形成
する為のその間の特定の相互接続は説明しない。当業者
であれば、ここで説明することから、本発明の集積バイ
ポーラ及びＣＭＯＳトランジスタを容易に効率よく製造
し、所望の機能を実行する回路を形成する様にそれらの
電極を相互接続することができる。更に、「ＭＯＳ（金
属酸化物半導体）」という言葉を、金属のゲート導体及
び酸化物絶縁体を含む特定の装置ではなく、半導体装置
の総称として使う。
【００１２】図１には、その上にバイポーラ・トランジ
スタ及びＣＭＯＳトランジスタの対を形成する基部材料
を形成するＰ形基板１０が示されている。基板１０は６
〜１０オーム・ｃｍ又は４０〜６０オーム・ｃｍの範囲
内のＰ形半導体材料にすることができる。＜１００＞の
結晶格子の配向を持つ半導体基板材料が好ましいが、こ
の他の配向も利用することができる。最初に基板１０を
約９００℃の湿った酸素雰囲気にさらして、二酸化シリ
コン（ＳｉＯ２）の層１２を形成する。これは普通酸化
シリコンと呼ばれている。層１２は約５００〜６００Å
の酸化物を形成するのに十分な時間の間成長させる。酸
化シリコン層１２に重ねて、約１，３００〜１，５００
Åの厚さを持つ窒化シリコン（Ｓｉ３Ｎ４）層１４をデ
ポジットする。窒化シリコン層１４は普通の低圧化学反
応気相成長方法によってデポジットする。次に、窒化シ
リコン層１４の上にフォトレジスト・マスク層１６を回
転付着又はその他の方法で拡げる。マスク層１６のパタ
ーンを定めて、Ｎ＋形埋込み層を形成する基板の場所を
限定する区域１８及び２０を形成する。
スタ及びＣＭＯＳトランジスタの対を形成する基部材料
を形成するＰ形基板１０が示されている。基板１０は６
〜１０オーム・ｃｍ又は４０〜６０オーム・ｃｍの範囲
内のＰ形半導体材料にすることができる。＜１００＞の
結晶格子の配向を持つ半導体基板材料が好ましいが、こ
の他の配向も利用することができる。最初に基板１０を
約９００℃の湿った酸素雰囲気にさらして、二酸化シリ
コン（ＳｉＯ２）の層１２を形成する。これは普通酸化
シリコンと呼ばれている。層１２は約５００〜６００Å
の酸化物を形成するのに十分な時間の間成長させる。酸
化シリコン層１２に重ねて、約１，３００〜１，５００
Åの厚さを持つ窒化シリコン（Ｓｉ３Ｎ４）層１４をデ
ポジットする。窒化シリコン層１４は普通の低圧化学反
応気相成長方法によってデポジットする。次に、窒化シ
リコン層１４の上にフォトレジスト・マスク層１６を回
転付着又はその他の方法で拡げる。マスク層１６のパタ
ーンを定めて、Ｎ＋形埋込み層を形成する基板の場所を
限定する区域１８及び２０を形成する。
【００１３】マスク層１６のフォトレジスト材料は、選
ばれた区域１８及び２０でそれを除去することによって
パターンを定める。露出した窒化シリコン層１４を周知
のプラズマ窒化物エッチ方法によってエッチする。選ば
れた区域１８及び２０から窒化物を除去した後、その下
にある酸化シリコン層１２の露出した表面区域を綺麗に
して、窒化シリコン層１４及び酸化シリコン層１２の残
っているデポジット又は残渣を除く。
ばれた区域１８及び２０でそれを除去することによって
パターンを定める。露出した窒化シリコン層１４を周知
のプラズマ窒化物エッチ方法によってエッチする。選ば
れた区域１８及び２０から窒化物を除去した後、その下
にある酸化シリコン層１２の露出した表面区域を綺麗に
して、窒化シリコン層１４及び酸化シリコン層１２の残
っているデポジット又は残渣を除く。
【００１４】次に、図２に矢印２４で示す様に、ウェー
ハをイオンの打込みにかけて、Ｎ＋形半導体区域２６及
び２８を形成する。イオン打込み部２４は、約２〜５×
１０１５イオン／ｃｍの範囲内のアンチモンを使って、
酸化シリコン層１２の中に追込む。こうして、約１．０
×１０１９原子／ｃｍ３のピーク・アンチモン濃度が達
成される。イオン打込み部２４は、所望の打込みの深さ
を達成するために、約４０ｋｅＶで作られる。図２は、
Ｎ＋形埋込み層２６及び２８を形成するための打込み工
程後の基板１０を示している。基板１０を約１時間、
１，１００℃を越える温度に加熱して、不純物を基板の
中に一層深く追込むと共に、打込みによる結晶表面の損
傷を直す。基板１０を前に述べた時間の間加熱して、約
２．５ミクロンの深さを持つＮ＋形埋込み領域２６及び
２８を形成する。製造工程の間、高い温度にさらされな
い様に、フォトレジスト層１６は取除き又はその他の方
法ではがすことができる。
ハをイオンの打込みにかけて、Ｎ＋形半導体区域２６及
び２８を形成する。イオン打込み部２４は、約２〜５×
１０１５イオン／ｃｍの範囲内のアンチモンを使って、
酸化シリコン層１２の中に追込む。こうして、約１．０
×１０１９原子／ｃｍ３のピーク・アンチモン濃度が達
成される。イオン打込み部２４は、所望の打込みの深さ
を達成するために、約４０ｋｅＶで作られる。図２は、
Ｎ＋形埋込み層２６及び２８を形成するための打込み工
程後の基板１０を示している。基板１０を約１時間、
１，１００℃を越える温度に加熱して、不純物を基板の
中に一層深く追込むと共に、打込みによる結晶表面の損
傷を直す。基板１０を前に述べた時間の間加熱して、約
２．５ミクロンの深さを持つＮ＋形埋込み領域２６及び
２８を形成する。製造工程の間、高い温度にさらされな
い様に、フォトレジスト層１６は取除き又はその他の方
法ではがすことができる。
【００１５】図３は、それと重なる酸化シリコンの厚い
層３２及び３４を形成するために、Ｎ＋形埋込み層２６
及び２８の表面部分が酸化された後の基板１０の断面図
を示す。厚さ約５，０００〜７，０００Åに成長させた
酸化物層が好ましい。厚い酸化物形成部３２，３４が、
対応する埋込み層を形成するこの後のＰ形不純物の打込
みに対するマスクを形成する。窒化シリコン層１４（図
２）を除去し、こうしてその下にある酸化シリコン層１
２を露出する。この後のＰ形の打込みに備えて、薄い酸
化シリコン層１２は釉薬除去作業によって除かれる。
層３２及び３４を形成するために、Ｎ＋形埋込み層２６
及び２８の表面部分が酸化された後の基板１０の断面図
を示す。厚さ約５，０００〜７，０００Åに成長させた
酸化物層が好ましい。厚い酸化物形成部３２，３４が、
対応する埋込み層を形成するこの後のＰ形不純物の打込
みに対するマスクを形成する。窒化シリコン層１４（図
２）を除去し、こうしてその下にある酸化シリコン層１
２を露出する。この後のＰ形の打込みに備えて、薄い酸
化シリコン層１２は釉薬除去作業によって除かれる。
【００１６】図４について説明すると、参照数字３７で
示したＰ形不純物の打込み部がＰ形基板１０の表面に追
込まれる。Ｐ形の打込み部３７は、約６〜８×１０１３
イオン／ｃｍ２線量及び６０ｋｅＶのエネルギで行なわ
れる。Ｐ形埋込み層３８，３９及び４０を形成する様に
基板１０にイオン打込みをする為の不純物として、硼素
を用いる。硼素イオンが基板の中に追込まれる間、ずっ
と厚手の酸化物領域３２，３４は、その下にあるＮ＋形
層２６及び２８がＰ形打込み部３７の影響を受けない様
にする。基板１０を再び半時間の間約８００〜１，００
０℃の温度に加熱して、硼素イオンを基板１０の中に追
込む。基板１０の表面から厚い酸化物３２及び３４を除
くために、弗化水素酸溶液を使う。この結果、基板１０
の上面には、Ｎ＋形領域２６及び２８とＰ形層３８〜４
０が露出する。
示したＰ形不純物の打込み部がＰ形基板１０の表面に追
込まれる。Ｐ形の打込み部３７は、約６〜８×１０１３
イオン／ｃｍ２線量及び６０ｋｅＶのエネルギで行なわ
れる。Ｐ形埋込み層３８，３９及び４０を形成する様に
基板１０にイオン打込みをする為の不純物として、硼素
を用いる。硼素イオンが基板の中に追込まれる間、ずっ
と厚手の酸化物領域３２，３４は、その下にあるＮ＋形
層２６及び２８がＰ形打込み部３７の影響を受けない様
にする。基板１０を再び半時間の間約８００〜１，００
０℃の温度に加熱して、硼素イオンを基板１０の中に追
込む。基板１０の表面から厚い酸化物３２及び３４を除
くために、弗化水素酸溶液を使う。この結果、基板１０
の上面には、Ｎ＋形領域２６及び２８とＰ形層３８〜４
０が露出する。
【００１７】図５で、本発明の次の製造工程は、Ｎ形半
導体材料のエピタキシャル層４４をデポジットすること
である。エピタキシャル層４４は、その中にバイポーラ
及びＣＭＯＳトランジスタのタンクを形成する半導体材
料を構成する。性能の高いバイポーラ・トランジスタに
する為、エピタキシャル層４４は薄く、約１．５ミクロ
ンの厚さであることが好ましい。品質の高いバイポーラ
及びＣＭＯＳトランジスタをその中に形成するには、約
０．４〜０．６オーム・ｃｍの抵抗値が適切である。エ
ピタキシャル成長過程では高い温度を使うから、埋込み
層２６，２８及び３０〜４０とエピタキシャル層４４の
間で、或る程度の不純物の上方拡散が起る。次に、エピ
タキシャル層４４の表面の上に薄い酸化シリコン層４６
を成長させる。本発明の好ましい形式では、酸化シリコ
ン層４６（図６）は約４００〜６００Åの厚さの範囲内
である。次に、酸化物層４６の上に、低圧化学反応気相
成長方法により、厚さ約１，４００Åの窒化シリコン層
４８をデポジットする。やはり図６に示す様に、窒化シ
リコン層４８の表面の上に厚いフォトレジスト層５０を
回転付着又はその他の方法で拡げる。フォトレジスト層
５０のパターンを定め、露出した窒化物を除去して、そ
の中にその下のＮ形タンクを形成する区域５２，５４を
限定する。
導体材料のエピタキシャル層４４をデポジットすること
である。エピタキシャル層４４は、その中にバイポーラ
及びＣＭＯＳトランジスタのタンクを形成する半導体材
料を構成する。性能の高いバイポーラ・トランジスタに
する為、エピタキシャル層４４は薄く、約１．５ミクロ
ンの厚さであることが好ましい。品質の高いバイポーラ
及びＣＭＯＳトランジスタをその中に形成するには、約
０．４〜０．６オーム・ｃｍの抵抗値が適切である。エ
ピタキシャル成長過程では高い温度を使うから、埋込み
層２６，２８及び３０〜４０とエピタキシャル層４４の
間で、或る程度の不純物の上方拡散が起る。次に、エピ
タキシャル層４４の表面の上に薄い酸化シリコン層４６
を成長させる。本発明の好ましい形式では、酸化シリコ
ン層４６（図６）は約４００〜６００Åの厚さの範囲内
である。次に、酸化物層４６の上に、低圧化学反応気相
成長方法により、厚さ約１，４００Åの窒化シリコン層
４８をデポジットする。やはり図６に示す様に、窒化シ
リコン層４８の表面の上に厚いフォトレジスト層５０を
回転付着又はその他の方法で拡げる。フォトレジスト層
５０のパターンを定め、露出した窒化物を除去して、そ
の中にその下のＮ形タンクを形成する区域５２，５４を
限定する。
【００１８】処理済み基板１０をＮ形打込み５８にかけ
る。この打込みは、フォトレジスト・マスク５０内の開
口によって限定された対応する区域５２，５４に複数個
のタンク６０，６２を形成する様に作用する。タンク６
０，６２は、燐の打込みを使うことによって形成され、
この打込みは約８０ｋｅＶのエネルギ及び約１．５〜
２．５×１０１２イオン／ｃｍ２の線量を用いて行なわ
れる。Ｎ形タンクの濃度は約２×１０１６イオン／ｃｍ
３であることが好ましい。フォトレジスト層５０を取除
く。集積バイポーラ及びＣＭＯＳ製造方法の説明を続け
ると、半導体タンク６０，６２を酸化して、厚い酸化物
区域６６及び６８を形成する。この酸化過程は、半導体
タンク６０，６２の上に約４，０００Åの酸化シリコン
が形成されるまで続ける。処理済み基板１０は、Ｎ形タ
ンク６０，６２の不純物をエピタキシャル層４４の中に
一層深く追込む為の高い温度に加熱することによって、
アニールされる。イオンの打込みによる結晶の損傷も、
このアニール過程の間に治癒される。第６図は、本発明
の製造工程に従ってこれまでに形成された半導体を示
す。
る。この打込みは、フォトレジスト・マスク５０内の開
口によって限定された対応する区域５２，５４に複数個
のタンク６０，６２を形成する様に作用する。タンク６
０，６２は、燐の打込みを使うことによって形成され、
この打込みは約８０ｋｅＶのエネルギ及び約１．５〜
２．５×１０１２イオン／ｃｍ２の線量を用いて行なわ
れる。Ｎ形タンクの濃度は約２×１０１６イオン／ｃｍ
３であることが好ましい。フォトレジスト層５０を取除
く。集積バイポーラ及びＣＭＯＳ製造方法の説明を続け
ると、半導体タンク６０，６２を酸化して、厚い酸化物
区域６６及び６８を形成する。この酸化過程は、半導体
タンク６０，６２の上に約４，０００Åの酸化シリコン
が形成されるまで続ける。処理済み基板１０は、Ｎ形タ
ンク６０，６２の不純物をエピタキシャル層４４の中に
一層深く追込む為の高い温度に加熱することによって、
アニールされる。イオンの打込みによる結晶の損傷も、
このアニール過程の間に治癒される。第６図は、本発明
の製造工程に従ってこれまでに形成された半導体を示
す。
【００１９】窒化シリコン層４８の残りの部分を除き、
普通の釉薬除去方法によってその下にある薄い酸化物層
４６を除く。図７について説明すると、処理済み基板１
０をイオンの打込み７２にかける。この時、硼素の様な
Ｐ形不純物をエピタキシャル層４４に打込む。Ｐ形の打
込み７２は、約４０ｋｅＶのエネルギ及び約５．５〜
６．５×１０１２イオン／ｃｍ２の線量で行なわれる。
こうして、約３×１０１６イオン／ｃｍ３の濃度を持つ
Ｐ形タンク７４，７６，７８が形成される。その後、処
理済み基板１０を約１，０００〜１，２００℃の温度に
約１時間加熱して、Ｐ形不純物を一層深くエピタキシャ
ル層４４の中に追込む。この後、弗化水素酸溶液によ
り、厚い酸化物区域６６，６８を取除く。
普通の釉薬除去方法によってその下にある薄い酸化物層
４６を除く。図７について説明すると、処理済み基板１
０をイオンの打込み７２にかける。この時、硼素の様な
Ｐ形不純物をエピタキシャル層４４に打込む。Ｐ形の打
込み７２は、約４０ｋｅＶのエネルギ及び約５．５〜
６．５×１０１２イオン／ｃｍ２の線量で行なわれる。
こうして、約３×１０１６イオン／ｃｍ３の濃度を持つ
Ｐ形タンク７４，７６，７８が形成される。その後、処
理済み基板１０を約１，０００〜１，２００℃の温度に
約１時間加熱して、Ｐ形不純物を一層深くエピタキシャ
ル層４４の中に追込む。この後、弗化水素酸溶液によ
り、厚い酸化物区域６６，６８を取除く。
【００２０】種々のアニール工程を処理済み基板１０に
対して行なったことにより、Ｎ形半導体タンク６０，６
２及びＰ形半導体タンク７４〜７８が、その下にある一
層強くドープした埋込み層２６，３０及び３８〜４０と
合体する。Ｐ形及びＮ形半導体タンクを持つ基板の処理
状態が図８に示されている。処理済み基板１０を再び酸
化し、こうしてタンクの上面の上に薄い酸化シリコン層
８０を形成する。更に、薄い酸化物層８０の上に、ＬＰ
ＣＶＤ方法により、厚さ約１，４００Åの窒化シリコン
層８２をデポジットする。この発明の方法の３番目のマ
スクを構成する別のフォトレジスト層８４を、窒化シリ
コン層８２の上に拡げる。レジストのパターンを定め
て、Ｐ形及びＮ形タンクの間に形成されたＰＮ半導体接
合の上方に開口８６を形成する。更に、フォトレジスト
層８４に開口８８を形成して、バイポーラ・トランジス
タに関連する深いコレクタを製造する為の区域をＮ形タ
ンク６０内に限定する。この後、薄い酸化シリコン層８
０及び窒化シリコン層８２を、フォトレジスト・マスク
層８４にあけた区域でエッチする。
対して行なったことにより、Ｎ形半導体タンク６０，６
２及びＰ形半導体タンク７４〜７８が、その下にある一
層強くドープした埋込み層２６，３０及び３８〜４０と
合体する。Ｐ形及びＮ形半導体タンクを持つ基板の処理
状態が図８に示されている。処理済み基板１０を再び酸
化し、こうしてタンクの上面の上に薄い酸化シリコン層
８０を形成する。更に、薄い酸化物層８０の上に、ＬＰ
ＣＶＤ方法により、厚さ約１，４００Åの窒化シリコン
層８２をデポジットする。この発明の方法の３番目のマ
スクを構成する別のフォトレジスト層８４を、窒化シリ
コン層８２の上に拡げる。レジストのパターンを定め
て、Ｐ形及びＮ形タンクの間に形成されたＰＮ半導体接
合の上方に開口８６を形成する。更に、フォトレジスト
層８４に開口８８を形成して、バイポーラ・トランジス
タに関連する深いコレクタを製造する為の区域をＮ形タ
ンク６０内に限定する。この後、薄い酸化シリコン層８
０及び窒化シリコン層８２を、フォトレジスト・マスク
層８４にあけた区域でエッチする。
【００２１】図９乃至図１１は、埋込みＰ形層３８及び
Ｎ形層４６によって形成されたＰＮ接合に隣接する区域
の拡大図である。図９に示す様に、Ｐ形及びＮ形タンク
７４，６０からの半導体材料を約９００〜１，１００Å
の深さにエッチする。Ｐ形及びＮ形タンク材料のエッチ
して露出した表面を綺麗にし、希望によってイオンの打
込みをして、夫々のタンクの中にチャンネル・ストッパ
を形成する。わかり易くする為、図面にはチャンネル・
ストッパを示していない。処理済み基板１０を酸化雰囲
気にさらし、酸化シリコンの薄い層９０を形成する。酸
化物層９０の厚さは約２００〜３００Åである。トレン
チの底にある薄い酸化物９０の上、及びトレンチを取巻
く区域にある前にデポジットしてパターンを定めた窒化
シリコン層８２の上で、基板の全面の上にＬＰＣＶＤ窒
化シリコンの薄い層９２もデポジットする。窒化物層９
２は約４００Åの深さにデポジットする。次に窒化物層
９２の上に酸化シリコン層９４をデポジットする。デポ
ジットされた酸化物９４の厚さは２，０００Åであり、
化学反応気相成長方法でテトラエチルオルトシリケート
を使ってデポジットされる。図９は上に述べた過程が済
んだ基板の１つの場所の断面図である。
Ｎ形層４６によって形成されたＰＮ接合に隣接する区域
の拡大図である。図９に示す様に、Ｐ形及びＮ形タンク
７４，６０からの半導体材料を約９００〜１，１００Å
の深さにエッチする。Ｐ形及びＮ形タンク材料のエッチ
して露出した表面を綺麗にし、希望によってイオンの打
込みをして、夫々のタンクの中にチャンネル・ストッパ
を形成する。わかり易くする為、図面にはチャンネル・
ストッパを示していない。処理済み基板１０を酸化雰囲
気にさらし、酸化シリコンの薄い層９０を形成する。酸
化物層９０の厚さは約２００〜３００Åである。トレン
チの底にある薄い酸化物９０の上、及びトレンチを取巻
く区域にある前にデポジットしてパターンを定めた窒化
シリコン層８２の上で、基板の全面の上にＬＰＣＶＤ窒
化シリコンの薄い層９２もデポジットする。窒化物層９
２は約４００Åの深さにデポジットする。次に窒化物層
９２の上に酸化シリコン層９４をデポジットする。デポ
ジットされた酸化物９４の厚さは２，０００Åであり、
化学反応気相成長方法でテトラエチルオルトシリケート
を使ってデポジットされる。図９は上に述べた過程が済
んだ基板の１つの場所の断面図である。
【００２２】図１０は、材料を下向きに選択的に除去す
る異方性エッチを行なった後の処理済み基板１０を示
す。異方性エッチがデポジットされた酸化物層９４全体
と第２の窒化物層９２を除去する。湿式酸化物エッチ
が、トレンチ８７の底を覆う薄い酸化シリコン層９０を
取除く様に作用する。湿式エッチは異方性ではなく、こ
の為、窒化シリコンの側壁９６の下にある酸化シリコン
層９０の一部分をエッチする。窒化シリコンの側壁９６
は、数字９８で示すところがアンダーカットされる。ト
レンチ８７の露出した区域を綺麗にして、残っている残
渣があれば、それを除去し、異物の無い綺麗な面を設け
る。
る異方性エッチを行なった後の処理済み基板１０を示
す。異方性エッチがデポジットされた酸化物層９４全体
と第２の窒化物層９２を除去する。湿式酸化物エッチ
が、トレンチ８７の底を覆う薄い酸化シリコン層９０を
取除く様に作用する。湿式エッチは異方性ではなく、こ
の為、窒化シリコンの側壁９６の下にある酸化シリコン
層９０の一部分をエッチする。窒化シリコンの側壁９６
は、数字９８で示すところがアンダーカットされる。ト
レンチ８７の露出した区域を綺麗にして、残っている残
渣があれば、それを除去し、異物の無い綺麗な面を設け
る。
【００２３】図１１はトレンチ８７内に形成された非常
に厚手のフィールド酸化物１００を形成した後の処理済
み基板１０を示す。基板１０は、約８００Åの酸化物１
００を形成する位に、露出しているシリコン・タンク材
料が消費されるまで、酸化雰囲気にさらす。８，０００
Åの酸化シリコン１００を成長させるのに十分な時間の
間、基板を約８００℃に上げる。酸化物９０の下にある
シリコン材料は、窒化物層８２によって酸化雰囲気から
保護され、この為余分の酸化物を形成しない。窒化物層
８２を処理済み基板１０の表面からはがし、やはり図１
１に示す様に、半導体タンクの表面の上に酸化シリコン
の薄い層１０２を成長させる。基板の全面の上に閾値調
節打込み１０４を行なって、ＮＭＯＳ及びＰＭＯＳトラ
ンジスタがターンオンする所望の閾値電圧を設定する。
この打込み１０４の不純物は硼素にすることができ、所
望の閾値電圧を達成するのに適当な線量を用いる。フォ
トレジスト・マスク層１０６を処理済み基板１０の表面
の上に拡げ、パターンを定めて深いコレクタ区域１０８
を限定する。パターンを定めたフォトレジスト・マスク
層１０６によって限定された開口１０８を介して燐を打
込むことにより、Ｎ＋形の深いコレクタ１１０が形成さ
れる。約２〜３×１０１６イオン／ｃｍ２の燐の線量及
び約１００ｋｅＶの高いエネルギ・レベルを利用して、
バイポーラ・トランジスタ・タンク６０の深いところに
強くドープしたコレクタ１１０を形成する。
に厚手のフィールド酸化物１００を形成した後の処理済
み基板１０を示す。基板１０は、約８００Åの酸化物１
００を形成する位に、露出しているシリコン・タンク材
料が消費されるまで、酸化雰囲気にさらす。８，０００
Åの酸化シリコン１００を成長させるのに十分な時間の
間、基板を約８００℃に上げる。酸化物９０の下にある
シリコン材料は、窒化物層８２によって酸化雰囲気から
保護され、この為余分の酸化物を形成しない。窒化物層
８２を処理済み基板１０の表面からはがし、やはり図１
１に示す様に、半導体タンクの表面の上に酸化シリコン
の薄い層１０２を成長させる。基板の全面の上に閾値調
節打込み１０４を行なって、ＮＭＯＳ及びＰＭＯＳトラ
ンジスタがターンオンする所望の閾値電圧を設定する。
この打込み１０４の不純物は硼素にすることができ、所
望の閾値電圧を達成するのに適当な線量を用いる。フォ
トレジスト・マスク層１０６を処理済み基板１０の表面
の上に拡げ、パターンを定めて深いコレクタ区域１０８
を限定する。パターンを定めたフォトレジスト・マスク
層１０６によって限定された開口１０８を介して燐を打
込むことにより、Ｎ＋形の深いコレクタ１１０が形成さ
れる。約２〜３×１０１６イオン／ｃｍ２の燐の線量及
び約１００ｋｅＶの高いエネルギ・レベルを利用して、
バイポーラ・トランジスタ・タンク６０の深いところに
強くドープしたコレクタ１１０を形成する。
【００２４】図１２は、深いコレクタ１１０が形成され
た後の処理済み基板を示す。フォトレジスト層１０６を
基板の上面からはがし、前駆ゲートの酸化シリコン層１
０２もはがす。処理済み基板１０を再びシリコン酸化雰
囲気にさらし、この時、基板の表面の上に２００Åの厚
さの層１１２を成長させる。これは図１３に示されてい
る。ゲート酸化物層１１１が、バイポーラ・トランジス
タが形成されるＮ形タンク６０、ＰＭＯＳトランジスタ
が形成されるＮ形タンク６２及びＮＭＯＳトランジスタ
が形成されるＰ形タンク７８を覆うことが分る。重要な
ことは、酸化物層１１１がＣＭＯＳトランジスタの対の
ゲート電極とその下にあるトランジスタの導電チャンネ
ルの間の絶縁体を形成していることである。酸化物層１
１１の厚さを変えて、ＣＭＯＳトランジスタの閾値を更
に調節することができる。
た後の処理済み基板を示す。フォトレジスト層１０６を
基板の上面からはがし、前駆ゲートの酸化シリコン層１
０２もはがす。処理済み基板１０を再びシリコン酸化雰
囲気にさらし、この時、基板の表面の上に２００Åの厚
さの層１１２を成長させる。これは図１３に示されてい
る。ゲート酸化物層１１１が、バイポーラ・トランジス
タが形成されるＮ形タンク６０、ＰＭＯＳトランジスタ
が形成されるＮ形タンク６２及びＮＭＯＳトランジスタ
が形成されるＰ形タンク７８を覆うことが分る。重要な
ことは、酸化物層１１１がＣＭＯＳトランジスタの対の
ゲート電極とその下にあるトランジスタの導電チャンネ
ルの間の絶縁体を形成していることである。酸化物層１
１１の厚さを変えて、ＣＭＯＳトランジスタの閾値を更
に調節することができる。
【００２５】本発明の主な特徴として、バイポーラ・ト
ランジスタのエミッタは、分割ポリシリコン・デポジッ
ション方法を利用して形成される。その詳細をこれから
説明する。バイポーラ・ポリエミッタを形成するのに使
われるポリシリコン材料は、ＣＭＯＳトランジスタの対
のゲート電極を形成するのに使われるのと同じ方法の工
程によってデポジットされる。図１３について説明する
と、基板の全面の上に多結晶シリコンの薄い層１１２を
デポジットする。約９００〜１，１００Åのポリシリコ
ンの深さが好ましいが、この他の任意のポリシリコンの
厚さを使っても良い。５番目のフォトレジスト・マスク
層１１４をウェーハの表面の上に拡げ、パターンを定め
て、バイポーラ・トランジスタに対する開口１１６を限
定する。フォトレジスト層１１４は、Ｐ形不純物の打込
み１１８に対するマスクとなるのに十分な厚さであり、
この打込みでは、硼素イオンをポリシリコン層１１２及
び薄い酸化物層１１１に追込んで半導体ベース領域１２
０を形成する。ベースの打込み１１８は、約１〜２×１
０１４イオン／ｃｍ２の硼素の線量及び約６０ｋｅＶの
エネルギ・レベルを用いて行なわれる。図１３に示す様
に、打込み１１８が、Ｎ形タンク６０の全面に沿って伸
びる横方向ベース領域１２０を形成する。レジスタ．マ
スク層１１４を除去し、本発明の６番目のマスクを構成
する別のフォトレジスト層１２２を基板の表面の上に拡
げる。
ランジスタのエミッタは、分割ポリシリコン・デポジッ
ション方法を利用して形成される。その詳細をこれから
説明する。バイポーラ・ポリエミッタを形成するのに使
われるポリシリコン材料は、ＣＭＯＳトランジスタの対
のゲート電極を形成するのに使われるのと同じ方法の工
程によってデポジットされる。図１３について説明する
と、基板の全面の上に多結晶シリコンの薄い層１１２を
デポジットする。約９００〜１，１００Åのポリシリコ
ンの深さが好ましいが、この他の任意のポリシリコンの
厚さを使っても良い。５番目のフォトレジスト・マスク
層１１４をウェーハの表面の上に拡げ、パターンを定め
て、バイポーラ・トランジスタに対する開口１１６を限
定する。フォトレジスト層１１４は、Ｐ形不純物の打込
み１１８に対するマスクとなるのに十分な厚さであり、
この打込みでは、硼素イオンをポリシリコン層１１２及
び薄い酸化物層１１１に追込んで半導体ベース領域１２
０を形成する。ベースの打込み１１８は、約１〜２×１
０１４イオン／ｃｍ２の硼素の線量及び約６０ｋｅＶの
エネルギ・レベルを用いて行なわれる。図１３に示す様
に、打込み１１８が、Ｎ形タンク６０の全面に沿って伸
びる横方向ベース領域１２０を形成する。レジスタ．マ
スク層１１４を除去し、本発明の６番目のマスクを構成
する別のフォトレジスト層１２２を基板の表面の上に拡
げる。
【００２６】図１４は、真性エミッタ開口１２３及びコ
レクタ接点開口１２４を限定する６番目のフォトレジス
ト・マスク層１２２を示す。薄いポリシリコン層１１２
及び薄い酸化シリコン層１１１を乾式化学エッチにかけ
て、あけられたバイポーラ・トランジスタ区域のこうい
う材料を、打込み面１２０に達するまで除去する。フォ
トレジスト・マスク層１２２の下にある種々のデポジッ
トされた材料の層は、乾式エッチによって除去されな
い。普通のピランハ又はＲＣＡクリーンナップにより、
露出したベース界面区域１２５の表面区域を綺麗にす
る。処理済み基板１０を数分間高い温度でアニールし
て、バイポーラ・トランジスタのベース打込み部１２０
をＮ形タンク６０の中に更に深く追込む。このアニール
の後、半導体タンク６０の露出面を更に綺麗にして、そ
の表面に酸化物の残渣が残らない様に保証する。その上
面を綺麗にする為に、１０％弗化水素酸の釉薬除去溶液
を使う。
レクタ接点開口１２４を限定する６番目のフォトレジス
ト・マスク層１２２を示す。薄いポリシリコン層１１２
及び薄い酸化シリコン層１１１を乾式化学エッチにかけ
て、あけられたバイポーラ・トランジスタ区域のこうい
う材料を、打込み面１２０に達するまで除去する。フォ
トレジスト・マスク層１２２の下にある種々のデポジッ
トされた材料の層は、乾式エッチによって除去されな
い。普通のピランハ又はＲＣＡクリーンナップにより、
露出したベース界面区域１２５の表面区域を綺麗にす
る。処理済み基板１０を数分間高い温度でアニールし
て、バイポーラ・トランジスタのベース打込み部１２０
をＮ形タンク６０の中に更に深く追込む。このアニール
の後、半導体タンク６０の露出面を更に綺麗にして、そ
の表面に酸化物の残渣が残らない様に保証する。その上
面を綺麗にする為に、１０％弗化水素酸の釉薬除去溶液
を使う。
【００２７】処理済みウェーハの全面の上に、普通のデ
ポジッション方法により、第２の一層厚手の多結晶シリ
コン層１２６をデポジットする。第２のポリシリコン層
１２６の厚さは約４，０００Åであり、前にデポジット
した厚さ１，０００Åの第１の層１１２と合体する。図
１５は、第２の多結晶層が、ＮＭＯＳゲート酸化物及び
ＰＭＯＳトランジスタのゲート酸化物１１１の両方の
上、並びにバイポーラの真性ポリエミッタ、ベース界面
区域１２５及びコレクタ１１０の上に、ポリシリコンの
複合層１２８を形成することを示している。ポリシリコ
ン１２８は、燐の様なＮ形不純物の高い線量を用いて打
込む１３２。ゲート酸化物１１１に重なる強くドープし
たポリシリコンは、パターンを定めてエッチした時、夫
々ＮＭＯＳ及びＰＭＯＳトランジスタに対するゲート導
体を形成する。エミッタ／ベース界面１２５の上に形成
された、強くドープされたポリシリコンが、その下のベ
ース１２０内にエミッタ領域を形成する為の拡散剤とな
る。重要なことは、ドープされたポリシリコン１２８
が、エミッタ／ベース界面１２５で、物理的にも電気的
にもベース領域１２０と接触していることである。ポリ
シリコンの打込み１３２は、約８５ｋｅＶで、１．５〜
２．５×１０１６イオン／ｃｍ３の濃度で行なうことが
好ましい。
ポジッション方法により、第２の一層厚手の多結晶シリ
コン層１２６をデポジットする。第２のポリシリコン層
１２６の厚さは約４，０００Åであり、前にデポジット
した厚さ１，０００Åの第１の層１１２と合体する。図
１５は、第２の多結晶層が、ＮＭＯＳゲート酸化物及び
ＰＭＯＳトランジスタのゲート酸化物１１１の両方の
上、並びにバイポーラの真性ポリエミッタ、ベース界面
区域１２５及びコレクタ１１０の上に、ポリシリコンの
複合層１２８を形成することを示している。ポリシリコ
ン１２８は、燐の様なＮ形不純物の高い線量を用いて打
込む１３２。ゲート酸化物１１１に重なる強くドープし
たポリシリコンは、パターンを定めてエッチした時、夫
々ＮＭＯＳ及びＰＭＯＳトランジスタに対するゲート導
体を形成する。エミッタ／ベース界面１２５の上に形成
された、強くドープされたポリシリコンが、その下のベ
ース１２０内にエミッタ領域を形成する為の拡散剤とな
る。重要なことは、ドープされたポリシリコン１２８
が、エミッタ／ベース界面１２５で、物理的にも電気的
にもベース領域１２０と接触していることである。ポリ
シリコンの打込み１３２は、約８５ｋｅＶで、１．５〜
２．５×１０１６イオン／ｃｍ３の濃度で行なうことが
好ましい。
【００２８】図１６に示す様に、第７のフォトレジスト
・マスク層１３５を処理済みウェハの上に回転付着さ
せ、パターンを定める。露出しているポリシリコン層１
２８をエッチして、ＮＭＯＳトランジスタのゲート絶縁
体１３６及び１３８、バイポーラ・トランジスタのエミ
ッタ／ベース界面１２５及び深いコレクタ１１０の上に
重なる場所で、ポリシリコンが残る様にする。ポリシリ
コン領域１４０がバイポーラ・トランジスタのコレクタ
電極の一部分を形成する。強くドープしたポリシリコン
・エミッタ１４２は、界面１２５内のベース領域１２０
だけに接触するが、ゲート酸化物１１１とも幾分か重な
る。この様な巣ごもり形エミッタ構造を形成する為のマ
スクのアラインメントの臨界性がこうして低下する。壁
形エミッタ構造を形成する時、フォトレジスト・マスク
層１３５は、バイポーラ・トランジスタ区域の上でパタ
ーンを定めて、レジストの縁は、薄いゲート酸化物層１
１１の開口の縁と垂直方向に更によく整合する様にす
る。
・マスク層１３５を処理済みウェハの上に回転付着さ
せ、パターンを定める。露出しているポリシリコン層１
２８をエッチして、ＮＭＯＳトランジスタのゲート絶縁
体１３６及び１３８、バイポーラ・トランジスタのエミ
ッタ／ベース界面１２５及び深いコレクタ１１０の上に
重なる場所で、ポリシリコンが残る様にする。ポリシリ
コン領域１４０がバイポーラ・トランジスタのコレクタ
電極の一部分を形成する。強くドープしたポリシリコン
・エミッタ１４２は、界面１２５内のベース領域１２０
だけに接触するが、ゲート酸化物１１１とも幾分か重な
る。この様な巣ごもり形エミッタ構造を形成する為のマ
スクのアラインメントの臨界性がこうして低下する。壁
形エミッタ構造を形成する時、フォトレジスト・マスク
層１３５は、バイポーラ・トランジスタ区域の上でパタ
ーンを定めて、レジストの縁は、薄いゲート酸化物層１
１１の開口の縁と垂直方向に更によく整合する様にす
る。
【００２９】この後、図１７に示す様に、この後の上の
ウェーハ処理の為、フォトレジスト・マスク層１３５を
はがす。本発明の製造方法の説明を続けると、処理済み
基板の表面の上に２，５００Åの同形酸化シリコン層１
４４をデポジットする。同形酸化シリコン層１４４はテ
トラエトキシシランで構成することができ、普通のプラ
ズマ方法によってデポジットされる。図１７から、デポ
ジットされた酸化シリコン層１４４がゲート酸化物層１
１１及びＭＯＳトランジスタの酸化物と合体し、夫々ゲ
ート絶縁体１３４及び１３６を形成することが理解され
よう。
ウェーハ処理の為、フォトレジスト・マスク層１３５を
はがす。本発明の製造方法の説明を続けると、処理済み
基板の表面の上に２，５００Åの同形酸化シリコン層１
４４をデポジットする。同形酸化シリコン層１４４はテ
トラエトキシシランで構成することができ、普通のプラ
ズマ方法によってデポジットされる。図１７から、デポ
ジットされた酸化シリコン層１４４がゲート酸化物層１
１１及びＭＯＳトランジスタの酸化物と合体し、夫々ゲ
ート絶縁体１３４及び１３６を形成することが理解され
よう。
【００３０】同形酸化物層１４４を垂直方向に異方性エ
ッチにかけて、図１８に示す様に形成する。この異方性
エッチ方法は、約２，５００Åの酸化シリコンが除去さ
れるまで続けて、ＭＯＳトランジスタのゲート・ポリシ
リコン／酸化物構造１４６，１４８の側壁の上及びバイ
ポーラ・トランジスタのエミッタ構造１５０の上にだけ
デポジットされた酸化物が残る様にする。側壁酸化物１
５２は、ＮＭＯＳトランジスタでは、熱い電子の効果を
無くす様に軽くドープしたドレイン形の構造を形成する
為に特に重要である。ＰＭＯＳトランジスタ及びバイポ
ーラ・トランジスタについては、側壁酸化物形成部１５
４及び１５６の有害な影響は起らない。
ッチにかけて、図１８に示す様に形成する。この異方性
エッチ方法は、約２，５００Åの酸化シリコンが除去さ
れるまで続けて、ＭＯＳトランジスタのゲート・ポリシ
リコン／酸化物構造１４６，１４８の側壁の上及びバイ
ポーラ・トランジスタのエミッタ構造１５０の上にだけ
デポジットされた酸化物が残る様にする。側壁酸化物１
５２は、ＮＭＯＳトランジスタでは、熱い電子の効果を
無くす様に軽くドープしたドレイン形の構造を形成する
為に特に重要である。ＰＭＯＳトランジスタ及びバイポ
ーラ・トランジスタについては、側壁酸化物形成部１５
４及び１５６の有害な影響は起らない。
【００３１】図１９はバイポーラ・トランジスタの環状
エミッタ・アイランド１５８の平面図を示す。バイポー
ラ・トランジスタのベース及びエミッタ構造はこの他の
配置を用いて構成することができるが、これは後で詳し
く説明する。図２０に示す様に、第８のフオトレジスト
・マスク層１６２を処理済みウェハの表面の上に拡げ
る。このマスク層１６２のパターンを定めて、ＮＭＯＳ
トランジスタのソース及びドレインの開口を限定する。
イオンの打込み１６５を行なって、ＮＭＯＳトランジス
タ内に強くドープした半導体領域１６４及び１６６を形
成する。半導体領域１６４及び１６６が、ゲート構造１
７０に対してセルファラインのソース及びドレイン領域
を形成する。前に述べたＮ＋＋打込みを、約５×１０
１５イオン／ｃｍ２の線量及び１５０ｋｅＶのエネルギ
で、砒素及び／又は燐を用いて行なう。フォトレジスト
層１６２をこの後除去する。
エミッタ・アイランド１５８の平面図を示す。バイポー
ラ・トランジスタのベース及びエミッタ構造はこの他の
配置を用いて構成することができるが、これは後で詳し
く説明する。図２０に示す様に、第８のフオトレジスト
・マスク層１６２を処理済みウェハの表面の上に拡げ
る。このマスク層１６２のパターンを定めて、ＮＭＯＳ
トランジスタのソース及びドレインの開口を限定する。
イオンの打込み１６５を行なって、ＮＭＯＳトランジス
タ内に強くドープした半導体領域１６４及び１６６を形
成する。半導体領域１６４及び１６６が、ゲート構造１
７０に対してセルファラインのソース及びドレイン領域
を形成する。前に述べたＮ＋＋打込みを、約５×１０
１５イオン／ｃｍ２の線量及び１５０ｋｅＶのエネルギ
で、砒素及び／又は燐を用いて行なう。フォトレジスト
層１６２をこの後除去する。
【００３２】次に処理済みウェーハは、Ｐ形チャンネル
ＭＯＳトランジスタの領域並びにバイポーラ・トランジ
スタのベース接点を形成する為のＰ形不純物の打込み部
を形成する為に準備する。図２１について説明すると、
第９のフォトレジスト・マスク１７１を処理済み基板の
表面の上に広げ、パターンを定めて、ＰＭＯＳトランジ
スタのソース及びドレイン領域１７２，１７４に対する
開口、並びにバイポーラ・トランジスタのベース１２０
内の接点区域用の開口１７６，１７８を限定する。次に
ウェーハに硼素を打込んでＰ＋形ＭＯＳトランジスタの
ソース１８０及びドレイン１８２の各領域を形成する。
半導体領域１８０，１８２が、ゲート構造１６８に対し
てセルファラインのソース及びドレイン領域を形成す
る。
ＭＯＳトランジスタの領域並びにバイポーラ・トランジ
スタのベース接点を形成する為のＰ形不純物の打込み部
を形成する為に準備する。図２１について説明すると、
第９のフォトレジスト・マスク１７１を処理済み基板の
表面の上に広げ、パターンを定めて、ＰＭＯＳトランジ
スタのソース及びドレイン領域１７２，１７４に対する
開口、並びにバイポーラ・トランジスタのベース１２０
内の接点区域用の開口１７６，１７８を限定する。次に
ウェーハに硼素を打込んでＰ＋形ＭＯＳトランジスタの
ソース１８０及びドレイン１８２の各領域を形成する。
半導体領域１８０，１８２が、ゲート構造１６８に対し
てセルファラインのソース及びドレイン領域を形成す
る。
【００３３】Ｐ＋形硼素の打込みが、バイポーラ・ベー
ス領域１２０内に濃度の高い不純物領域１８４及び１８
６を形成する。Ｐ形の打込みバイポーラ領域を断面図で
は２つの領域として示してあるが、実際には、ベース接
点は環状であって、エミッタ・アイランド構造１５８を
取巻いている。硼素の打込みは、約５×１０１５イオン
／ｃｍ２線量及び約３０ｋｅＶのエネルギ・レベルで行
なう。フォトレジスト・マスク層１７１を除去する。次
に処理済みウェーハを約９００℃の温度で約３０〜９０
分アニールして、ＮＭＯＳトランジスタのソース１６４
及びドレイン１６６の各領域のＮ＋形不純物を更にゲー
ト酸化物１３４の下へ追込む。ＰＭＯＳトランジスタの
ソース１８０及びドレイン１８２の各領域のＰ＋形不純
物も、トランジスタ・タンク６２内に更に拡散され、横
方向にもゲート酸化物１３６の下に短い距離だけ広が
る。バイポーラ・トランジスタの真性ベース接点を形成
するＰ＋形ドーパント領域１８４及び１８６も更に下向
きに拡散する。エミッタ・ポリシリコン１６６のＮ＋＋
形不純物がその下にあるベース領域１２０の中に追込ま
れ、こうしてエミッタ１８８を形成する。ベース領域１
２０が、バイポーラ・トランジスタの半導体活性領域を
限定する。後で詳しく説明するが、この発明に従って形
成されるバイポーラ・トランジスタは、従来公知のバイ
ポーラ・トランジスタよりも一層小さい活性領域区域を
用いて製造することができる。これまで説明した工程に
従って処理された基板が、図２１に示されている。１回
のアニール工程により、種々の半導体領域の不純物が拡
散され且つ活性化されて、適正な半導体トランジスタ素
子を形成する。
ス領域１２０内に濃度の高い不純物領域１８４及び１８
６を形成する。Ｐ形の打込みバイポーラ領域を断面図で
は２つの領域として示してあるが、実際には、ベース接
点は環状であって、エミッタ・アイランド構造１５８を
取巻いている。硼素の打込みは、約５×１０１５イオン
／ｃｍ２線量及び約３０ｋｅＶのエネルギ・レベルで行
なう。フォトレジスト・マスク層１７１を除去する。次
に処理済みウェーハを約９００℃の温度で約３０〜９０
分アニールして、ＮＭＯＳトランジスタのソース１６４
及びドレイン１６６の各領域のＮ＋形不純物を更にゲー
ト酸化物１３４の下へ追込む。ＰＭＯＳトランジスタの
ソース１８０及びドレイン１８２の各領域のＰ＋形不純
物も、トランジスタ・タンク６２内に更に拡散され、横
方向にもゲート酸化物１３６の下に短い距離だけ広が
る。バイポーラ・トランジスタの真性ベース接点を形成
するＰ＋形ドーパント領域１８４及び１８６も更に下向
きに拡散する。エミッタ・ポリシリコン１６６のＮ＋＋
形不純物がその下にあるベース領域１２０の中に追込ま
れ、こうしてエミッタ１８８を形成する。ベース領域１
２０が、バイポーラ・トランジスタの半導体活性領域を
限定する。後で詳しく説明するが、この発明に従って形
成されるバイポーラ・トランジスタは、従来公知のバイ
ポーラ・トランジスタよりも一層小さい活性領域区域を
用いて製造することができる。これまで説明した工程に
従って処理された基板が、図２１に示されている。１回
のアニール工程により、種々の半導体領域の不純物が拡
散され且つ活性化されて、適正な半導体トランジスタ素
子を形成する。
【００３４】次に処理済みウェーハの表面を硫酸を用い
て、そしてその後弗化水素溶液を用いて綺麗にする。基
板の表面の上に１，０００Åのチタン層をデポジットす
る。次に、処理済み基板の温度を１時間を若干下回る時
間の間、不活性な窒素雰囲気内で約６７５℃に高めるこ
とにより、チタンを反応させる。チタンがシリコンと界
面を接するところでは、導電性のチタン・シリサイドが
形成される。フィールド酸化物領域に重なるチタンの様
に、チタンが酸化シリコンと界面を接するところでは、
導電性の窒化チタンが形成される。希釈塩化水素酸溶液
により、基板の表面を綺麗にする。
て、そしてその後弗化水素溶液を用いて綺麗にする。基
板の表面の上に１，０００Åのチタン層をデポジットす
る。次に、処理済み基板の温度を１時間を若干下回る時
間の間、不活性な窒素雰囲気内で約６７５℃に高めるこ
とにより、チタンを反応させる。チタンがシリコンと界
面を接するところでは、導電性のチタン・シリサイドが
形成される。フィールド酸化物領域に重なるチタンの様
に、チタンが酸化シリコンと界面を接するところでは、
導電性の窒化チタンが形成される。希釈塩化水素酸溶液
により、基板の表面を綺麗にする。
【００３５】図２２に示す様に、窒化チタン（ＴｉＮ）
が断面線１９０で示されており、チタン・シリサイド
（ＴｉＳｉ２）がクロスハッチ１９２で示されている。
Ｐ＋形ベース接点区域１８４，１８６とチタンとの反応
の結果、チタン・シリサイド区域１９４及び１９６が形
成される。ＰＭＯＳ及びＮＭＯＳトランジスタのソース
及びドレイン領域でも同一の反応が行なわれ、こうして
対応する横方向のソース及びドレイン接点導体が形成さ
れる。この後、フォトレジスト・マスク１９８を反応し
たチタン層の上に拡げ、パターンを定めて、トランジス
タ装置の種々の端子又は導体に対する相互接続部を形成
する。これが図２３に示されており、窒化チタンのマス
クされていない部分は、適当なエッチ等によって除去さ
れる。重要なことは、パターンを定めたレジスト部分１
９９が、バイポーラ・トランジスタのベース１２０に接
点に対する、その下にある区域を限定する様に作用する
ことである。接点は、トランジスタから、厚手のフィー
ルド酸化物２００に重なる場所まで横方向に伸びる様に
限定される。この構成により、密な間隔の多数の電極並
びにそれに伴なうマスクのアラインメントの問題を心配
することなく、面積の小さいバイポーラ・トランジスタ
を製造することができる。図２３の実施例では、フォト
レジスト・マスク部分２０２により、第２のベース接点
区域が限定される。同様に、ＰＭＯＳトランジスタは、
マスク部分２０４によってソース導体区域を限定し、マ
スク部分２０６によってドレイン導体区域を限定するこ
とにより、非常に小さく作ることができる。マスク部分
２０４及び２０６の両方が、夫々のフィールド酸化物の
場所２０８及び２０９の一部分に重なり、こうして横方
向に外に出た部分で夫々のトランジスタに対して夫々接
続される。ＮＭＯＳトランジスタも同等の形でパターン
が定められる。この後、パターンを定めたフォトレジス
トを除去する。
が断面線１９０で示されており、チタン・シリサイド
（ＴｉＳｉ２）がクロスハッチ１９２で示されている。
Ｐ＋形ベース接点区域１８４，１８６とチタンとの反応
の結果、チタン・シリサイド区域１９４及び１９６が形
成される。ＰＭＯＳ及びＮＭＯＳトランジスタのソース
及びドレイン領域でも同一の反応が行なわれ、こうして
対応する横方向のソース及びドレイン接点導体が形成さ
れる。この後、フォトレジスト・マスク１９８を反応し
たチタン層の上に拡げ、パターンを定めて、トランジス
タ装置の種々の端子又は導体に対する相互接続部を形成
する。これが図２３に示されており、窒化チタンのマス
クされていない部分は、適当なエッチ等によって除去さ
れる。重要なことは、パターンを定めたレジスト部分１
９９が、バイポーラ・トランジスタのベース１２０に接
点に対する、その下にある区域を限定する様に作用する
ことである。接点は、トランジスタから、厚手のフィー
ルド酸化物２００に重なる場所まで横方向に伸びる様に
限定される。この構成により、密な間隔の多数の電極並
びにそれに伴なうマスクのアラインメントの問題を心配
することなく、面積の小さいバイポーラ・トランジスタ
を製造することができる。図２３の実施例では、フォト
レジスト・マスク部分２０２により、第２のベース接点
区域が限定される。同様に、ＰＭＯＳトランジスタは、
マスク部分２０４によってソース導体区域を限定し、マ
スク部分２０６によってドレイン導体区域を限定するこ
とにより、非常に小さく作ることができる。マスク部分
２０４及び２０６の両方が、夫々のフィールド酸化物の
場所２０８及び２０９の一部分に重なり、こうして横方
向に外に出た部分で夫々のトランジスタに対して夫々接
続される。ＮＭＯＳトランジスタも同等の形でパターン
が定められる。この後、パターンを定めたフォトレジス
トを除去する。
【００３６】図２４に示す様に、窒化チタンで構成され
る第１の横方向ベース接点区域２１０が、強くドープし
たＰ＋形外因性ベース領域１８４及びそれに重なるチタ
ン・シリサイド領域１９４の両方を介して、半導体の真
性ベース領域１２０と電気的に接触する様に形成され
る。導電性チタン・シリサイドで構成される埋込みエミ
ッタ接点区域２１４がポリシリコン導体１４２と電気的
に接触する。エミッタ・ポリシリコン１４２及びチタン
・シリサイド２１４が、その下にある半導体エミッタ能
動領域１８８と電気的に接続される埋込み接点を形成す
る。前に述べた様に、エミッタ領域１８８は、その下に
あるベース領域１２０の真性又は能動部分の中に拡散さ
れたポリシリコン１４２からのドーパントによって形成
された強くドープした領域である。エミッタ領域１８
８、このエミッタ領域１８８の下にある真性ベース領域
１２０、及びＮ形タンク６０及びＮ＋形の深いコレクタ
１１１の間で、バルクのバイポーラ・トランジスタ動作
が行なわれる。深いコレクタ１１０からの接触が、導電
ポリシリコン１４０を介してチタン・シリサイド・スト
リップ２１６に対してなされる。第２の窒化チタン・ス
トリップ２１８が第２の横方向の接点区域となり、真性
半導体ベース領域１２０に対する第２の電気接続部とな
る。この接触はＰ＋形ベース接点領域１８６及びチタン
・シリサイド界面１９６を介してなされる。
る第１の横方向ベース接点区域２１０が、強くドープし
たＰ＋形外因性ベース領域１８４及びそれに重なるチタ
ン・シリサイド領域１９４の両方を介して、半導体の真
性ベース領域１２０と電気的に接触する様に形成され
る。導電性チタン・シリサイドで構成される埋込みエミ
ッタ接点区域２１４がポリシリコン導体１４２と電気的
に接触する。エミッタ・ポリシリコン１４２及びチタン
・シリサイド２１４が、その下にある半導体エミッタ能
動領域１８８と電気的に接続される埋込み接点を形成す
る。前に述べた様に、エミッタ領域１８８は、その下に
あるベース領域１２０の真性又は能動部分の中に拡散さ
れたポリシリコン１４２からのドーパントによって形成
された強くドープした領域である。エミッタ領域１８
８、このエミッタ領域１８８の下にある真性ベース領域
１２０、及びＮ形タンク６０及びＮ＋形の深いコレクタ
１１１の間で、バルクのバイポーラ・トランジスタ動作
が行なわれる。深いコレクタ１１０からの接触が、導電
ポリシリコン１４０を介してチタン・シリサイド・スト
リップ２１６に対してなされる。第２の窒化チタン・ス
トリップ２１８が第２の横方向の接点区域となり、真性
半導体ベース領域１２０に対する第２の電気接続部とな
る。この接触はＰ＋形ベース接点領域１８６及びチタン
・シリサイド界面１９６を介してなされる。
【００３７】バイポーラ・トランジスタが厚手の表面フ
ィールド酸化物層２００，２２０によって横方向に隔離
される。バイポーラ・トランジスタの基板の表面より下
方の隔離は、Ｐ形タンク７４及び７６によって行なわれ
る。Ｎ形エピタキシャル・コレクタ領域６０は非常に薄
く、この為性能の高いバイポーラ・トランジスタが得ら
れる。埋込みＮ＋形部分層２６がバイポーラ・トランジ
スタの直列コレクタ抵抗を減小させ、トランジスタのコ
レクタ飽和電圧を低くする。Ｎ＋形埋込み層２６は隣り
合うトランジスタに対するラッチアップに対する免疫性
を高める。
ィールド酸化物層２００，２２０によって横方向に隔離
される。バイポーラ・トランジスタの基板の表面より下
方の隔離は、Ｐ形タンク７４及び７６によって行なわれ
る。Ｎ形エピタキシャル・コレクタ領域６０は非常に薄
く、この為性能の高いバイポーラ・トランジスタが得ら
れる。埋込みＮ＋形部分層２６がバイポーラ・トランジ
スタの直列コレクタ抵抗を減小させ、トランジスタのコ
レクタ飽和電圧を低くする。Ｎ＋形埋込み層２６は隣り
合うトランジスタに対するラッチアップに対する免疫性
を高める。
【００３８】ＰＭＯＳ及びＮＭＯＳトランジスタは、バ
イポーラ・トランジスタと同様な配置を用いて形成され
る。ＰＭＯＳトランジスタが、厚手のフィールド酸化物
２０８の一部分に重なり、シリサイド界面のソース区域
２３４と接触する横方向窒化チタン接点２３２を含む。
ソース界面２３４がＰＭＯＳトランジスタのその下にあ
る半導体ソース領域１８０と電気的に接触する。チタン
・シリサイドのゲート層２３６がその下にある導電性ポ
リシリコン１６８と電気的に接触する様に形成される。
チタン・シリサイドのゲート素子２３６に電圧を印加す
ると、薄いゲート酸化物１３６を横切る電界が発生さ
れ、こうしてその下にあるＮ形活性領域６２内に反転領
域及び空乏領域が形成される。こうしてＰＭＯＳトラン
ジスタのソース領域１８０とドレイン領域１８２の間に
導電チャンネルが形成される。トランジスタのドレイン
１８２がチタン・シリサイドの界面領域２４６を介して
横方向に伸びる窒化チタン接点２３８に接続される。横
方向に伸びるドレイン接点２３８が部分的に厚手のフィ
ールド酸化物２０９と重なる。断面で見た時、ＰＭＯＳ
トランジスタの構造がバイポーラ・トランジスタと同様
であることに注意されたい。バイポーラ・トランジスタ
及びＣＭＯＳトランジスタのこの他の類似点は後で説明
する。
イポーラ・トランジスタと同様な配置を用いて形成され
る。ＰＭＯＳトランジスタが、厚手のフィールド酸化物
２０８の一部分に重なり、シリサイド界面のソース区域
２３４と接触する横方向窒化チタン接点２３２を含む。
ソース界面２３４がＰＭＯＳトランジスタのその下にあ
る半導体ソース領域１８０と電気的に接触する。チタン
・シリサイドのゲート層２３６がその下にある導電性ポ
リシリコン１６８と電気的に接触する様に形成される。
チタン・シリサイドのゲート素子２３６に電圧を印加す
ると、薄いゲート酸化物１３６を横切る電界が発生さ
れ、こうしてその下にあるＮ形活性領域６２内に反転領
域及び空乏領域が形成される。こうしてＰＭＯＳトラン
ジスタのソース領域１８０とドレイン領域１８２の間に
導電チャンネルが形成される。トランジスタのドレイン
１８２がチタン・シリサイドの界面領域２４６を介して
横方向に伸びる窒化チタン接点２３８に接続される。横
方向に伸びるドレイン接点２３８が部分的に厚手のフィ
ールド酸化物２０９と重なる。断面で見た時、ＰＭＯＳ
トランジスタの構造がバイポーラ・トランジスタと同様
であることに注意されたい。バイポーラ・トランジスタ
及びＣＭＯＳトランジスタのこの他の類似点は後で説明
する。
【００３９】ＮＭＯＳトランジスタが、厚手のフィール
ド酸化物層２０９及び２４４の間で、Ｐ形活性領域７８
の面内に形成される。ＮＭＯＳトランジスタのソース領
域１６４がシリサイド界面２４６を介して横方向に伸び
る窒化チタン導体２４８に接続される。導体２４８がＮ
ＭＯＳトランジスタから横方向に、部分的に厚手のフィ
ールド酸化物２０９に重なって伸びる。トランジスタの
ドレイン１６６に対する電気接続は同様に行なわれる。
例えば、中間のシリサイド２５０を介して、厚手のフィ
ールド酸化物層２４４に重なる横方向に伸びる窒化チタ
ン導体２５２に対してなされる。チタン・シリサイドの
ゲート接点２５４に印加された電圧が、ポリシリコン層
１７０を介して伝えられ、ゲート酸化物１３４の下でＰ
形活性領域７８内に導電チャンネルを形成する。この
時、ソース領域１６４からトランジスタ・ドレイン領域
１６６へ電流が流れることができる。
ド酸化物層２０９及び２４４の間で、Ｐ形活性領域７８
の面内に形成される。ＮＭＯＳトランジスタのソース領
域１６４がシリサイド界面２４６を介して横方向に伸び
る窒化チタン導体２４８に接続される。導体２４８がＮ
ＭＯＳトランジスタから横方向に、部分的に厚手のフィ
ールド酸化物２０９に重なって伸びる。トランジスタの
ドレイン１６６に対する電気接続は同様に行なわれる。
例えば、中間のシリサイド２５０を介して、厚手のフィ
ールド酸化物層２４４に重なる横方向に伸びる窒化チタ
ン導体２５２に対してなされる。チタン・シリサイドの
ゲート接点２５４に印加された電圧が、ポリシリコン層
１７０を介して伝えられ、ゲート酸化物１３４の下でＰ
形活性領域７８内に導電チャンネルを形成する。この
時、ソース領域１６４からトランジスタ・ドレイン領域
１６６へ電流が流れることができる。
【００４０】図２５はメタライズ層及び不活性化層を設
けて完成した一例としての集積バイポーラ及びＣＭＯＳ
回路の断面図である。不活性化層２５８は、基板の表面
の上にデポジットした厚手の酸化シリコン層で構成する
ことができ、これをマスクしてパターンを定めて、トラ
ンジスタの金属接点電極に対する開口を形成する。バイ
ポーラ・トランジスタのベース電極２６０，２６２が、
不活性化層２５８内の開口を埋め、横方向に伸びるベー
ス接点２１０，２１８と接触する導電金属を普通の様に
マスクしてパターンを定めることによって形成される。
図面に示してないが、バイポーラ・トランジスタのベー
ス電極２６０及び２６２が、基板の上面の別の場所にあ
るメタライズ部（図面に示してない）によって互いに接
続される。エミッタ電極２６４が、不活性化酸化物２５
８内の対応する開口を介して、その下にあるシリサイド
の埋込みエミッタ接点２１４と接触する様に形成され
る。実際には、エミッタ電極２６４はその下にある埋込
みエミッタ接点２１４から横方向にずれていて、周囲の
フィールド酸化物に部分的に重ねて形成することができ
る。図２５に示す実施例では、深いコレクタ区域１１０
は横方向に形成され、ベース及びエミッタ領域から幾分
離れている。深いコレクタ１１０に対する接触は、コレ
クタ電極２６６を不活性化酸化物２５８内の開口を通し
て、チタン・シリサイドのコレクタ接点２１６と接触さ
せることによってなされる。強くドープしたポリシリコ
ン１４０が、深いコレクタ領域１１０とチタン・シリサ
イド接点２１６の間を電気的に接続する。
けて完成した一例としての集積バイポーラ及びＣＭＯＳ
回路の断面図である。不活性化層２５８は、基板の表面
の上にデポジットした厚手の酸化シリコン層で構成する
ことができ、これをマスクしてパターンを定めて、トラ
ンジスタの金属接点電極に対する開口を形成する。バイ
ポーラ・トランジスタのベース電極２６０，２６２が、
不活性化層２５８内の開口を埋め、横方向に伸びるベー
ス接点２１０，２１８と接触する導電金属を普通の様に
マスクしてパターンを定めることによって形成される。
図面に示してないが、バイポーラ・トランジスタのベー
ス電極２６０及び２６２が、基板の上面の別の場所にあ
るメタライズ部（図面に示してない）によって互いに接
続される。エミッタ電極２６４が、不活性化酸化物２５
８内の対応する開口を介して、その下にあるシリサイド
の埋込みエミッタ接点２１４と接触する様に形成され
る。実際には、エミッタ電極２６４はその下にある埋込
みエミッタ接点２１４から横方向にずれていて、周囲の
フィールド酸化物に部分的に重ねて形成することができ
る。図２５に示す実施例では、深いコレクタ区域１１０
は横方向に形成され、ベース及びエミッタ領域から幾分
離れている。深いコレクタ１１０に対する接触は、コレ
クタ電極２６６を不活性化酸化物２５８内の開口を通し
て、チタン・シリサイドのコレクタ接点２１６と接触さ
せることによってなされる。強くドープしたポリシリコ
ン１４０が、深いコレクタ領域１１０とチタン・シリサ
イド接点２１６の間を電気的に接続する。
【００４１】バイポーラ・トランジスタの構成から、種
々の接点電極は、密な間隔にしてその下にあるバイポー
ラ・トランジスタの面積の小さい領域と垂直方向に整合
させることが必要がないことが理解されよう。この為、
種々のマスクの整合又はアラインメントが簡単になる。
夫々のストリップの任意の表面区域に対して確実な接続
ができるという点で、ベース電極２６０，２６２の、そ
の下にある横方向に伸びる接点ストリップ２１０及び２
１８に対するアラインメントも簡単になる。不活性化酸
化物層２５８内に開口を形成するマスクが若干調節ずれ
があった場合でも、何の悪影響も起こらないことが理解
されよう。
々の接点電極は、密な間隔にしてその下にあるバイポー
ラ・トランジスタの面積の小さい領域と垂直方向に整合
させることが必要がないことが理解されよう。この為、
種々のマスクの整合又はアラインメントが簡単になる。
夫々のストリップの任意の表面区域に対して確実な接続
ができるという点で、ベース電極２６０，２６２の、そ
の下にある横方向に伸びる接点ストリップ２１０及び２
１８に対するアラインメントも簡単になる。不活性化酸
化物層２５８内に開口を形成するマスクが若干調節ずれ
があった場合でも、何の悪影響も起こらないことが理解
されよう。
【００４２】ＰＭＯＳ及びＮＭＯＳトランジスタの電気
接点電極は、不活性化酸化物１５８内に開口を形成し、
そこに同形金属材料をデポジットすることにより、同じ
様に構成される。特に、ＰＭＯＳトランジスタが、横方
向に延びるソース接点ストリップ２３２と接触するソー
ス電極２６８を持っている。ゲート電極２７０が、チタ
ン・シリサイド２３６を介してゲート・ポリシリコン１
６８と接触する。ＰＭＯＳトランジスタのドレイン１８
２に対する電気的な接触は２７２によって行なわれる。
ドレイン電極２７２が、その下に形成された横方向に延
びるドレイン接点ストリップ２３８と接触する。ＮＭＯ
Ｓトランジスタに対する電気接続も同様に行なわれる。
ＮＭＯＳトランジスタが金属ソース電極２７４、ゲート
電極２７６及びドレイン電極２７８を持っている。
接点電極は、不活性化酸化物１５８内に開口を形成し、
そこに同形金属材料をデポジットすることにより、同じ
様に構成される。特に、ＰＭＯＳトランジスタが、横方
向に延びるソース接点ストリップ２３２と接触するソー
ス電極２６８を持っている。ゲート電極２７０が、チタ
ン・シリサイド２３６を介してゲート・ポリシリコン１
６８と接触する。ＰＭＯＳトランジスタのドレイン１８
２に対する電気的な接触は２７２によって行なわれる。
ドレイン電極２７２が、その下に形成された横方向に延
びるドレイン接点ストリップ２３８と接触する。ＮＭＯ
Ｓトランジスタに対する電気接続も同様に行なわれる。
ＮＭＯＳトランジスタが金属ソース電極２７４、ゲート
電極２７６及びドレイン電極２７８を持っている。
【００４３】図２６は、これまで説明した工程によって
製造された集積バイポーラ及びＣＭＯＳ構造の斜めに見
た断面図である。トランジスタの特徴を見やすくするた
めに、不活性化層及びメタライズ層は省略してある。更
にこの図はバイポーラ及びＣＭＯＳ装置の配置が類似し
ていることを示している。図２７は本発明に従って製造
される別の実施例のバイポーラ・トランジスタ２８０を
示す。当業者であれば、前に説明したところから、図２
７に断面図で、そして図２８に平面図で示した配置を持
つトランジスタ２８０を製造することができよう。トラ
ンジスタ２８０はＰ形基板１０の上に、Ｐ形部分層２８
４及び２８６の間に形成されたＮ化された埋込み層２８
２を用いて製造することができる。バイポーラ・トラン
ジスタ２８０が、トランジスタのタンクを形成する薄い
Ｎ形エピタキシャル層２８８内に形成される。本発明の
本実施例では、バイポーラ・トランジスタ２８０がＮ＋
形の深いコレクタ２９０を持ち、関連した接点導体スト
リップ２９２が横方向に、厚手のフィールド酸化物２９
４に重なって延びている。金属の端子電極２９２が、横
方向に延びる窒化チタンのコレクタ導体２９２と接触す
る様に形成されることが示されている。導体ストリップ
２９２がシリサイドの界面層２９６及びＮ＋形半導体活
性領域２９８を介して深いコレクタ２９０に接続され
る。埋込みエミッタ接点３００がチタン・シリサイドの
上側層３０２、及びその下にあるエミッタ領域３０６と
接触する強くドープしたポリシリコン導体３０４で構成
される。エミッタ領域３０６はＰ形真性ベース領域３０
８内に形成される。
製造された集積バイポーラ及びＣＭＯＳ構造の斜めに見
た断面図である。トランジスタの特徴を見やすくするた
めに、不活性化層及びメタライズ層は省略してある。更
にこの図はバイポーラ及びＣＭＯＳ装置の配置が類似し
ていることを示している。図２７は本発明に従って製造
される別の実施例のバイポーラ・トランジスタ２８０を
示す。当業者であれば、前に説明したところから、図２
７に断面図で、そして図２８に平面図で示した配置を持
つトランジスタ２８０を製造することができよう。トラ
ンジスタ２８０はＰ形基板１０の上に、Ｐ形部分層２８
４及び２８６の間に形成されたＮ化された埋込み層２８
２を用いて製造することができる。バイポーラ・トラン
ジスタ２８０が、トランジスタのタンクを形成する薄い
Ｎ形エピタキシャル層２８８内に形成される。本発明の
本実施例では、バイポーラ・トランジスタ２８０がＮ＋
形の深いコレクタ２９０を持ち、関連した接点導体スト
リップ２９２が横方向に、厚手のフィールド酸化物２９
４に重なって延びている。金属の端子電極２９２が、横
方向に延びる窒化チタンのコレクタ導体２９２と接触す
る様に形成されることが示されている。導体ストリップ
２９２がシリサイドの界面層２９６及びＮ＋形半導体活
性領域２９８を介して深いコレクタ２９０に接続され
る。埋込みエミッタ接点３００がチタン・シリサイドの
上側層３０２、及びその下にあるエミッタ領域３０６と
接触する強くドープしたポリシリコン導体３０４で構成
される。エミッタ領域３０６はＰ形真性ベース領域３０
８内に形成される。
【００４４】外因性Ｐ＋形ベース領域３１０が真性ベー
ス領域３０８とチタン・シリサイド界面３１２の間に形
成される。シリサイド３１２は、チタンとＰ＋形活性領
域３１０の反応の結果として形成される。前に述べた様
に、窒化チタン・ストリップ３１４も、窒素雰囲気内で
のチタンの反応の結果として形成され、金属のベース電
極３１６が接続される窒化チタン導体を形成する。
ス領域３０８とチタン・シリサイド界面３１２の間に形
成される。シリサイド３１２は、チタンとＰ＋形活性領
域３１０の反応の結果として形成される。前に述べた様
に、窒化チタン・ストリップ３１４も、窒素雰囲気内で
のチタンの反応の結果として形成され、金属のベース電
極３１６が接続される窒化チタン導体を形成する。
【００４５】図２８はトランジスタ２８０のエミッタ構
造に対するセルファラインの電気接点を設けるためのエ
ミッタ導体３０４の横方向の延長を示している。バイポ
ーラ・トランジスタ２８０のエミッタ３０６に対する接
触は金属電極３１８によってなされる。この電極が、ポ
リシリコン導体３０４に重なるチタン・シリサイド３０
２と接触する様に形成される。チタン・シリサイド３０
２の横方向に延びるストリップ及びポリシリコン３０４
が、埋込み接点構造３００を介してトランジスタ・エミ
ッタ領域３０６と接触する。
造に対するセルファラインの電気接点を設けるためのエ
ミッタ導体３０４の横方向の延長を示している。バイポ
ーラ・トランジスタ２８０のエミッタ３０６に対する接
触は金属電極３１８によってなされる。この電極が、ポ
リシリコン導体３０４に重なるチタン・シリサイド３０
２と接触する様に形成される。チタン・シリサイド３０
２の横方向に延びるストリップ及びポリシリコン３０４
が、埋込み接点構造３００を介してトランジスタ・エミ
ッタ領域３０６と接触する。
【００４６】図２７及び図２８のバイポーラ・トランジ
スタ２８０の配置により、深いコレクタ２９０を真性ベ
ース領域３０８及びエミッタ３０６に近づけて配置する
ことができる。最小の特徴が１ミクロンで、最小の整合
許容公差が０．７５ミクロンと云う設計の規則を使う
と、このトランジスタの配置には活性領域区域の約１
２．５平方ミクロンしか必要としない。この配置では、
横方向に延びる１本の導体ストリップ３１４がトランジ
スタのベース３０８に接続され、反対側に配置された、
横方向に延びる導体ストリップ２９２がトランジスタの
コレクタ２９０に離れた接続部を作る。更に、トランジ
スタ２８０のエミッタ領域３０８に対する接続は、横方
向に、前向きに延びるシリサイド・ストリップ３０２に
よって行なわれる。図２８から、このバイポーラ及びＣ
ＭＯＳトランジスタを形成するのに普通の製造工程が用
いられるだけでなく、バイポーラ・トランジスタ２８０
は図２６のＭＯＳトランジスタと良く似た配置を持つこ
とは明白である。
スタ２８０の配置により、深いコレクタ２９０を真性ベ
ース領域３０８及びエミッタ３０６に近づけて配置する
ことができる。最小の特徴が１ミクロンで、最小の整合
許容公差が０．７５ミクロンと云う設計の規則を使う
と、このトランジスタの配置には活性領域区域の約１
２．５平方ミクロンしか必要としない。この配置では、
横方向に延びる１本の導体ストリップ３１４がトランジ
スタのベース３０８に接続され、反対側に配置された、
横方向に延びる導体ストリップ２９２がトランジスタの
コレクタ２９０に離れた接続部を作る。更に、トランジ
スタ２８０のエミッタ領域３０８に対する接続は、横方
向に、前向きに延びるシリサイド・ストリップ３０２に
よって行なわれる。図２８から、このバイポーラ及びＣ
ＭＯＳトランジスタを形成するのに普通の製造工程が用
いられるだけでなく、バイポーラ・トランジスタ２８０
は図２６のＭＯＳトランジスタと良く似た配置を持つこ
とは明白である。
【００４７】図２９及び図３０には、バイポーラ・トラ
ンジスタ３２０の別の配置が示されている。この配置で
は、周囲のフィールド酸化物３２２に重なって延びる導
体ストリップを形成しない。バイポーラ・トランジスタ
３２０がＮ形タンク３２４を持ち、その中にＰ形ベース
活性領域３２６が形成される。ベース電極３２８が、シ
リサイド界面３３２及びＰ＋形領域３３４を介して真性
ベース３２６と電気的に接触する様に形成される。コレ
クタ電極３３６もその下にあるシリサイド層３４０及び
強くドープしたＮ＋形領域３４２と接触する様に形成さ
れる。深いコレクタ３４４は、半導体エミッタ領域３４
６及び真性ベース領域３２６の間でバイポーラ・トラン
ジスタ動作が行なわれる領域である。この場合も、エミ
ッタ領域３４６に対する電気接続は、強くドープしたポ
リシリコン３４８及びシリサイドの上側層３５０から成
る複合ストリップによって成される。図３０に示すよう
に、エミッタ電極３５２が、エミッタ半導体領域３４６
と接触するシリサイド層及びポリシリコン層３５０及び
３４８を介して面接触する。前に述べた設計の規則を使
うと、本実施例に従って構成されるバイポーラ・トラン
ジスタ活性領域は活性領域区域の約１５．６２平方ミク
ロンしか必要としない。更に、このトランジスタの配置
はベース及びコレクタの抵抗を最小限に抑え、こうして
装置の速度を改善する。
ンジスタ３２０の別の配置が示されている。この配置で
は、周囲のフィールド酸化物３２２に重なって延びる導
体ストリップを形成しない。バイポーラ・トランジスタ
３２０がＮ形タンク３２４を持ち、その中にＰ形ベース
活性領域３２６が形成される。ベース電極３２８が、シ
リサイド界面３３２及びＰ＋形領域３３４を介して真性
ベース３２６と電気的に接触する様に形成される。コレ
クタ電極３３６もその下にあるシリサイド層３４０及び
強くドープしたＮ＋形領域３４２と接触する様に形成さ
れる。深いコレクタ３４４は、半導体エミッタ領域３４
６及び真性ベース領域３２６の間でバイポーラ・トラン
ジスタ動作が行なわれる領域である。この場合も、エミ
ッタ領域３４６に対する電気接続は、強くドープしたポ
リシリコン３４８及びシリサイドの上側層３５０から成
る複合ストリップによって成される。図３０に示すよう
に、エミッタ電極３５２が、エミッタ半導体領域３４６
と接触するシリサイド層及びポリシリコン層３５０及び
３４８を介して面接触する。前に述べた設計の規則を使
うと、本実施例に従って構成されるバイポーラ・トラン
ジスタ活性領域は活性領域区域の約１５．６２平方ミク
ロンしか必要としない。更に、このトランジスタの配置
はベース及びコレクタの抵抗を最小限に抑え、こうして
装置の速度を改善する。
【００４８】２重コレクタ．バイポーラ・トランジスタ
３５２の断面図及び平面図が夫々図３１及び図３２に示
されている。エピタキシャル・タンク３５４の中に、強
くドープした第１のＮ＋形の深いコレクタ３５６及び向
かいあって配置した深いコレクタ３５８が形成されてい
る。１つの金属コレクタ電極３６０が、その下にある強
くドープしたポリシリコン導体３６４の上に形成された
チタン・シリサイド層３６２と接触する様に形成され
る。ポリシリコン導体３６４が強くドープしたＮ＋形の
深いコレクタ領域３５６と接触する。コレクタ導体層３
６２，３６４がフィールド酸化物領域３６６，３６８と
部分的に重なり、こうしてその上に金属電極３６０を位
置ぎめするためのマスク・アラインメント用の大きな横
方向の区域を作る。第２のコレクタ接点構造３７０も同
様に構成されている。
３５２の断面図及び平面図が夫々図３１及び図３２に示
されている。エピタキシャル・タンク３５４の中に、強
くドープした第１のＮ＋形の深いコレクタ３５６及び向
かいあって配置した深いコレクタ３５８が形成されてい
る。１つの金属コレクタ電極３６０が、その下にある強
くドープしたポリシリコン導体３６４の上に形成された
チタン・シリサイド層３６２と接触する様に形成され
る。ポリシリコン導体３６４が強くドープしたＮ＋形の
深いコレクタ領域３５６と接触する。コレクタ導体層３
６２，３６４がフィールド酸化物領域３６６，３６８と
部分的に重なり、こうしてその上に金属電極３６０を位
置ぎめするためのマスク・アラインメント用の大きな横
方向の区域を作る。第２のコレクタ接点構造３７０も同
様に構成されている。
【００４９】バイポーラ・トランジスタ３５２のベース
が真性ベース領域３７２を持ち、その中にエミッタ領域
３７４が形成される。真性領域３７２から横方向に述べ
る外因性ベース領域３７６がＮ形タンク３５４の表面に
現われる。２叉状窒化チタン導体３７８が、部分的にシ
リサイドの外因性ベース領域３７６を取囲む様に形成さ
れる。２叉状部分３７８と一体のチタン・シリサイド・
ストリップ３８０が周囲のフィールド酸化物の上を延
び、金属ベース電極３８２と接触する。電極３８２はバ
イポーラ・トランジスタ３５２のベース端子を構成す
る。これまで説明した他の実施例と同じく、トランジス
タ３５２のエミッタ領域３７４が埋込みエミッタ接点３
８４を持ち、これが横方向に延びるシリサイド・ストリ
ップ３８６に接続され、このストリップは部分的に厚手
のフィールド酸化物（図面に示してない）に重なってい
る。金属エミッタ電極３８８が横方向ストリップ３８６
と電気的に接触するように形成され、こうして半導体エ
ミッタ領域３７４との接触を保つ。前に述べた設計の規
則を使うと、この特徴によるバイポーラ・トランジスタ
活性領域は、ウェハ面積の約１３．７５平方ミクロンし
か必要としない。
が真性ベース領域３７２を持ち、その中にエミッタ領域
３７４が形成される。真性領域３７２から横方向に述べ
る外因性ベース領域３７６がＮ形タンク３５４の表面に
現われる。２叉状窒化チタン導体３７８が、部分的にシ
リサイドの外因性ベース領域３７６を取囲む様に形成さ
れる。２叉状部分３７８と一体のチタン・シリサイド・
ストリップ３８０が周囲のフィールド酸化物の上を延
び、金属ベース電極３８２と接触する。電極３８２はバ
イポーラ・トランジスタ３５２のベース端子を構成す
る。これまで説明した他の実施例と同じく、トランジス
タ３５２のエミッタ領域３７４が埋込みエミッタ接点３
８４を持ち、これが横方向に延びるシリサイド・ストリ
ップ３８６に接続され、このストリップは部分的に厚手
のフィールド酸化物（図面に示してない）に重なってい
る。金属エミッタ電極３８８が横方向ストリップ３８６
と電気的に接触するように形成され、こうして半導体エ
ミッタ領域３７４との接触を保つ。前に述べた設計の規
則を使うと、この特徴によるバイポーラ・トランジスタ
活性領域は、ウェハ面積の約１３．７５平方ミクロンし
か必要としない。
【００５０】図３３、図３４及び図３５は、本発明の原
理に従って構成された更に別の実施例のバイポーラ・ト
ランジスタ３９０を示す。本実施例は真性ベース領域３
９２が小さく、このためトランジスタの性能を改善した
ことを特徴とする。前に述べた設計の規則を用いると、
この配置のトランジスタ活性領域はウェハ面積の約１７
平方ミクロンしか必要としない。図３３及び図３４に示
すトランジスタ３９０は壁形エミッタを持つ対称的な構
造である。Ｎ＋形エミッタ領域３９４の壁形構造が図３
５に断面図で示されている。図３３及び図３５から分か
る様に、壁形エミッタ構造により、強くドープしたポリ
シリコン・エミッタ３９４が真性ベース領域３９２と全
面的に接触する。ポリエミッタ３９８の一部分を形成す
る側壁酸化物３９６の間に薄い酸化シリコンが存在しな
い。その代わりに、ポリエミッタ３９８は、エミッタ領
域３９４の対応する幅とほぼ同じ幅を持ち、それと全面
的に接触する。この為、エミッタ３９４は大きな面積を
持つことができ、それでもトランジスタ自体は面積が小
さいことを特徴とする。
理に従って構成された更に別の実施例のバイポーラ・ト
ランジスタ３９０を示す。本実施例は真性ベース領域３
９２が小さく、このためトランジスタの性能を改善した
ことを特徴とする。前に述べた設計の規則を用いると、
この配置のトランジスタ活性領域はウェハ面積の約１７
平方ミクロンしか必要としない。図３３及び図３４に示
すトランジスタ３９０は壁形エミッタを持つ対称的な構
造である。Ｎ＋形エミッタ領域３９４の壁形構造が図３
５に断面図で示されている。図３３及び図３５から分か
る様に、壁形エミッタ構造により、強くドープしたポリ
シリコン・エミッタ３９４が真性ベース領域３９２と全
面的に接触する。ポリエミッタ３９８の一部分を形成す
る側壁酸化物３９６の間に薄い酸化シリコンが存在しな
い。その代わりに、ポリエミッタ３９８は、エミッタ領
域３９４の対応する幅とほぼ同じ幅を持ち、それと全面
的に接触する。この為、エミッタ３９４は大きな面積を
持つことができ、それでもトランジスタ自体は面積が小
さいことを特徴とする。
【００５１】壁形エミッタ・トランジスタ３９０が対称
的な深いコレクタ領域４００，４０２を持っている。ド
ープされたポリシリコン層４０４及びチタン・シリサイ
ド層４０６が、深いコレクタ領域４００，４０２に対す
るコレクタ接点界面となる。金属電極４０８が不活性化
層の開口（図面に示してない）を通ってチタン・シリサ
イド４０６と電気的に接触する様に形成される。一対の
金属ベース接点４１０，４１２が、外因性ベース領域４
１８，４２０に重なる夫々チタン・シリサイドの表面層
４１４，４１６と電気的に接触する。
的な深いコレクタ領域４００，４０２を持っている。ド
ープされたポリシリコン層４０４及びチタン・シリサイ
ド層４０６が、深いコレクタ領域４００，４０２に対す
るコレクタ接点界面となる。金属電極４０８が不活性化
層の開口（図面に示してない）を通ってチタン・シリサ
イド４０６と電気的に接触する様に形成される。一対の
金属ベース接点４１０，４１２が、外因性ベース領域４
１８，４２０に重なる夫々チタン・シリサイドの表面層
４１４，４１６と電気的に接触する。
【００５２】図３４に示す様に、多重電極４０８を用い
て、夫々の深いコレクタ領域４００，４０２に対する抵
抗値の小さい接触を保証する。図３５では、離れた場所
にあるエミッタ電極４２２が、チタン・シリサイド／ポ
リシリコン・ストリップ４２４を介してポリエミッタ３
９８に接続されることが示されている。図３６は壁形エ
ミッタを持つ形式のバイポーラ・トランジスタ４３０を
示しているが、他の点では図３１及び図３２図に示した
巣ごもり形エミッタ・トランジスタ３５２と構成が同様
である。実際、図３６のトランジスタ４３０の断面図
は、図３１に示すものとほぼ同一である。トランジスタ
４３０が、ポリエミッタ４３２を持ち、これはそれに重
なるチタン・シリサイド層４３４に接触すると共に、そ
の下にある強くドープしたＮ＋形半導体エミッタ領域と
接触している。前に説明した他の壁形エミッタ・トラン
ジスタと同じく、ポリエミッタ４３２の全長及び幅がそ
の下にあるエミッタ領域と接触している。集成ベース領
域が参照数字４３８で示されており、深いコレクタは４
４０で示してある。２叉状ベース接点４４２が外因性ベ
ース領域４４４に接触している。
て、夫々の深いコレクタ領域４００，４０２に対する抵
抗値の小さい接触を保証する。図３５では、離れた場所
にあるエミッタ電極４２２が、チタン・シリサイド／ポ
リシリコン・ストリップ４２４を介してポリエミッタ３
９８に接続されることが示されている。図３６は壁形エ
ミッタを持つ形式のバイポーラ・トランジスタ４３０を
示しているが、他の点では図３１及び図３２図に示した
巣ごもり形エミッタ・トランジスタ３５２と構成が同様
である。実際、図３６のトランジスタ４３０の断面図
は、図３１に示すものとほぼ同一である。トランジスタ
４３０が、ポリエミッタ４３２を持ち、これはそれに重
なるチタン・シリサイド層４３４に接触すると共に、そ
の下にある強くドープしたＮ＋形半導体エミッタ領域と
接触している。前に説明した他の壁形エミッタ・トラン
ジスタと同じく、ポリエミッタ４３２の全長及び幅がそ
の下にあるエミッタ領域と接触している。集成ベース領
域が参照数字４３８で示されており、深いコレクタは４
４０で示してある。２叉状ベース接点４４２が外因性ベ
ース領域４４４に接触している。
【００５３】図３６について説明すると、シリサイドと
結合したポリシリコンの壁形エミッタが、離れた場所に
あるエミッタ電極４４６と接触する様に、横方向に一方
向に延びている。２叉状ベース接点４４２は、位置４４
８でフィールド酸化物に重なる窒化チタンで構成され
る。ポリシリコンのパッド４５０が窒化チタンの下にあ
り、ベース金属電極４５２がチタン・ストリップ４４８
と接触する様に形成されている。前に述べた設計の規則
を用いる時、トランジスタ４３０は約８．２５平方ミク
ロンの活性領域区域しか必要としない。真性及び外因性
ベ一ス領域４３８．４４４を含む小さい活性領域によ
り、トランジスタ４３０を小さなウェハ区域内に製造す
ることができる。
結合したポリシリコンの壁形エミッタが、離れた場所に
あるエミッタ電極４４６と接触する様に、横方向に一方
向に延びている。２叉状ベース接点４４２は、位置４４
８でフィールド酸化物に重なる窒化チタンで構成され
る。ポリシリコンのパッド４５０が窒化チタンの下にあ
り、ベース金属電極４５２がチタン・ストリップ４４８
と接触する様に形成されている。前に述べた設計の規則
を用いる時、トランジスタ４３０は約８．２５平方ミク
ロンの活性領域区域しか必要としない。真性及び外因性
ベ一ス領域４３８．４４４を含む小さい活性領域によ
り、トランジスタ４３０を小さなウェハ区域内に製造す
ることができる。
【００５４】図３７及び図３８は、対称的に配置された
深いコレクタ４５６，４５８を持つＮＰＮ形壁形エミッ
タ・トランジスタ４５４を示す。壁形エミッタ領域４６
０が、前に詳しく説明した様に、強くドープしたポリシ
リコン・エミッタ４６４の不純物の拡散により、真性ベ
ース領域４６２内に形成される。外因性ベース４４６が
真性ベース４６２の側面と接触する様に形成される。チ
タン・シリサイド４６８が外因性ベース４６６を覆って
いる。ベース電極４７２が外因性ベースのシリサイド４
６８と接触する様に形成される。参照数字４６４で示し
た材料はポリシリコンである。エミッタ接点４７６がポ
リシリコン４６４を介してエミッタ４６０と電気的に接
続される。
深いコレクタ４５６，４５８を持つＮＰＮ形壁形エミッ
タ・トランジスタ４５４を示す。壁形エミッタ領域４６
０が、前に詳しく説明した様に、強くドープしたポリシ
リコン・エミッタ４６４の不純物の拡散により、真性ベ
ース領域４６２内に形成される。外因性ベース４４６が
真性ベース４６２の側面と接触する様に形成される。チ
タン・シリサイド４６８が外因性ベース４６６を覆って
いる。ベース電極４７２が外因性ベースのシリサイド４
６８と接触する様に形成される。参照数字４６４で示し
た材料はポリシリコンである。エミッタ接点４７６がポ
リシリコン４６４を介してエミッタ４６０と電気的に接
続される。
【００５５】図３７及び図３８の壁形エミッタ・トラン
ジスタ４５４を製造するには、約８．８８平方ミクロン
の合計活性領域区域を利用する。この様な小さな区域に
より、寄生素子が目立って減少し、このためトランジス
タの動作が良くなる。更に、ウェハの詰込み密度が容易
に得られる。図３９及び図４０には、本発明に従って構
成される更に別の形式の壁形エミッタＮＰＮ形トランジ
スタが示されている。本実施例はすぐ前に述べたトラン
ジスタ４５４と類似しているが、更に外因性ベース区域
４８２から、トランジスタ４７８を取巻くフィールド酸
化物４８４に重なる離れた場所まで伸びる窒化チタンの
ストラップ４８０を持っている。外因性ベース領域４８
２の上面がシリサイド層４８６を持ち、これが窒化チタ
ンのストラップ４８０と外因性ベース領域４８２の間の
界面として作用する。図４０に示す様に、窒化チタンの
ストラップ４８０はアングル形になっていて、エミッタ
接点４７６と全体的に整合する様にしてある。ベース接
点電極４８８がポリシリコン・パッド４９０と接触する
様に形成される。前に述べた設計の規則を使うと、この
トランジスタ活性領域はウェハ面積の約４．５平方ミク
ロンしか使わずに製造することができる。
ジスタ４５４を製造するには、約８．８８平方ミクロン
の合計活性領域区域を利用する。この様な小さな区域に
より、寄生素子が目立って減少し、このためトランジス
タの動作が良くなる。更に、ウェハの詰込み密度が容易
に得られる。図３９及び図４０には、本発明に従って構
成される更に別の形式の壁形エミッタＮＰＮ形トランジ
スタが示されている。本実施例はすぐ前に述べたトラン
ジスタ４５４と類似しているが、更に外因性ベース区域
４８２から、トランジスタ４７８を取巻くフィールド酸
化物４８４に重なる離れた場所まで伸びる窒化チタンの
ストラップ４８０を持っている。外因性ベース領域４８
２の上面がシリサイド層４８６を持ち、これが窒化チタ
ンのストラップ４８０と外因性ベース領域４８２の間の
界面として作用する。図４０に示す様に、窒化チタンの
ストラップ４８０はアングル形になっていて、エミッタ
接点４７６と全体的に整合する様にしてある。ベース接
点電極４８８がポリシリコン・パッド４９０と接触する
様に形成される。前に述べた設計の規則を使うと、この
トランジスタ活性領域はウェハ面積の約４．５平方ミク
ロンしか使わずに製造することができる。
【００５６】図４１及び図４２のＮＰＮ形トランジスタ
４９２は、図３３及び図３４のトランジスタ３９０と類
似しているが、壁形エミッタではなく、巣ごもりエミッ
タ形である。図４２に見られる様に、線３３で切った断
面図は、図３３に示すものとほぼ同一である。トランジ
スタ４９２の巣ごもり形構造が図４１に示されている。
トランジスタ４９２が、エミッタ４９４を持ち、これは
強くドープしたポリエミッタ４９６からのＮ形不純物
を、側壁絶縁物（図面に示してない）と一体に形成した
薄い酸化シリコン４９８内の開口に拡散することによっ
て形成される。巣ごもりエミッタ形のトランジスタを製
造する方法は、前に詳しく説明した。エミッタ領域４９
４は面積が小さく、Ｐ形真性ベース領域５００内に拡散
される。図４２に示す配置を持つバイポーラ・トランジ
スタは、僅か約２０平方ミクロンの活性領域区域を占め
る。
４９２は、図３３及び図３４のトランジスタ３９０と類
似しているが、壁形エミッタではなく、巣ごもりエミッ
タ形である。図４２に見られる様に、線３３で切った断
面図は、図３３に示すものとほぼ同一である。トランジ
スタ４９２の巣ごもり形構造が図４１に示されている。
トランジスタ４９２が、エミッタ４９４を持ち、これは
強くドープしたポリエミッタ４９６からのＮ形不純物
を、側壁絶縁物（図面に示してない）と一体に形成した
薄い酸化シリコン４９８内の開口に拡散することによっ
て形成される。巣ごもりエミッタ形のトランジスタを製
造する方法は、前に詳しく説明した。エミッタ領域４９
４は面積が小さく、Ｐ形真性ベース領域５００内に拡散
される。図４２に示す配置を持つバイポーラ・トランジ
スタは、僅か約２０平方ミクロンの活性領域区域を占め
る。
【００５７】更に図４２のバイポーラ・トランジスタ４
９２が深いコレクタ領域５０２を持ち、コレクタ電極５
０４がそれと接触する様に形成されている。エミッタ電
極５０６はポリシリコン・エミッタ・ストリップ４９６
と接触する様に形成されたパターンを定めた金属層によ
って形成される。エミッタ電極５０６が導電ポリシリコ
ン・ストリップ４９６を介してエミッタ領域４９４と接
触する。一対のベース接点電極５０８及び５１０が夫々
外因性ベース領域５１２及び５１４を介して、全体的に
エミッタ領域４９４の下にある真性ベース領域５００と
接続される。
９２が深いコレクタ領域５０２を持ち、コレクタ電極５
０４がそれと接触する様に形成されている。エミッタ電
極５０６はポリシリコン・エミッタ・ストリップ４９６
と接触する様に形成されたパターンを定めた金属層によ
って形成される。エミッタ電極５０６が導電ポリシリコ
ン・ストリップ４９６を介してエミッタ領域４９４と接
触する。一対のベース接点電極５０８及び５１０が夫々
外因性ベース領域５１２及び５１４を介して、全体的に
エミッタ領域４９４の下にある真性ベース領域５００と
接続される。
【００５８】図４３は横形ＰＮＰバイポーラ・トランジ
スタ５１６の断面図である。トランジスタ５１６がＰ＋
形エミッタ領域５１８、Ｎ形ベース領域５２０及びＰ＋
形コレクタ５２２を持っている。電圧降伏の為、軽くド
ープしたＰ形領域５２４が強くドープしたコレクタ領域
５２２と接触して、このコレクタとエミッタ領域５１８
の間に形成されている。エミッタ領域５１８及びコレク
タ領域５２２がベース・タンク５２０の面内に形成さ
れ、夫々シリサイド層５２６，５２８を持っている。チ
タンを導体材料として使う時、層５２６，５２８はチタ
ン・シリサイドで構成される。更に、窒化チタン導体ス
トリップ５３０，５３２ がシリサイド層５２６，５２
８と接触する様に形成され、更に夫々のフィールド酸化
物領域５３４，５３６と重なる様に形成されている。ト
ランジスタ・ベース領域５２０に接触する為、多結晶シ
リコン及びシリサイド構造５３８が設けられる。接点構
造５３８の構成は前に述べた埋込みエミッタ構造と同様
である。特に、ＰＮＰ形トランジスタのベース接点構造
５３８が酸化シリコン界面５４０を持ち、その側壁５４
２の中に多結晶ストリップ５４４及びチタン・シリサイ
ドの上面５４６が形成される。図面に示してないが、導
電性多結晶シリコン５４４が薄い酸化シリコン層５４０
内の開口を介して半導体ベース領域５２０と接触する。
トランジスタ５１６は図１乃至図２５について前に述べ
たのと同じ方法の工程によって製造することができる。
スタ５１６の断面図である。トランジスタ５１６がＰ＋
形エミッタ領域５１８、Ｎ形ベース領域５２０及びＰ＋
形コレクタ５２２を持っている。電圧降伏の為、軽くド
ープしたＰ形領域５２４が強くドープしたコレクタ領域
５２２と接触して、このコレクタとエミッタ領域５１８
の間に形成されている。エミッタ領域５１８及びコレク
タ領域５２２がベース・タンク５２０の面内に形成さ
れ、夫々シリサイド層５２６，５２８を持っている。チ
タンを導体材料として使う時、層５２６，５２８はチタ
ン・シリサイドで構成される。更に、窒化チタン導体ス
トリップ５３０，５３２ がシリサイド層５２６，５２
８と接触する様に形成され、更に夫々のフィールド酸化
物領域５３４，５３６と重なる様に形成されている。ト
ランジスタ・ベース領域５２０に接触する為、多結晶シ
リコン及びシリサイド構造５３８が設けられる。接点構
造５３８の構成は前に述べた埋込みエミッタ構造と同様
である。特に、ＰＮＰ形トランジスタのベース接点構造
５３８が酸化シリコン界面５４０を持ち、その側壁５４
２の中に多結晶ストリップ５４４及びチタン・シリサイ
ドの上面５４６が形成される。図面に示してないが、導
電性多結晶シリコン５４４が薄い酸化シリコン層５４０
内の開口を介して半導体ベース領域５２０と接触する。
トランジスタ５１６は図１乃至図２５について前に述べ
たのと同じ方法の工程によって製造することができる。
【００５９】
【発明の技術的な利点】以上、集積バイポーラ及びＣＭ
ＯＳ製造方法を説明した。製造コストが切下げられ、本
発明に従って形成された半導体構造の歩留りが著しく高
まる。これは大部分は、バイポーラ及びＭＯＳトランジ
スタを製造する時の方法の工程が少なくなったことによ
るものである。種々のマスク工程を組合せて、バイポー
ラ及びＭＯＳの半導体領域及び特徴を同時に形成するこ
とができる。分割ポリシリコン方法により、バイポーラ
・トランジスタのエミッタ及びＭＯＳトランジスタのゲ
ート構造を方法の同じ工程で形成することができる。こ
の方法には、バイポーラ・トランジスタに対して巣ごも
り形及び壁形エミッタの両方の構造を利用することがで
きる。ＭＯＳトランジスタのゲート導体及びバイポーラ
・トランジスタのエミッタを形成するポリシリコンのデ
ポジッションは、ＭＯＳトランジスタでは導電度の高い
ゲート電極を形成し、且つバイポーラ・トランジスタで
は濃度の高い不純物のエミッタ素子を形成する不純物を
打込む。強くドープされたポリシリコン・エミッタ素子
を後で真性ベース領域に拡散して、バイポーラ・エミッ
タ領域を形成する。その後で形成されたポリシリコン層
が、夫々バイポーラ及びＭＯＳトランジスタのエミッタ
及びゲート構造を完成する。
ＯＳ製造方法を説明した。製造コストが切下げられ、本
発明に従って形成された半導体構造の歩留りが著しく高
まる。これは大部分は、バイポーラ及びＭＯＳトランジ
スタを製造する時の方法の工程が少なくなったことによ
るものである。種々のマスク工程を組合せて、バイポー
ラ及びＭＯＳの半導体領域及び特徴を同時に形成するこ
とができる。分割ポリシリコン方法により、バイポーラ
・トランジスタのエミッタ及びＭＯＳトランジスタのゲ
ート構造を方法の同じ工程で形成することができる。こ
の方法には、バイポーラ・トランジスタに対して巣ごも
り形及び壁形エミッタの両方の構造を利用することがで
きる。ＭＯＳトランジスタのゲート導体及びバイポーラ
・トランジスタのエミッタを形成するポリシリコンのデ
ポジッションは、ＭＯＳトランジスタでは導電度の高い
ゲート電極を形成し、且つバイポーラ・トランジスタで
は濃度の高い不純物のエミッタ素子を形成する不純物を
打込む。強くドープされたポリシリコン・エミッタ素子
を後で真性ベース領域に拡散して、バイポーラ・エミッ
タ領域を形成する。その後で形成されたポリシリコン層
が、夫々バイポーラ及びＭＯＳトランジスタのエミッタ
及びゲート構造を完成する。
【００６０】トランジスタ領域から部分的にフィールド
酸化物に重なる場所まで横方向に延びる導体ストリップ
を形成することにより、本発明の製造工程では、マスク
のアラインメントの制約が緩くなる。こうすることによ
り、メタライズ接点パターンの垂直方向の整合の臨界性
が低下する。更に、トランジスタの一層小さい領域に対
する接点のアラインメントの問題を強めずに、トランジ
スタの特徴自体も１ミクロン未満のレベルに下げること
ができる。バイポーラ及びＭＯＳトランジスタを、埋込
みＮ＋形及びＰ形井戸及び浅いＮ形及びＰ形双子井戸を
持つ薄いエピタキシャル層内に形成することにより、回
路動作の点での一層の利点が実現される。この形式の半
導体構造により、バイポーラ・トランジスタの動作特性
が好くなり、隣合ったトランジスタのラッチアップに対
する免疫性が改善される。動作特性について云うと、バ
イポーラ・トランジスタの直列コレクタ抵抗が減少す
る。
酸化物に重なる場所まで横方向に延びる導体ストリップ
を形成することにより、本発明の製造工程では、マスク
のアラインメントの制約が緩くなる。こうすることによ
り、メタライズ接点パターンの垂直方向の整合の臨界性
が低下する。更に、トランジスタの一層小さい領域に対
する接点のアラインメントの問題を強めずに、トランジ
スタの特徴自体も１ミクロン未満のレベルに下げること
ができる。バイポーラ及びＭＯＳトランジスタを、埋込
みＮ＋形及びＰ形井戸及び浅いＮ形及びＰ形双子井戸を
持つ薄いエピタキシャル層内に形成することにより、回
路動作の点での一層の利点が実現される。この形式の半
導体構造により、バイポーラ・トランジスタの動作特性
が好くなり、隣合ったトランジスタのラッチアップに対
する免疫性が改善される。動作特性について云うと、バ
イポーラ・トランジスタの直列コレクタ抵抗が減少す
る。
【００６１】以上は本発明の好ましい実施例を説明した
ものであるが、特許請求の範囲によって定められた本発
明の範囲を逸脱せずに、技術的な選択事項として、細部
に種種の変更を加えることができることは云うまでもな
い。更に、当業者であれば、ここで説明した個別の利点
を実現するために、１個の集積回路の中にここで説明し
た種々の利点及び特徴の全部を採用する必要が無いこと
が理解されよう。
ものであるが、特許請求の範囲によって定められた本発
明の範囲を逸脱せずに、技術的な選択事項として、細部
に種種の変更を加えることができることは云うまでもな
い。更に、当業者であれば、ここで説明した個別の利点
を実現するために、１個の集積回路の中にここで説明し
た種々の利点及び特徴の全部を採用する必要が無いこと
が理解されよう。
【００６２】以上の説明に関連して更に下記の項を開示
する。 （１） バイポーラ・トランジスタを製造する方法にお
いて、基板の上に周囲をフィールド絶縁体によって取囲
まれた半導体タンクを形成し、該半導体タンク内にベー
ス、エミッタ及びコレクタの半導体領域を形成し、前記
エミッタ領域に重ねて導電多結晶シリコンを形成し、前
記ベース領域、前記多結晶シリコン及び前記コレクタ領
域と夫々接触する金属ストリップを形成し、前記多結晶
シリコンは横方向に前記フィールド絶縁体の上まで伸
び、前記金属を反応させて導電シリサイド接点ストリッ
プを形成し、各々のシリサイド接点ストリップと接触す
る端子電極を形成する工程を含む方法。
する。 （１） バイポーラ・トランジスタを製造する方法にお
いて、基板の上に周囲をフィールド絶縁体によって取囲
まれた半導体タンクを形成し、該半導体タンク内にベー
ス、エミッタ及びコレクタの半導体領域を形成し、前記
エミッタ領域に重ねて導電多結晶シリコンを形成し、前
記ベース領域、前記多結晶シリコン及び前記コレクタ領
域と夫々接触する金属ストリップを形成し、前記多結晶
シリコンは横方向に前記フィールド絶縁体の上まで伸
び、前記金属を反応させて導電シリサイド接点ストリッ
プを形成し、各々のシリサイド接点ストリップと接触す
る端子電極を形成する工程を含む方法。
【００６３】（２） 第（１）項に記載した方法に於い
て、エミッタ領域を、前記ベース領域上の薄い絶縁体の
形成部によって限定された巣ごもり構造として形成し、
前記薄い絶縁体内に開口を形成し、前記多結晶シリコン
を前記開口上の強くドープした層として形成して、該開
口を介して前記ベース領域と接触する様にし、該開口の
回りの多結晶シリコンのパターンを定めて、前記開口に
隣接して薄い絶縁体に重なる様にすることを含む方法。 （３） 第（２）項に記載した方法に於いて、多結晶シ
リコンの上に側壁酸化物を形成し、前記ベース領域内
に、前記側壁酸化物に対してセルファラインの外因性半
導体ベース領域を形成することを含む方法。
て、エミッタ領域を、前記ベース領域上の薄い絶縁体の
形成部によって限定された巣ごもり構造として形成し、
前記薄い絶縁体内に開口を形成し、前記多結晶シリコン
を前記開口上の強くドープした層として形成して、該開
口を介して前記ベース領域と接触する様にし、該開口の
回りの多結晶シリコンのパターンを定めて、前記開口に
隣接して薄い絶縁体に重なる様にすることを含む方法。 （３） 第（２）項に記載した方法に於いて、多結晶シ
リコンの上に側壁酸化物を形成し、前記ベース領域内
に、前記側壁酸化物に対してセルファラインの外因性半
導体ベース領域を形成することを含む方法。
【００６４】（４） 第（３）項に記載した方法に於い
て、前記多結晶シリコンのドーパントを、前記ベース領
域の内、前記開口によって露出した部分に拡散すること
によって、前記エミッタ領域を形成することを含む方
法。 （５） 第（１）項に記載した方法に於いて、前記ベー
ス領域上に形成された薄い絶縁体の形成部によって限定
される壁形構造として前記ベース領域を形成し、該絶縁
体内に開口を形成し、多結晶シリコンを、該開口を介し
て前記ベース領域と接触する、該開口上上方の強くドー
プ下層として形成し、多結晶シリコンを、縁や前記開口
の縁と略整合する様にパターンを定めることを含む方
法。 （６） 第（５）項に記載した方法に於いて、前記多結
晶シリコンのドーパントを前記ベース領域の内、前記開
口によって露出した部分に拡散することによって、前記
エミッタ領域を形成することを含む方法。
て、前記多結晶シリコンのドーパントを、前記ベース領
域の内、前記開口によって露出した部分に拡散すること
によって、前記エミッタ領域を形成することを含む方
法。 （５） 第（１）項に記載した方法に於いて、前記ベー
ス領域上に形成された薄い絶縁体の形成部によって限定
される壁形構造として前記ベース領域を形成し、該絶縁
体内に開口を形成し、多結晶シリコンを、該開口を介し
て前記ベース領域と接触する、該開口上上方の強くドー
プ下層として形成し、多結晶シリコンを、縁や前記開口
の縁と略整合する様にパターンを定めることを含む方
法。 （６） 第（５）項に記載した方法に於いて、前記多結
晶シリコンのドーパントを前記ベース領域の内、前記開
口によって露出した部分に拡散することによって、前記
エミッタ領域を形成することを含む方法。
【００６５】（７） 第１の導電型を持つ第１及び第２
の半導体タンクを形成し、各々のタンクは外接する絶縁
材料によって横方向に絶縁されており、前記タンクが夫
々バイポーラ・トランジスタ及び第１の形式のＭＯＳト
ランジスタを形成する為の区域を限定し、第２の導電型
を持つ第３の半導体タンクを形成し、該第３のタンクは
絶縁材料によって前記第１及び第２のタンクから絶縁さ
れており、前記第３のタンクがその中に第２の形式のＭ
ＯＳトランジスタを形成する為の区域を限定し、前記第
１、第２及び第３のタンクの上方に第１の薄い絶縁層及
び第１の多結晶シリコン層を形成し、前記第１のタンク
内に隣接する真性及び外因性半導体領域を形成して、バ
イポーラ・トランジスタの真性及び外因性ベース領域を
限定し、前記第１の薄い絶縁層及び前記第１の多結晶シ
リコン層のパターンを定めて、前記第１のタンク内に開
口を形成して、バイポーラ・トランジスタのエミッタ領
域を限定すると共に、前記第２及び第３のタンク内に環
状アイランドを形成して、夫々第１及び第２の形式のＭ
ＯＳトランジスタのゲート素子を限定し、前記第１の多
結晶シリコン層に重なる第２の多結晶シリコン層を形成
して、前記第１のタンク内のエミッタ導体、並びに前記
第２及び第３のタンクの夫々のゲート導体に対応する区
域を限定し、前記第２の多結晶シリコン層を不純物でド
ープして、前記第３のタンク内に一対の半導体領域を同
時に形成してＭＯＳトランジスタのソース及びドレイン
領域を形成し、前記第１のタンクに重なる第２の多結晶
シリコン層内の不純物ドーピングを前記真性ベース領域
内に追込み、前記外因性ベース領域内に第２の導電型を
持つ半導体領域を形成し、前記第２のタンク内に第２の
導電型を持つ一対の半導体領域を形成してＭＯＳトラン
ジスタのソース及びドレイン領域を形成し、前記第２の
多結晶層の上に第２の薄い絶縁層を形成して、前記第２
及び第３のタンクに関連する多結晶ゲートの上並びに前
記第１のタンクに関連するエミッタの上に導電材料の層
を形成し、前記強くドープした真性ベース領域の上並び
にそれに隣接する外接する絶縁材料の上に、前記第２の
薄い絶縁層及び前記導電材料のストリップを形成し、前
記第１のタンク内に深いコレクタを形成し、該深いコレ
クタ及びそれに隣接する絶縁材料の上に、前記第２の薄
い絶縁層及び導電材料のストリップを形成し、前記第１
及び第２の形式のＭＯＳトランジスタの夫々のドレイン
領域に重ねて、前記第２の薄い絶縁層及び導電材料の上
に複数個のストリップを形成し、各々のストリップは前
記ＭＯＳトランジスタの夫々ソース及びドレイン領域に
隣接する絶縁材料の一部分にも重なり、前記第２の薄い
絶縁層を導電材料と反応させてシリサイドを形成し、該
シリサイドに対する電気接点を形成して、バイポーラ・
トランジスタのベース、エミッタ及びコレクタ領域と、
夫々のＭＯＳトランジスタのソース、ドレイン及びゲー
ト素子に対する電気接続部を設ける工程を含むバイポー
ラ・トランジスタを製造する方法。
の半導体タンクを形成し、各々のタンクは外接する絶縁
材料によって横方向に絶縁されており、前記タンクが夫
々バイポーラ・トランジスタ及び第１の形式のＭＯＳト
ランジスタを形成する為の区域を限定し、第２の導電型
を持つ第３の半導体タンクを形成し、該第３のタンクは
絶縁材料によって前記第１及び第２のタンクから絶縁さ
れており、前記第３のタンクがその中に第２の形式のＭ
ＯＳトランジスタを形成する為の区域を限定し、前記第
１、第２及び第３のタンクの上方に第１の薄い絶縁層及
び第１の多結晶シリコン層を形成し、前記第１のタンク
内に隣接する真性及び外因性半導体領域を形成して、バ
イポーラ・トランジスタの真性及び外因性ベース領域を
限定し、前記第１の薄い絶縁層及び前記第１の多結晶シ
リコン層のパターンを定めて、前記第１のタンク内に開
口を形成して、バイポーラ・トランジスタのエミッタ領
域を限定すると共に、前記第２及び第３のタンク内に環
状アイランドを形成して、夫々第１及び第２の形式のＭ
ＯＳトランジスタのゲート素子を限定し、前記第１の多
結晶シリコン層に重なる第２の多結晶シリコン層を形成
して、前記第１のタンク内のエミッタ導体、並びに前記
第２及び第３のタンクの夫々のゲート導体に対応する区
域を限定し、前記第２の多結晶シリコン層を不純物でド
ープして、前記第３のタンク内に一対の半導体領域を同
時に形成してＭＯＳトランジスタのソース及びドレイン
領域を形成し、前記第１のタンクに重なる第２の多結晶
シリコン層内の不純物ドーピングを前記真性ベース領域
内に追込み、前記外因性ベース領域内に第２の導電型を
持つ半導体領域を形成し、前記第２のタンク内に第２の
導電型を持つ一対の半導体領域を形成してＭＯＳトラン
ジスタのソース及びドレイン領域を形成し、前記第２の
多結晶層の上に第２の薄い絶縁層を形成して、前記第２
及び第３のタンクに関連する多結晶ゲートの上並びに前
記第１のタンクに関連するエミッタの上に導電材料の層
を形成し、前記強くドープした真性ベース領域の上並び
にそれに隣接する外接する絶縁材料の上に、前記第２の
薄い絶縁層及び前記導電材料のストリップを形成し、前
記第１のタンク内に深いコレクタを形成し、該深いコレ
クタ及びそれに隣接する絶縁材料の上に、前記第２の薄
い絶縁層及び導電材料のストリップを形成し、前記第１
及び第２の形式のＭＯＳトランジスタの夫々のドレイン
領域に重ねて、前記第２の薄い絶縁層及び導電材料の上
に複数個のストリップを形成し、各々のストリップは前
記ＭＯＳトランジスタの夫々ソース及びドレイン領域に
隣接する絶縁材料の一部分にも重なり、前記第２の薄い
絶縁層を導電材料と反応させてシリサイドを形成し、該
シリサイドに対する電気接点を形成して、バイポーラ・
トランジスタのベース、エミッタ及びコレクタ領域と、
夫々のＭＯＳトランジスタのソース、ドレイン及びゲー
ト素子に対する電気接続部を設ける工程を含むバイポー
ラ・トランジスタを製造する方法。
【００６６】（８） 第（７）項に記載した方法に於い
て、前記第１の薄い絶縁層及び第１の多結晶シリコンの
両方を介して打込みをすることにより、真性及び外因性
ベース領域を同時に形成する方法。 （９） 第（７）項に記載した方法に於いて、前記深い
コレクタの上に金属シリサイド接点を形成し、該シリサ
イド接点が前記第１のタンクに関連する絶縁材料の上に
形成される方法。 （１０） 第（７）項に記載した方法に於いて、同形シ
リコン層を形成し、該同形層の一部分が多結晶エミッタ
及びゲート素子の側壁の上に残る様に、前記同形層を異
方性をもって除去することを含む方法。
て、前記第１の薄い絶縁層及び第１の多結晶シリコンの
両方を介して打込みをすることにより、真性及び外因性
ベース領域を同時に形成する方法。 （９） 第（７）項に記載した方法に於いて、前記深い
コレクタの上に金属シリサイド接点を形成し、該シリサ
イド接点が前記第１のタンクに関連する絶縁材料の上に
形成される方法。 （１０） 第（７）項に記載した方法に於いて、同形シ
リコン層を形成し、該同形層の一部分が多結晶エミッタ
及びゲート素子の側壁の上に残る様に、前記同形層を異
方性をもって除去することを含む方法。
【００６７】（１１） バイポーラ・トランジスタの場
所及び第１の形式のＭＯＳトランジスタの場所を限定す
る為の第１の導電型を持つ一対の半導体タンクを同時に
形成し、第２の形式のＭＯＳトランジスタの場所及び前
記第１の導電型を持つ半導体タンクを隔離する領域を限
定する為の第２の導電型を持つ一対の半導体タンクを同
時に形成し、前記バイポーラ・トランジスタの場所の中
に半導体ベース領域を形成し、前記ＭＯＳトランジスタ
の両方の場所にゲート絶縁体及びゲート導体を、そして
前記バイポーラ・トランジスタの場所のベース領域内に
エミッタ領域を限定するエミッタ導体パターンを同時に
形成し、前記エミッタ導体並びに前記第２の形式のＭＯ
Ｓトランジスタのタンクに同時に打込みをしてソース及
びドレイン領域を形成し、前記エミッタ導体からの打込
み不純物を前記ベース領域に拡散してエミッタ領域を形
成し、前記バイポーラ・トランジスタに関連するタンク
内に半導体コレクタ領域を形成し、前記バイポーラ・ト
ランジスタのベース領域内に強くドープした半導体領域
を、そして前記第１の形式のＭＯＳトランジスタに関連
するタンク内に半導体ソース及びドレイン領域を同時に
形成し、前記バイポーラ・トランジスタのベース、エミ
ッタ及びコレクタ領域、並びに夫々のＭＯＳトランジス
タのゲート、ドレイン及びソース領域に接触する複数個
の端子導体を同時に形成する工程を含む集積バイポーラ
及びＭＯＳトランジスタを製造する方法。
所及び第１の形式のＭＯＳトランジスタの場所を限定す
る為の第１の導電型を持つ一対の半導体タンクを同時に
形成し、第２の形式のＭＯＳトランジスタの場所及び前
記第１の導電型を持つ半導体タンクを隔離する領域を限
定する為の第２の導電型を持つ一対の半導体タンクを同
時に形成し、前記バイポーラ・トランジスタの場所の中
に半導体ベース領域を形成し、前記ＭＯＳトランジスタ
の両方の場所にゲート絶縁体及びゲート導体を、そして
前記バイポーラ・トランジスタの場所のベース領域内に
エミッタ領域を限定するエミッタ導体パターンを同時に
形成し、前記エミッタ導体並びに前記第２の形式のＭＯ
Ｓトランジスタのタンクに同時に打込みをしてソース及
びドレイン領域を形成し、前記エミッタ導体からの打込
み不純物を前記ベース領域に拡散してエミッタ領域を形
成し、前記バイポーラ・トランジスタに関連するタンク
内に半導体コレクタ領域を形成し、前記バイポーラ・ト
ランジスタのベース領域内に強くドープした半導体領域
を、そして前記第１の形式のＭＯＳトランジスタに関連
するタンク内に半導体ソース及びドレイン領域を同時に
形成し、前記バイポーラ・トランジスタのベース、エミ
ッタ及びコレクタ領域、並びに夫々のＭＯＳトランジス
タのゲート、ドレイン及びソース領域に接触する複数個
の端子導体を同時に形成する工程を含む集積バイポーラ
及びＭＯＳトランジスタを製造する方法。
【００６８】（１２） 第（１１）項に記載した方法に
於いて、前記エミッタ導体及び半導体エミッタ領域の間
に埋込み接点を形成する工程を含む方法。 （１３） 第（１２）項に記載した方法に於いて、前記
エミッタ領域及びエミッタ端子導体の間に導電性多結晶
シリコンを形成することにより、前記埋込み接点を形成
する方法。 （１４） 第（１１）項に記載した方法に於いて、前記
バイポーラ・トランジスタのエミッタ導体の上及び前記
ＭＯＳトランジスタの導体の上に側壁絶縁物を同時に形
成して、半導体エミッタ領域を他の半導体領域から横方
向に隔てると共に、夫々のＭＯＳトランジスタのソース
及びドレイン半導体領域を隔てて、所望の長さを持つ導
電チャンネルを形成する方法。
於いて、前記エミッタ導体及び半導体エミッタ領域の間
に埋込み接点を形成する工程を含む方法。 （１３） 第（１２）項に記載した方法に於いて、前記
エミッタ領域及びエミッタ端子導体の間に導電性多結晶
シリコンを形成することにより、前記埋込み接点を形成
する方法。 （１４） 第（１１）項に記載した方法に於いて、前記
バイポーラ・トランジスタのエミッタ導体の上及び前記
ＭＯＳトランジスタの導体の上に側壁絶縁物を同時に形
成して、半導体エミッタ領域を他の半導体領域から横方
向に隔てると共に、夫々のＭＯＳトランジスタのソース
及びドレイン半導体領域を隔てて、所望の長さを持つ導
電チャンネルを形成する方法。
【００６９】（１５） 第（１４）項に記載した方法に
於いて、前記エミッタ領域を外因性ベース領域から隔て
る為に、前記バイポーラ・トランジスタの側壁絶縁物を
形成することを含む方法。 （１６） 集積バイポーラ及び電界効果トランジスタに
対する接点を形成する方法に於いて、半導体本体の面に
ベース、エミッタ及びコレクタ半導体領域を形成して前
記バイポーラ・トランジスタを限定し、前記半導体本体
の面に相隔たるソース及びドレイン半導体領域を形成す
ると共に、その間に導電チャンネルを形成するゲート構
造を形成して、前記電界効果トランジスタを限定し、前
記バイポーラ・トランジスタ及び電界効果トランジスタ
を少なくとも部分的に絶縁材料によって取囲まれる様に
形成し、該絶縁層の上で前記バイポーラ・トランジスタ
及び電界効果トランジスタの上に金属導体層を形成し、
該金属を反応させて導電性シリサイドを形成し、該反応
した金属のパターンを定めて、前記ベース、エミッタ及
びコレクタ半導体領域に接触する導体ストリップを形成
すると共に、前記ソース及びドレイン半導体領域及びゲ
ート構造に接触する導体ストリップを形成し、前記バイ
ポーラ・トランジスタ及び電界効果トランジスタの少な
くとも１つの導体ストリップのパターンを定めて前記絶
縁材料に重なる様にし、パターンを定めた各々のストリ
ップに接点電極を形成する工程を含む方法。
於いて、前記エミッタ領域を外因性ベース領域から隔て
る為に、前記バイポーラ・トランジスタの側壁絶縁物を
形成することを含む方法。 （１６） 集積バイポーラ及び電界効果トランジスタに
対する接点を形成する方法に於いて、半導体本体の面に
ベース、エミッタ及びコレクタ半導体領域を形成して前
記バイポーラ・トランジスタを限定し、前記半導体本体
の面に相隔たるソース及びドレイン半導体領域を形成す
ると共に、その間に導電チャンネルを形成するゲート構
造を形成して、前記電界効果トランジスタを限定し、前
記バイポーラ・トランジスタ及び電界効果トランジスタ
を少なくとも部分的に絶縁材料によって取囲まれる様に
形成し、該絶縁層の上で前記バイポーラ・トランジスタ
及び電界効果トランジスタの上に金属導体層を形成し、
該金属を反応させて導電性シリサイドを形成し、該反応
した金属のパターンを定めて、前記ベース、エミッタ及
びコレクタ半導体領域に接触する導体ストリップを形成
すると共に、前記ソース及びドレイン半導体領域及びゲ
ート構造に接触する導体ストリップを形成し、前記バイ
ポーラ・トランジスタ及び電界効果トランジスタの少な
くとも１つの導体ストリップのパターンを定めて前記絶
縁材料に重なる様にし、パターンを定めた各々のストリ
ップに接点電極を形成する工程を含む方法。
【００７０】（１７） 第（１６）項に記載した方法に
於いて、エミッタ半導体領域の上にドープされた導電性
多結晶シリコンを形成し、該多結晶シリコンの上に前記
金属導体を形成することにより、前記バイポーラ・トラ
ンジスタの埋込みエミッタ接点を形成することを含む方
法。 （１８） 半導体基板と、半導体コレクタ領域と、前記
基板の面内でコレクタ領域内に形成された半導体ベース
領域と、前記ベース領域の少なくとも一部分に重なる様
に形成された絶縁層とを有し、該絶縁層はその下にくる
エミッタ区域を限定する開口を持ち、更に、前記ベース
領域内にあって前記開口と整合する半導体エミッタ領域
と、前記開口を介して前記エミッタ領域と接触する様に
形成された、前記絶縁層と重なる多結晶層と、該多結晶
エミッタ層とシリサイドをなす第１の金属導体と、前ベ
ース領域と電気的に接触する第２の導体手段と、前記コ
レクタ領域と電気的に接触する第３の導体手段とを有す
る縦形バイポーラ・トランジスタ。
於いて、エミッタ半導体領域の上にドープされた導電性
多結晶シリコンを形成し、該多結晶シリコンの上に前記
金属導体を形成することにより、前記バイポーラ・トラ
ンジスタの埋込みエミッタ接点を形成することを含む方
法。 （１８） 半導体基板と、半導体コレクタ領域と、前記
基板の面内でコレクタ領域内に形成された半導体ベース
領域と、前記ベース領域の少なくとも一部分に重なる様
に形成された絶縁層とを有し、該絶縁層はその下にくる
エミッタ区域を限定する開口を持ち、更に、前記ベース
領域内にあって前記開口と整合する半導体エミッタ領域
と、前記開口を介して前記エミッタ領域と接触する様に
形成された、前記絶縁層と重なる多結晶層と、該多結晶
エミッタ層とシリサイドをなす第１の金属導体と、前ベ
ース領域と電気的に接触する第２の導体手段と、前記コ
レクタ領域と電気的に接触する第３の導体手段とを有す
る縦形バイポーラ・トランジスタ。
【００７１】（１９） 第（１８）項に記載した縦形バ
イポーラ・トランジスタに於いて、前記第２及び第３の
導体手段が、夫々半導体ベース及びコレクタ領域とシリ
サイドをなす導電金属で構成される縦形バイポーラ・ト
ランジスタ。 （２０） 第（１９）項に記載した縦形バイポーラ・ト
ランジスタに於いて、前記トランジスタを横方向に隔離
する厚手の絶縁体を持ち、前記第２及び第３の導体手段
が該厚手の絶縁体の一部分の上に配置されている縦形バ
イポーラ・トランジスタ。 （２１） 第（２０）項に記載した縦形バイポーラ・ト
ランジスタに於いて、前記トランジスタの上に形成され
た絶縁材料の不活性化層を持ち、該不活性化層が、前記
第１、第２及び第３の導体にアクセスできる様にする接
点用開口を持っている縦形バイポーラ・トランジスタ。 （２２） 第（１８）項に記載した縦形バイポーラ・ト
ランジスタに於いて、前記第２の導体手段及びベース領
域の間に強くドープした半導体領域及びシリサイド界面
を持つと共に、前記第３の導体手段及びコレクタ領域の
間にシリサイド界面を持つ縦形バイポーラ・トランジス
タ。
イポーラ・トランジスタに於いて、前記第２及び第３の
導体手段が、夫々半導体ベース及びコレクタ領域とシリ
サイドをなす導電金属で構成される縦形バイポーラ・ト
ランジスタ。 （２０） 第（１９）項に記載した縦形バイポーラ・ト
ランジスタに於いて、前記トランジスタを横方向に隔離
する厚手の絶縁体を持ち、前記第２及び第３の導体手段
が該厚手の絶縁体の一部分の上に配置されている縦形バ
イポーラ・トランジスタ。 （２１） 第（２０）項に記載した縦形バイポーラ・ト
ランジスタに於いて、前記トランジスタの上に形成され
た絶縁材料の不活性化層を持ち、該不活性化層が、前記
第１、第２及び第３の導体にアクセスできる様にする接
点用開口を持っている縦形バイポーラ・トランジスタ。 （２２） 第（１８）項に記載した縦形バイポーラ・ト
ランジスタに於いて、前記第２の導体手段及びベース領
域の間に強くドープした半導体領域及びシリサイド界面
を持つと共に、前記第３の導体手段及びコレクタ領域の
間にシリサイド界面を持つ縦形バイポーラ・トランジス
タ。
【００７２】（２３） 第（１８）項に記載した他縦形
バイポーラ・トランジスタに於いて、前記ベースがバイ
ポーラ・トランジスタが行なわれる真性領域、及び前記
第２の導体手段と接触する外因性領域を持っている縦形
バイポーラ・トランジスタ。 （２４） 第（１９）項に記載した縦形バイポーラ・ト
ランジスタに於いて、前記ベース領域と接触する様に形
成された第２のシリサイド接点を持つ縦形バイポーラ・
トランジスタ。 （２５） 半導体本体の面内に形成されていてトランジ
スタのコレクタ領域を形成する半導体タンクと、該タン
ク内に形成されていて、トランジスタの能動真性ベース
領域を形成する半導体活性領域と、前記ベース領域内に
形成されたエミッタ領域と、前記活性領域内に形成され
た外因性ベース領域と、前記外因性ベース領域、前記エ
ミッタ領域及びコレクタ領域に電気的に接触する手段と
を有する小面積バイポーラ・トランジスタ。
バイポーラ・トランジスタに於いて、前記ベースがバイ
ポーラ・トランジスタが行なわれる真性領域、及び前記
第２の導体手段と接触する外因性領域を持っている縦形
バイポーラ・トランジスタ。 （２４） 第（１９）項に記載した縦形バイポーラ・ト
ランジスタに於いて、前記ベース領域と接触する様に形
成された第２のシリサイド接点を持つ縦形バイポーラ・
トランジスタ。 （２５） 半導体本体の面内に形成されていてトランジ
スタのコレクタ領域を形成する半導体タンクと、該タン
ク内に形成されていて、トランジスタの能動真性ベース
領域を形成する半導体活性領域と、前記ベース領域内に
形成されたエミッタ領域と、前記活性領域内に形成され
た外因性ベース領域と、前記外因性ベース領域、前記エ
ミッタ領域及びコレクタ領域に電気的に接触する手段と
を有する小面積バイポーラ・トランジスタ。
【００７３】（２６） バイポーラ及びＣＭＯＳトラン
ジスタを製造する集積工程を持つ方法を説明した。マス
ク、パターンぎめ及び打込み工程は、製造の複雑さを少
なくする様に高度にまとめられている。まとめられた工
程が分割レベル・ポリシリコン工程を含み、この工程で
は、ＰＭＯＳ及びＮＭＯＳ１６８，１７０ゲート導体及
びバイポーラ・エミッタ構造１４２が形成される。ポリ
シリコンは強くドープされていて、ＭＯＳトランジスタ
のゲート電極１６８，１７０を形成すると共に、不純物
濃度の高い別の区域１８８を形成し、この区域を後でそ
の下にくるバイポーラ・ベース領域に拡散させる。バイ
ポーラ・トランジスタのコレクタ２１６、ベース２１
０，２１８及びエミッタ２１４と、ＣＭＯＳトランジス
タのゲート２３６，２５４、ソース２３２，２４８及び
ドレイン２３８，２５２に対する横方向に延びる接点ス
トリップを持つ、面積の小さい高性能トランジスタを製
造することができる。このため、電極のメタライズ・パ
ターンのアラインメントがそれほど臨界的でなくなる。
ジスタを製造する集積工程を持つ方法を説明した。マス
ク、パターンぎめ及び打込み工程は、製造の複雑さを少
なくする様に高度にまとめられている。まとめられた工
程が分割レベル・ポリシリコン工程を含み、この工程で
は、ＰＭＯＳ及びＮＭＯＳ１６８，１７０ゲート導体及
びバイポーラ・エミッタ構造１４２が形成される。ポリ
シリコンは強くドープされていて、ＭＯＳトランジスタ
のゲート電極１６８，１７０を形成すると共に、不純物
濃度の高い別の区域１８８を形成し、この区域を後でそ
の下にくるバイポーラ・ベース領域に拡散させる。バイ
ポーラ・トランジスタのコレクタ２１６、ベース２１
０，２１８及びエミッタ２１４と、ＣＭＯＳトランジス
タのゲート２３６，２５４、ソース２３２，２４８及び
ドレイン２３８，２５２に対する横方向に延びる接点ス
トリップを持つ、面積の小さい高性能トランジスタを製
造することができる。このため、電極のメタライズ・パ
ターンのアラインメントがそれほど臨界的でなくなる。
【図１】その中にバイポーラ及びＣＭＯＳトランジスタ
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
【図２】その中にバイポーラ及びＣＭＯＳトランジスタ
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
【図３】その中にバイポーラ及びＣＭＯＳトランジスタ
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
【図４】その中にバイポーラ及びＣＭＯＳトランジスタ
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
【図５】その中にバイポーラ及びＣＭＯＳトランジスタ
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
【図６】その中にバイポーラ及びＣＭＯＳトランジスタ
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
【図７】その中にバイポーラ及びＣＭＯＳトランジスタ
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
【図８】その中にバイポーラ及びＣＭＯＳトランジスタ
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
【図９】その中にバイポーラ及びＣＭＯＳトランジスタ
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
を後で形成する種々の半導体領域を限定する隔離及び形
成工程を示すウェーハの断面図。
【図１０】その中にバイポーラ及びＣＭＯＳトランジス
タを後で形成する種々の半導体領域を限定する隔離及び
形成工程を示すウェーハの断面図。
タを後で形成する種々の半導体領域を限定する隔離及び
形成工程を示すウェーハの断面図。
【図１１】その中にバイポーラ及びＣＭＯＳトランジス
タを後で形成する種々の半導体領域を限定する隔離及び
形成工程を示すウェーハの断面図。
タを後で形成する種々の半導体領域を限定する隔離及び
形成工程を示すウェーハの断面図。
【図１２】その中にバイポーラ及びＣＭＯＳトランジス
タを後で形成する種々の半導体領域を限定する隔離及び
形成工程を示すウェーハの断面図。
タを後で形成する種々の半導体領域を限定する隔離及び
形成工程を示すウェーハの断面図。
【図１３】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図１４】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図１５】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図１６】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図１７】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図１８】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図１９】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図２０】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図２１】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図２２】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図２３】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図２４】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図２５】夫々の半導体領域内にバイポーラ及びＣＭＯ
Ｓトランジスタを集積して製造する様子を示す断面図。
Ｓトランジスタを集積して製造する様子を示す断面図。
【図２６】半導体基板の或る断面を斜めに見た図で、図
２５の集積バイポーラ及びＣＭＯＳ装置の配置と構成を
示す。
２５の集積バイポーラ及びＣＭＯＳ装置の配置と構成を
示す。
【図２７】ベース及び巣ごもり形エミッタ領域に隣接し
て形成されたコレクタを持つ集積バイポーラ装置の別の
配置を示す断面図。
て形成されたコレクタを持つ集積バイポーラ装置の別の
配置を示す断面図。
【図２８】ベース及び巣ごもり形エミッタ領域に隣接し
て形成されたコレクタを持つ集積バイポーラ装置の別の
配置を示す平面図。
て形成されたコレクタを持つ集積バイポーラ装置の別の
配置を示す平面図。
【図２９】バイポーラ・トランジスタの集成に対して離
れた場所から接続できる様にした、集積巣ごもりエミッ
タ形バイポーラ構造の更に別の配置の断面図。
れた場所から接続できる様にした、集積巣ごもりエミッ
タ形バイポーラ構造の更に別の配置の断面図。
【図３０】バイポーラ・トランジスタの集成に対して離
れた場所から接続できる様にした、集積巣ごもりエミッ
タ形バイポーラ構造の更に別の配置の平面図。
れた場所から接続できる様にした、集積巣ごもりエミッ
タ形バイポーラ構造の更に別の配置の平面図。
【図３１】バイポーラ・トランジスタに対する２重コレ
クタ接点を持つ集積バイポーラ構造の別の配置の断面
図。
クタ接点を持つ集積バイポーラ構造の別の配置の断面
図。
【図３２】バイポーラ・トランジスタに対する２重コレ
クタ接点を持つ集積バイポーラ構造の別の配置の平面
図。
クタ接点を持つ集積バイポーラ構造の別の配置の平面
図。
【図３３】対称的な配置を持つ小面積、壁形エミッタを
持つバイポーラ・トランジスタの断面図。
持つバイポーラ・トランジスタの断面図。
【図３４】対称的な配置を持つ小面積、壁形エミッタを
持つバイポーラ・トランジスタの平面図。
持つバイポーラ・トランジスタの平面図。
【図３５】対称的な配置を持つ小面積、壁形エミッタを
持つバイポーラ・トランジスタの断面図。
持つバイポーラ・トランジスタの断面図。
【図３６】二叉状の離れた場所にあるベース接点を持
つ、対称的な配置を有する小面積、壁形エミッタを持つ
バイポーラ・トランジスタの断面図。
つ、対称的な配置を有する小面積、壁形エミッタを持つ
バイポーラ・トランジスタの断面図。
【図３７】壁形エミッタを持つ、配置は非対称な小面積
バイポーラ・トランジスタの断面図。
バイポーラ・トランジスタの断面図。
【図３８】壁形エミッタを持つ、配置は非対称な小面積
バイポーラ・トランジスタの平面図。
バイポーラ・トランジスタの平面図。
【図３９】非対称な配置で離れた場所でエミッタ及びベ
ースの接続ができる様にした壁形エミッタを持つバイポ
ーラ・トランジスタの断面図。
ースの接続ができる様にした壁形エミッタを持つバイポ
ーラ・トランジスタの断面図。
【図４０】非対称な配置で離れた場所でエミッタ及びベ
ースの接続ができる様にした壁形エミッタを持つバイポ
ーラ・トランジスタの平面図。
ースの接続ができる様にした壁形エミッタを持つバイポ
ーラ・トランジスタの平面図。
【図４１】２重ベース及び２重コレクタ接点を持つ巣ご
もり形エミッタを持つバイポーラ・トランジスタの断面
図。
もり形エミッタを持つバイポーラ・トランジスタの断面
図。
【図４２】２重ベース及び２重コレクタ接点を持つ巣ご
もり形エミッタを持つバイポーラ・トランジスタの平面
図。
もり形エミッタを持つバイポーラ・トランジスタの平面
図。
【図４３】本発明に従って製造された横形ＰＮＰ形バイ
ポーラ・トランジスタの断面図。
ポーラ・トランジスタの断面図。
１４２ バイポーラ・エミッタ構造 １６８ ゲート電極 １７０ ゲート電極 ２１０ ベース ２１４ エミッタ ２１６ コレクタ ２１８ ベース ２３２ ソース ２３６ ゲート ２３８ ドレイン ２４８ ソース ２５２ ドレイン ２５４ ゲート
Claims (1)
- 【請求項１】 小領域バイポーラ・トランジスタであっ
て： 半導体ボディの表面に形成された半導体ウエルを有し、
このウエルの少くとも１部は上記トランジスタのコレク
タ領域を形成しており；更に 上記ウエル内に形成された半導体の活性領域を有し、こ
の活性領域は上記トランジスタの活性かつ真性のベース
領域を形成しており；更に 上記ベース領域に形成されたエミッタ領域を有し；更に 上記活性領域に形成された外因性ベース領域を有し；更
に 上記外因性のベース上のシリサイドに直接接続されたメ
タル ナイトライド接点を有し、このナイトライド接点
は上記ウエルを越えて横に延びており；更に ベース電極が上記メタル ナイトライド接点に接続され
ている； ことを特徴とする小領域バイポーラ・トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US891087A | 1987-01-30 | 1987-01-30 | |
| US008910 | 1987-01-30 |
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| Application Number | Title | Priority Date | Filing Date |
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| Publication Number | Publication Date |
|---|---|
| JPH04226034A JPH04226034A (ja) | 1992-08-14 |
| JP2524008B2 true JP2524008B2 (ja) | 1996-08-14 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019441A Expired - Fee Related JPH077769B2 (ja) | 1987-01-30 | 1988-01-29 | バイポーラとｍｏｓトランジスタを有するデバイスを作成する方法 |
| JP3095935A Expired - Fee Related JP2524008B2 (ja) | 1987-01-30 | 1991-04-26 | 小領域バイポ―ラ・トランジスタ |
| JP3095936A Pending JPH04226035A (ja) | 1987-01-30 | 1991-04-26 | 縦型バイポーラ・トランジスタ |
| JP3095934A Pending JPH04226033A (ja) | 1987-01-30 | 1991-04-26 | バイポーラ・トランジスタを作成する方法 |
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| JP63019441A Expired - Fee Related JPH077769B2 (ja) | 1987-01-30 | 1988-01-29 | バイポーラとｍｏｓトランジスタを有するデバイスを作成する方法 |
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| JP3095934A Pending JPH04226033A (ja) | 1987-01-30 | 1991-04-26 | バイポーラ・トランジスタを作成する方法 |
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| JP (4) | JPH077769B2 (ja) |
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| CN (1) | CN1015037B (ja) |
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| JPH025464A (ja) * | 1988-06-24 | 1990-01-10 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| EP0366967B1 (en) * | 1988-10-31 | 1997-05-21 | Texas Instruments Incorporated | A method of forming integrated circuits having buried doped regions |
| US5310690A (en) * | 1988-10-31 | 1994-05-10 | Texas Instruments Incorporated | Method for forming integrated circuits having buried doped regions |
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| US5079177A (en) * | 1989-09-19 | 1992-01-07 | National Semiconductor Corporation | Process for fabricating high performance bicmos circuits |
| US5071778A (en) * | 1990-06-26 | 1991-12-10 | National Semiconductor Corporation | Self-aligned collector implant for bipolar transistors |
| JPH04229648A (ja) * | 1990-07-30 | 1992-08-19 | Nippon Motoroola Kk | 所定のエミッタ領域を有するトランジスタおよびその製作方法 |
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| JP2697631B2 (ja) * | 1994-09-26 | 1998-01-14 | 日本電気株式会社 | 半導体装置の製造方法 |
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| US6911681B1 (en) * | 2004-04-14 | 2005-06-28 | International Business Machines Corporation | Method of base formation in a BiCMOS process |
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| US8143644B2 (en) * | 2008-05-28 | 2012-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| CN101834135A (zh) * | 2010-04-22 | 2010-09-15 | 上海宏力半导体制造有限公司 | 一种双极型晶体管及其制作方法 |
| US11417687B2 (en) * | 2018-02-08 | 2022-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| CN108493158A (zh) * | 2018-03-13 | 2018-09-04 | 南浔双林荣丰磁材厂 | 一种cmos数字集成线路板的制作工艺 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155775A (en) * | 1981-03-23 | 1982-09-25 | Hitachi Ltd | Semiconductor device |
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| DE3230077A1 (de) * | 1982-08-12 | 1984-02-16 | Siemens AG, 1000 Berlin und 8000 München | Integrierte bipolar- und mos-transistoren enthaltende halbleiterschaltung auf einem chip und verfahren zu ihrer herstellung |
| JPS6072255A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| US4637125A (en) * | 1983-09-22 | 1987-01-20 | Kabushiki Kaisha Toshiba | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
| JPS60103669A (ja) * | 1983-11-10 | 1985-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| EP0204979B1 (de) * | 1985-06-03 | 1989-03-29 | Siemens Aktiengesellschaft | Verfahren zum gleichzeitigen Herstellen von bipolaren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat |
-
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-
1991
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