JP2007123949A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】縦型ＰＮＰトランジスタにおいて、高いアーリー電圧と大きなコレクタ電流能力を両立させる。
【解決手段】縦型ＰＮＰトランジスタにおけるＰ型コレクタ領域５ｂの上部に、外部ベース領域１２を取り囲む形状で、前記第１のコレクタ領域５ｂより濃度の高いＰ型分離チャンネルストッパー領域８ａと第２のコレクタ領域８ｂを形成することによって、真性ベース領域１４直下のＰ型コレクタ領域５ｂによってアーリー電圧が高まり、低抵抗の第２のコレクタ領域８ｂによってコレクタ抵抗が下がり、コレクタ電流を大きくすることができる。
【選択図】図１

Description

本発明は、縦型ＰＮＰトランジスタを形成した半導体装置、およびその半導体装置の製造方法に関するものである。

近年、縦型ＰＮＰトランジスタを形成した半導体装置の提案が数多くなされている。

従来提案されている一般的な縦型ＰＮＰトランジスタの半導体装置およびその製造方法として、特許文献１に開示されている方法を図３に示す断面図を参照して説明する。

図３において、Ｐ型シリコン基板１と、Ｐ型シリコン基板１上に積層されたＮ型エピタキシャル層４と、Ｐ型シリコン基板１上に設けたＮ型埋め込み領域２と、このＮ型埋め込み領域２を完全に囲むようにＮ型エピタキシャル層４を貫通したＰ型埋め込み分離領域３ａと、Ｐ型分離領域５ａと、Ｎ型埋め込み領域２上に設けられたＰ型埋め込みコレクタ領域３ｂと、Ｎ型エピタキシャル層４の表面からＰ型埋め込みコレクタ領域３ｂまで達するイオン注入で形成されたＰ型コレクタ領域５ｂと、Ｎ型エピタキシャル層４の表面からコレクタ埋め込み層５まで達するＰ型のコレクタ導出領域１０１と、Ｐ型コレクタ領域５ｂの表面にイオン注入で形成された真性べース領域１４と、真性べース領域１４表面に形成された外部べース領域１２と、真性べース領域１４表面に形成されたエミッタ領域１６と、コレクタ導出領域１０１の表面に重畳して形成されたＰ型コレクタコンタクト領域１０と、エピタキシャル層４の表面を被覆する酸化膜７と、この酸化膜７に設けたコンタクト孔を介してコレクタ電極１８とべース電極１９およびエミッタ電極２０によって構成されている。
特公平７−１３９６９号公報（第１図）

しかしながら、前記従来の半導体装置およびその製造方法では、次のような問題を有していた。

すなわち、縦型ＰＮＰトランジスタが動作時に流れるコレクタ電流は、真性べース領域１４直下のＰ型コレクタ領域５ｂからＰ型埋め込みコレクタ領域３ｂとコレクタ導出領域１０１を通り、コレクタコンタクト領域１０へ流れていくが、Ｐ型コレクタ領域５ｂとＰ型埋め込みコレクタ領域３ｂは、ＰＮＰトランジスタのアーリー電圧を高くする目的で不純物濃度を低くしているため、コレクタ抵抗が高くなり、トランジスタの電流能力が低くなる。このため、縦型ＰＮＰトランジスタのコレクタ電流の電流密度を高めながらアーリー電圧やエミッタ−コレクタ耐圧を確保することができないという課題があった。

本発明は、前記従来の課題を解決するものであり、真性ベース直下には不純物濃度が低いコレクタ領域を持ち、外部ベースの周りには不純物濃度を高めた素子分離用のチャンネルストッパー層と第２のコレクタ領域によって、コレクタ電流の電流密度を高めながらアーリー電圧あるいはエミッタ−コレクタ耐圧を高くした縦型ＰＮＰトランジスタを備える半導体装置およびその製造方法を提供することを目的とする。

前記目的を達成するため、本発明の半導体装置は、埋め込みコレクタ領域と、前記埋め込みコレクタ領域と接続する第１のコレクタ領域と、前記第１のコレクタ領域内へ形成された外部ベース領域と真性ベース領域とを備えるとともに、前記外部ベース領域における前記第１のコレクタ領域との接合位置を前記真性ベース領域における前記第１のコレクタ領域との接合位置に対して上方に配設し、前記第１のコレクタ領域の上部に形成されて前記真性ベース領域における前記第１のコレクタ領域との接合位置と同じ深さに前記外部ベース領域を囲む位置に前記第１のコレクタ領域に対して不純物濃度を高くした素子分離用のチャンネルストッパー層を第２のコレクタ領域として備えたものである。

また、本発明の半導体装置の製造方法は、埋め込みコレクタ領域を形成する工程と、前記埋め込みコレクタ領域と接続するように表面から第１のコレクタ領域を形成する工程と、前記第１のコレクタ領域内へ外部ベース領域を形成する工程と、前記第１のコレクタ領域内へ前記外部ベース領域における前記第１のコレクタ領域との接合位置より下方に真性ベース領域を形成する工程と、前記第１のコレクタ領域の上部に形成されて前記真性ベース領域における前記第１のコレクタ領域との接合位置と同じ深さに前記外部ベース領域を囲む位置に前記第１のコレクタ領域に対して不純物濃度を高くした第２のコレクタ領域を素子分離用のチャンネルストッパー層と同時に形成する工程とを含んでいる。

本発明は、真性ベース直下には不純物濃度が低い第１のコレクタ領域を持ち、外部ベースの周りには不純物濃度を高めた素子分離用のチャンネルストッパー層と第２のコレクタ領域とを備えて、コレクタ電流の電流密度を高めながらアーリー電圧あるいはエミッタ−コレクタ耐圧を高くした縦型ＰＮＰトランジスタを備える半導体装置を提供することができる。

以下、本発明の実施形態について図面を参照しながら説明する。

図１は本発明の実施形態における半導体装置の構成を説明するための断面図である。

図１において、１はＰ型シリコン基板、２はＮ型埋め込み領域、３ａはＰ型埋め込み分離領域、３ｂはＰ型埋め込みコレクタ領域、４はＮ型エピタキシャル層、５ａはＰ型分離領域、５ｂはＰ型コレクタ領域（第１のコレクタ領域）、６はＮ型拡散領域、７は酸化膜、８ａはＰ型分離チャンネルストッパー領域、８ｂは第２のコレクタ領域、９は第１のＰ型ポリシリコン膜、１０はコレクタコンタクト領域、１１はＮ型ポリシリコン膜、１２は外部ベース領域、１３は第１の絶縁膜、１４は真性ベース領域、１５は第２のＰ型ポリシリコン膜、１６はエミッタ領域、１７は第２の絶縁膜、１８はコレクタ電極、１９はベース電極、２０はエミッタ電極である。

図２（ａ）〜（ｃ）は本実施形態における半導体装置の製造方法を説明するための断面図であり、図２（ａ）〜（ｃ）を参照して本実施形態の半導体装置の製造方法について説明する。

まず、図２（ａ）に示すように、Ｐ型シリコン基板１に、例えばアンチモンをイオン注入し、１２００℃，３０分程度の熱処理を実施し、縦型ＰＮＰトランジスタのコレクタ領域をＰ型シリコン基板から分離するＮ型埋め込み領域２を形成する。その後、例えばボロンをイオン注入し、９００℃，３０分程度の熱処理によってＰ型埋め込み分離領域３ａと縦型ＰＮＰトランジスタのＰ型埋め込みコレクタ領域３ｂを形成する。

そして、Ｐ型シリコン基板１に例えば約２μｍのＮ型エピタキシャル層４を形成する。その後、例えばレジストをマスクとして、ボロンおよびリンを所定の領域にイオン注入し、１１００℃，１００分程度の熱処理を実施し、Ｐ型埋め込み分離領域３ａと接続し素子間の分離をするＰ型分離領域５ａと、Ｐ型埋め込みコレクタ領域３ｂと接続して縦型ＰＮＰトランジスタのＰ型コレクタ領域５ｂと、Ｎ型埋め込み領域２と接続して縦型ＰＮＰトランジスタのＰ型埋め込みコレクタ領域３ｂおよびＰ型コレクタ領域５ｂをＰ型シリコン基板１から分離するＮ型拡散領域６を形成する。

さらに、酸化膜７を形成した後に、例えば厚いレジストマクスによって選択酸化膜７を付き抜けた位置にボロンをイオン注入し、Ｐ型分離チャンネルストッパー領域８ａおよび第２のコレクタ領域８ｂを形成する。

次に、図２（ｂ）に示すように、例えばＣＶＤ法によってＮ型エピタキシャル層４の上部全面にポリシリコン膜を成長させ、レジストマスクによってボロンをイオン注入し、その後再びレジストマスクを用いてリンをイオン注入し、そのポリシリコン膜をエッチングによって所定の形状にし、第１のＰ型ポリシリコン膜９とＮ型ポリシリコン膜１１を形成する。その後、酸素雰囲気の中、９００℃，３０分程度の熱処理を実施し、第１のＰ型ポリシリコン膜９，Ｎ型ポリシリコン膜１１およびＰ型コレクタ領域５ｂの表面に第１の絶縁膜１３を形成すると共に、コレクタコンタクト領域１０と外部ベース領域１２を形成する。その後、例えばボロンを第１の絶縁膜１３を付き抜けてイオン注入し、真性ベース領域１４を形成する。

次に、図２（ｃ）に示すように、ポリシリコン膜を成長した後に、例えばボロンをイオン注入し、エッチング処理によって第２のＰ型ポリシリコン膜１５を形成する。その後、例えばＢＰＳＧ膜を第２の絶縁膜１７として成長させて、その後、酸化雰囲気中にて、第２のコレクタ領域に８５０℃，６０分程度のリフロー処理を実施し、第２の絶縁膜１７の表面の平坦化を行うと共にエミッタ領域１６を形成する。

その後、第２の絶縁膜１７の所定の領域を開孔し、その後、第１のＰ型ポリシリコン膜９，Ｎ型ポリシリコン膜１１および第２のＰ型ポリシリコン膜１５に接続するコレクタ電極１８，ベース電極１９およびエミッタ電極２０を形成する。

以上の製造方法によって形成された半導体装置は、縦型ＰＮＰトランジスタのＰ型コレクタ領域５ｂの上部に第２のコレクタ領域８ｂを持つことによって、真性ベース領域１４直下のＰ型コレクタ領域５ｂによってアーリー電圧を高め、低抵抗の第２のコレクタ領域８ｂによってコレクタ抵抗が下がり、コレクタ電流を大きくすることができる。

本発明は、縦型ＰＮＰトランジスタ，バイポーラトランジスタを形成した半導体装置、およびその半導体装置の製造方法に用いて有効である。

本発明の実施形態における半導体装置の構成を説明するための断面図 （ａ）〜（ｃ）は本実施形態における半導体装置の製造方法を説明するための断面図 従来の半導体装置の構成を説明するための断面図

符号の説明

１ Ｐ型シリコン基板
２ Ｎ型埋め込み領域
３ａ Ｐ型埋め込み分離領域
３ｂ Ｐ型埋め込みコレクタ領域
４ Ｎ型エピタキシャル層
５ａ Ｐ型分離領域
５ｂ Ｐ型コレクタ領域（第１のコレクタ領域）
６ Ｎ型拡散領域
７ 酸化膜
８ａ Ｐ型分離チャンネルストッパー領域
８ｂ 第２のコレクタ領域
９ 第１のＰ型ポリシリコン膜
１０ コレクタコンタクト領域
１１ Ｎ型ポリシリコン膜
１２ 外部ベース領域
１３ 第１の絶縁膜
１４ 真性ベース領域
１５ 第２のＰ型ポリシリコン膜
１６ エミッタ領域
１７ 第２の絶縁膜
１８ コレクタ電極
１９ ベース電極
２０ エミッタ電極

Claims (2)

1. 埋め込みコレクタ領域と、前記埋め込みコレクタ領域と接続する第１のコレクタ領域と、前記第１のコレクタ領域内へ形成された外部ベース領域と真性ベース領域とを備えるとともに、前記外部ベース領域における前記第１のコレクタ領域との接合位置を前記真性ベース領域における前記第１のコレクタ領域との接合位置に対して上方に配設し、前記第１のコレクタ領域の上部に形成されて前記真性ベース領域における前記第１のコレクタ領域との接合位置と同じ深さに前記外部ベース領域を囲む位置に前記第１のコレクタ領域に対して不純物濃度を高くした素子分離用のチャンネルストッパー層を第２のコレクタ領域として備えたことを特徴とする半導体装置。
2. 埋め込みコレクタ領域を形成する工程と、前記埋め込みコレクタ領域と接続するように表面から第１のコレクタ領域を形成する工程と、前記第１のコレクタ領域内へ外部ベース領域を形成する工程と、前記第１のコレクタ領域内へ前記外部ベース領域における前記第１のコレクタ領域との接合位置より下方に真性ベース領域を形成する工程と、前記第１のコレクタ領域の上部に形成されて前記真性ベース領域における前記第１のコレクタ領域との接合位置と同じ深さに前記外部ベース領域を囲む位置に前記第１のコレクタ領域に対して不純物濃度を高くした第２のコレクタ領域を素子分離用のチャンネルストッパー層と同時に形成する工程とを有することを特徴とする半導体装置の製造方法。

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