CN1252827C - 高单元密度的功率整流器及其制造方法和计算机主板 - Google Patents
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Abstract
本发明涉及一种整流器，它包括：一个具有第一主表面和第二主表面的半导体衬底；许多在该第一主表面上的有源单元，每个单元包括一个沟道区、一个栅极氧化物、一个在所述栅极氧化物之上的栅极、一个漏极区和一个漏极触点，该漏极触点包含有与漏极触点区成一体的金属硅化物；分别在第一和第二主表面上的第一电触点和第二电触点，所述第一电触点和第二电触点确定了电流在这些主表面之间垂直流经多个有源单元的流动路径。这产生了经MOSFET沟道区流向集成电路另一侧的低Vf路径。本发明还提供一种可重复产生上述理想器件特性的整流器制造方法。只需要两个屏蔽步骤，由此降低了加工成本。最后，本发明提供一种包括本发明的整流器的计算机主板。
Description
技术领域
本发明涉及分立半导体器件且尤其是功率半导体器件。确切地说，本发明涉及包括半导体二极管、肖特基二极管和同步整流器的功率整流器。本发明还涉及这样的整流器的制造方法及包含它的计算机主板。
背景技术
功率整流器有各种各样的用途。例如，这种整流器的主要用途之一就是被用在个人电脑和其它电子器件和电子系统的DC-DC电压转换器和电源中。在这种应用中，保证半导体整流器的快速恢复和低的整流器正向压降(Vf)是很重要的。
最常用的整流器是半导体二极管，如为整流而使用PN半导体二极管结点的二极管。虽然可以通过调整二极管结点特性来提高二极管恢复速度或减小二极管的Vf，但通常不可能在降低二极管正向压降的同时缩短二极管恢复时间。在计算机的应用中，通常为了实现快速恢复而选择折衷方案。
在功率整流器的其它应用中，这样的Vf或速度的折衷方案是不可能的。例如，目前的高性能个人电脑的时钟速度达到GHZ级。在这种领先的个人电脑中的逻辑电平还是低电压如两伏或甚至一伏。因此，目前的这种高性能个人电脑主板上的总线和时钟线在一伏或两伏的电压下传送GHZ的信号。这些时钟线和总线的边缘会因此以RF频率辐射，这潜在地产生了各种干扰问题。解决该问题的方法之一是屏蔽辐射源，这通常涉及屏蔽整个主板以避免任何RF泄漏。这不仅增加了个人电脑的生产成本，而且不理想地增加了重量，这对手提式计算机尤其是不理想的。
来自高性能个人电脑的这种RF辐射问题的最理想的解决方案是使用功率整流器将总线和时钟线钳位接地。但为了获得GHZ频率和低于两伏的电压水平，二极管整流器不能产生作为钳位整流器所需的速度和非常低的Vf。
功率整流器的其他方案也不能满足这种要求。例如，肖特基二极管与半导体二极管相比是有优势的，因为与半导体二极管相比，在特定恢复时间的情况下，肖特基二极管具有更低的Vf。虽然如此，这种肖特基二极管整流器忍受着诸如漏电大和反向功率耗散的问题。这些问题随温度升高而变得严重了，这给电源用途造成了可靠性问题。因生产率低，肖特基二极管通常也比半导体结点二极管贵。
也曾设计出同步整流器，它避免了与用于高速低压的肖特基二极管和PN结二极管有关的一些问题。例如在Bob Christiansen等人的“同步整流”(
PCIM，1998年8月)中，描述了这种用于高性能整流器用途的同步整流器的目前情况。但目前可用的同步整流器还不能提供用于这种GHZ低压钳位用途所需的速度和低Vf水平。
鉴于以上情况，人们认识到，可买到的现有功率整流器不能保证需要非常低的Vf和非常快速的恢复的用途所需的所有特性，例如在高性能个人电脑中的低压GHZ钳位的用途或超高频低压DC-DC电压转换器的用途。因此，目前需要一种具有低阻抗、低Vf、高速转换能力以及可控制的器件特性的功率整流器。此外，人们将认识到，目前需要这样一种器件，它没有过分地复杂并容易与可获得的集成电路处理技术兼容且生产成本低。
发明内容
本发明提供一种阻抗小、恢复快、正向压降小的功率整流器。本发明还提供一种制造这样的整流器的方法，其中所述整流器与在器件特性方面保证高度可靠的并可以低成本地生产这种器件的现有半导体技术是兼容的。
为实现上述目的，本发明提供一种整流器，它包括：一个具有第一主表面和第二主表面的半导体衬底；许多在该第一主表面上的有源单元，每个单元包括一个沟道区、一个栅极氧化物、一个在所述栅极氧化物之上的栅极、一个漏极区和一个漏极触点，所述漏极触点包含有与漏极触点区成一体的金属硅化物；分别在第一和第二主表面上的第一电触点和第二电触点，第一电触点和第二电触点确定了电流在这些主表面之间垂直流经多个有源单元的流动路径。
在根据本发明的整流器中，所述有源单元的沟道区可以是环形的并且环形横截面的宽为200埃-1500埃。
还可以规定，所述栅极包括一个厚100埃-250埃的金属层。
另外，所述漏极触点可以包括一个厚100埃-200埃的层，而且，所述漏极触点可以是钛、钼或镍的硅化物。
此外，所述栅极氧化物可以是厚50埃的二氧化硅层。
还可以规定，所述栅极金属是从包括钛、钼和镍的组合中选出的。
置于所述衬底上的单元的数量最好为每平方厘米2000万到1亿个。
此外，每个单元进一步包括一个在所述栅极上的高搀杂多晶硅层，所述金属硅化物与所述多晶硅成一体。在这种情况下，所述多晶硅层厚500埃-2000埃。
本发明的整流器件可以具有0.1伏-0.5伏的Vf。
此外，除了在所述栅极氧化物上形成的部分之外，所述金属栅极层还具有一个垂直部。
在本发明的整流器中，所述有源单元还可以包括一个在所述沟道区下面的并具有与所述漏极触点区相反的导电类型的主体区。
本发明还提供了一种集成电路半导体整流器，它包括：一个具有一个上表面和一个下表面的且搀杂了第一导电类型搀杂物的硅衬底；许多由在所述衬底的上表面上形成的二氧化硅制成的底座区；一个由二氧化硅制成的并靠近每个底座区地成形于该衬底的上表面上的栅极氧化层；一个在所述栅极氧化层上形成的导电栅极层；许多靠近每个底座区地成形于该衬底内的且包含第二导电类型搀杂物的主体区；许多靠近每个底座区地成形于衬底内的且被置于所述主体区上的漏极区，它们以比所述衬底高的浓度含有第一导电类型搀杂物；一个包括一个在所述的多个漏极区上形成的且与该栅极电接触的导电层的漏极触点，至少该导电层的一部分包含与漏极区的硅底成一体的硅化物；一个电连接至该漏极触点的上电触点；一个与该衬底的下表面电连接的下电触点，所述上、下电触点确定了电流在该衬底的上、下表面之间的垂直流动路径。
此外，上述整流器还可以在各底座区附近包括多个在该上表面上的肖特基二极管区并在所述上、下表面之间限定出平行的电流流动路径，每个肖特基二极管包括一个直接与所述半导体衬底接触的肖特基金属层。
在上述整流器中，所述有源单元是环形的，所述肖特基二极管置于环形的有源单元内。另外，所述肖特基金属可以由钛、二硅化钛、钼、铝、铂和钼、铝或铂的硅化物构成。
还可以规定，所述漏极区被搀杂了1019-1021cm-3的N型搀杂物。
本发明还提供一种制造整流器的方法，它包括下述步骤：提供一个硅半导体衬底，该衬底有一个上表面和一个下表面；在该半导体衬底的上表面上形成许多底座；靠近底座地在该衬底上形成一个栅极氧化物；靠近所述底座的侧壁地形成第一间隔；第一次把第一导电类型搀杂物注入所述半导体衬底，通过第一间隔从侧面确定了搀杂区；在所述栅极氧化物层上形成一个导电的栅极层；靠近所述底座的侧壁地在所述栅极层上形成第二间隔；蚀刻该导电的栅极层以便在相邻的第二间隔之间露出衬底；在第二间隔和外露衬底上沉积一个和硅一起形成硅化物的金属层；第二次注入第二导电类型搀杂物，通过第二间隔从侧面确定第二注入区并且它渗透所述金属层；在一定温度下加热处理该半导体衬底，该温度可以将至少位于衬底上的部分金属层转换成硅化物并使第二导电类型搀杂物从所述金属层扩散至所述衬底中地形成一个浅的漏极区；第一、第二搀杂物和所述热处理步骤确定了许多靠近所述底座并低于所述栅极氧化物的沟道区；分别在所述上表面和下表面上形成第一、第二导电接触层，以便在这些表面之间产生电流流动路径。
此外，上述方法还包括在形成第二间隔之前除去第一间隔。
在本发明的方法中，第一间隔是多晶硅。在这种情况下，除去第一间隔的步骤包括一个可选择的多晶硅蚀刻步骤。
此外，在本发明的方法中，第二间隔由搀杂型多晶硅组成。
本发明的方法还规定了，栅极层是厚100埃-250埃的金属层。此外，所述金属层可以有100埃-200埃的厚度。
根据本发明方法的一个实施例，蚀刻栅极层的步骤进一步包括一直蚀刻位于间隔之间的栅极氧化物的暴露的水平部分，直到下面的半导体衬底。
在本发明的方法中，热处理包括快速热处理。此外，第一搀杂物可以是硼，第二搀杂物可以是砷。再有，所述金属层可以由钼、钛或镍构成。
在本发明的方法中，第二间隔可以由多晶硅构成。在这种情况下，所述金属层的热处理进一步包括在多晶硅第二间隔的暴露面上形成硅化物。
另外，在本发明的方法中，所述底座成形包括使底座间隔0.25微米-0.5微米。
本发明的方法可以进一步包括，在所述底座成形步骤前，在各自的插头区和保护环区内形成多个第一导电类型的插头注入物和保护环注入物。在这种情况下，所述插头注入物和保护环注入物产生1015-1016cm-3的峰值浓度。而且，最好使用唯一的掩模来形成插头区和保护环区。另外，所述插头注入物和保护环注入物进一步包括一个1017-1019cm-3的浅注入物。
本发明的方法还包括：产生一个或多个可除去的中间间隔的步骤；为获得所产生的p/n结的特定形状，附加注入第一导电类型搀杂物。
最后，本发明提供一种计算机主板，它包括：一块电路板；一个处理器；在所述电路板上的且连接所述处理器和在端部上的终端的总线；一根在电路板上的接地线；一个在总线端部附近把总线电连接到所述接地线上的钳位电路，所述钳位电路包括一个整流器，所述整流器包括：一个具有第一主表面和第二主表面的半导体衬底；许多在第一主表面上的有源单元，每个单元包括一个沟道区、一个栅极氧化物、一个在所述栅极氧化物之上的栅极、一个漏极区和一个包含与该漏极区成一体的金属硅化物的漏极触点；分别在第一和第二主表面上的第一、第二电触点，第一和第二电触点确定电流在这些主表面之间流经多个有源单元的流动路径。
在这样的计算机主板中，所述整流器具有0.1伏-0.5伏的Vf。
根据本发明的整流器使用大量并联单元，每个单元包括一个具有通过一公共导电层而栅极至漏极短路的MOSFET结构。一个受精确控制的注入和一个非常浅的漏极区确定出狭窄沟道区。金属硅化物漏极触点与漏极区合并并产生阻抗低的电连接。这种结合产生一个经MOSFET单元沟道区流到在集成电路另一侧的源极区的非常低的Vf。这种结合还允许非常高的单元密度和可控的器件特性，这其中包括栅极阈值电压高转换速度。
本发明的整流器制造方法采用了较少的屏蔽步骤并且可以成本较低地实现。因为通过使用两个间隔都参见底座侧壁以自对准方式确定沟道区，并且由于非常浅的漏极和金属硅化物漏极触点，所以尽管有不可避免的加工波动，沟道尺寸和搀杂物水平可以被精确控制。仅需要两个屏蔽步骤产生了重要的成本优势。可以使用可选的第三屏蔽步骤以形成保护环和插头区。
在本发明的计算机主板中或其它应用中，一个非常快速、低Vf的整流器，如上所述，被用于将时钟或总线钳位至地，在这里，总线趋向以高频RF信号的形式放射辐射。尤其是，钳位电路被置于时钟或总线的终结点，通常在电路板的边缘，在那里可能产生这种RF辐射。这种钳位电路基本消除了这种RF辐射，降低了防护的需求和相应的成本与重量。
通过下面本发明详细描述的回顾，人们将认识到本发明更进一步的特征和优点。
图面简介
图1A是本发明功率整流器的一部分的俯视图。
图1B是图1A所示功率整流器的一部分的侧视图。
图1C是图1B所示结构的一部分的放大图。
图1D是图1B所示结构的视图，它表示经过器件顶部的电流流动路径。
图2A是本发明的功率整流器的一个替换实施例的示意图。
图2B是图2A所示的功率整流器局部的侧视图。
图2C是图2B所示结构的视图，它表示流经器件顶部的电流流动路径。
图3是表示使用图1、2中的功率整流器的电压转换器的电气示意图。
图4A-图4N是截面示意图，它们表示制作图1A-图1D和图2A-图2D所示的功率整流器的优选方法。
图5A、图5B分别是本发明的整流器的集成电路芯片的边缘部分的侧截面图和俯视图，它们表示靠近接触垫片的保护环结构。
图6A和图6B分别是整流器的中心部分的侧截面图和俯视图，它们表示在本发明另一方案中的插头区。
图7是表示使用依照本发明的钳位电路的计算机主板的示意图。
具体实施方式
参见图1A、1B，分别在俯视图和侧视图中示出了本发明的功率整流器10的结构。本发明的整流器是一个其电流在集成电路(IC)的顶部和底部的主表面之间流动以产生如钳位电路、电压转换器和供电器所需的高电流容量的垂直器件。因此，电流在成形于图1B所示的集成电路基板11底面上的源极触点12和成形于衬底主表面上的漏极触点14之间流动。
器件10包括许多个图1A所示的并联的有源区或单元15，它们形成覆盖基本上整个器件10顶面(如至少80％)的重复图形。最好形成非常多的单独单元15，例如，可以形成几个到数百万个单元15。在这个优选实施例中，最多可以形成1亿个单元15。单元15成矩形并交替成对地设置。例如，每个单元具有约1.0微米-1.5微米的长度d1和约0.25微米-0.50微米的宽度d2(注解距离表示单元内部沟道边界之间的距离)。虽然，目前优选大量的独立单元15，但在某些情况下，可能需要扩大单个单元的区域以便用较少的单元形成不同的几何形状。例如，可以形成具有一个延伸超过芯片顶面的主要长或宽的扩大许多的长度方向d1的细长条形单元。人们还认识到，可以使用替换的几何形状，其中包括各种多边形单元。在任何情况下，缩小单个单元15之间的距离d3以便尽可能增大电流传送区都是理想的；例如，根据这个器件10的优选实施例，单元之间的距离d3为0.25微米数量级(此距离是相邻单元的内部沟道边界之间的距离)。通常，要求距离d3小于1微米。
有源单元15最好成形于位于一个搀杂更深的半导体衬底11上的外延层13内。如图1A、1B和1C所示，每个单元15包括一个宽W的沟道区16。沟道宽度最好很窄如约为200埃-1500埃。电流流经环形沟道区16、外延层13、衬底11并最终流过源极触点12地从漏极触点14流到漏极区22。栅极氧化物18和栅极电极20设置在每个沟道区16上。栅极电极20控制流经沟道16的电流。如图1B、1C所示，栅极电极20被短路接到成形于漏极区22上的漏极触点14。如以下要详细说明的那样，至少一部分漏极触点14包括通过热处理与下面的硅层接触的漏极触点金属而形成的金属硅化物。这造成漏极触点14与漏极区22非常有效的接触。漏极区也最好是一个非常浅的强搀杂区，该区域经漏极触点14被注入和/或扩散至外延层13内。如图所示，在漏极触点区22下形成了隐埋体区域24。
因此，人们将认识到，每个单元的常见器件结构可被视为一个栅极至漏极短路的且电流通常水平流经沟道区16但电流总体上如图1D所示地垂直流动的MOSFET。当利用一个栅极至漏极短路的MOSFET器件可被称作“无源同步整流器”时，在现有技术中，被激活以便用作整流器的MOSFET结构被称作“有源同步整流器”。因此，就其工作的普通电模式而言，本发明的器件可被视为无源同步整流器。虽然，器件如图所示地成N沟器件形式，但它也可以被制成P沟器件，在这样的P沟道实施例的情况下，在图中应认识到N代替P。整流器也可被制成增强型或耗尽型器件。在后者的情况下，为了相应地调整阈值，可能需要一个附加的离子注入步骤。
人们可以从图1C中清楚看到，位于栅极氧化物18下的沟道16的宽度W是通过漏极区22和P型区24确定的。由于漏极区22非常浅，所以有效地通过金属硅化物漏极触点14的边缘确定了沟道外缘。这将允许一个非常精确的狭窄沟道16。图1C还示出一个金属残留区21，因为该区在金属栅极20的上面，所以该区没有被转化成硅化物。
可以从图1C中进一步观察到，本发明使用一个薄栅极20。尤其是，在这个优选实施例中，栅极20由厚100埃-250埃的薄金属层形成。可以从常见的栅极金属中选取上述金属；例如，在这里优选Ti，但也可使用Mo或Ni以及现有技术已知的其它金属。区域32又是自对准双间隔加工的产物，这种加工被用于确定器件沟道区，所述区域包括一个被搀杂的或被注入以便产生栅极20与漏极接触层14之间的良好电接触的多晶硅层。如上所述和如以下更详细说明的那样，至少一部分漏极触点14包括一个由触点层金属和漏极区22中的下面的硅形成的接触层14。此硅化物区也部分地渗透多晶硅区32，由此进一步增强了与栅极20的电接触，甚至在栅极结构非常薄的情况下，也产生了良好接触。或者，可除去多晶硅区32并且栅极20和金属14直接接触。
整流器10也包括许多个与MOSFET单元15并联的肖特基二极管区26。在这个实施例中，最好为每个单元15提供一个肖特基二极管区26。它们将产生一个如图1D的虚线箭头所示的并联电流通路。肖特基二极管结点是通过一个肖特基金属化层28形成的，该肖特基金属化层与外延层13如图1B所示地接触。如图1A所示，许多肖特基二极管区26成形于环形沟道区16内，因此，一部分肖特基二极管区靠近寄生二极管，寄生二极管是通过每个MOSFET单元的N型外延区13和P型区24之间的分界部形成的。在区域26内形成的肖特基二极管结点的势垒高度很小，因此，并列的肖特基结构减少了在沟道区附近由寄生二极管注入的载流子，由此缩短了器件恢复时间。这使得本发明的整流器的恢复时间尽可能与肖特基二极管一样短，如约为10纳秒。尽管如此，但由于基本电流流动路径是经过MOSFET单元，所以避免了肖特基二极管的缺点。在高单元密度的极窄沟道的实施例的情况下，MOSFET单元15的恢复速度可以接近或超过肖特基二极管的恢复速度。但在这样的情况下，最好省略肖特基区26。以下说明这样一个实施例。
参见图2A-图2C，示出了一个本发明的功率整流器的替换实施例。图2A-图2C的实施例提供了与前面所述的实施例同样的MOSFET单元结构，但是它在环形沟道区16内用中央底座区42代替了并列的肖特基二极管结构。底座42可以包括用于确定和隔离器件有源区的二氧化硅层。尤其是，底座被用在下述器件的自对准加工方法中，该方法允许使用最少的屏蔽次数(该自对准加工方法也可以用于如下所述的图1A-图1D的器件)。因为图2A-图2C所述的器件的结构和先前所述的结构相同，所以使用相同符号。在正常工作期间，大致如图2C所示，电流流经MOSFET单元与先前所述实施例是一样的。缺少并列肖特基二极管结构是这两个实施例在电气方面的唯一区别，由于减少器件40的加工步骤而可能存在成本优势，由此使使用图2A-图2C的实施例是有优势，在该实施例中，单元密度和尺寸提供了与肖特基二极管相同的速度。
如图2A所述，底座区42以距离D相互间隔；例如，在本优选实施例中，这个距离约为0.25微米-1.0微米。但人们将认识到，距离D可以随着加工技术的进一步提高而减小。与在前述实施例中一样地，沟道区的重复形式可以用细长单元或其它几何形状代替。
因此，人们将认识到，所述的本发明提供了一种阻抗低、快速且Vf低的整流器，这种整流器容易制造并在电气性能方面非常可靠，尽管存在不可避免的加工波动。人们将从以下讨论的优选制造方法中认识到图1A-图1D所述器件的进一步优势。
参见图3，示出了使用前述功率整流器的电压转换器的电气示意图。转换器接收输入电压Vin并产生一般从Vin起降低的输出电压Vout。例如，产生一个5伏输入电压Vin并且产生一个3.5伏或1伏的输出电压Vout，这是因为电压转换器尤其适合低压应用。图3所示的电压转换器可以是DC-DC电压转换器或AC-DC电压转换器。在DC-DC电压转换器的情况下，在输入电压终端之间设置转换电路，以产生转换的Vin。也可以根据特殊用途使用附加电路。例如，一个电压调整器可以相应地给Vin产生调整电压。
依然参见图3，电压转换器使用一个包括分别产生所需转换电压的第一、第二线圈52、54的变压器。为了产生直流输出Vout，第二线圈54的交流输出是通过第一、第二整流器10、40产生的。如参考符号10、40所示，整流器最好符合图1A-图1D和图2A-图2C所示的整流器。如图3的符号所示，整流器10可以在电气方面表现为MOSFET56，MOSFET56具有栅极至漏极短路，它与肖特基二极管58并列。MOSFET结构的寄生二极管在图3中也表示为参考数字60。同样，整流器40在电气方面表现为一个栅极至漏极短路的MOSFET，它具有表示为62的寄生二极管。主体层24的适当掺杂物浓度产生整流器40所需的电气特性。如图3所示，可以设置包括一个电感64和一个电容66的LC电路以便对整流器10、40的输出进行滤波。
鉴于整流器10、40工作的以上说明，人们将认识到，与现有技术相比，图3所示的电压转换器电路在各种用途中且尤其是电子器件的低压电源和DC-DC转换器的用途中具有明显优势。例如如上所述，整流器10、40具有低Vf和低阻抗，这与低压有关的用途中产生了理想的优势。尤其是，在图3的电路中，由二极管10、40严生的热量以及因产生这种热量而损失了功率一般小于加入现有技术的分立二极管的现有技术的器件。整流器10也包括一个作为与整流器一样的集成电路的一部分而加入的并列的肖特基二极管58，由此产生上述速度优势。本领域普通技术人员将认识到图3的电压转换器电路的进一步特性和优势。
当图3的示意图作为耗尽型N沟器件地示出了二极管40时，人们将认识到，整流器40也可以被用作增强型器件或作为P沟增强型或耗尽型器件。为特殊用途的需求而优选这样的实施方式。因此，图3的示意图应被视为加入了整流器每个替换实施例。整流器10也可应用作电路中的两个整流器，或者整流器40可被用于这些整流器。
参见图4A-图4L，在一系列的截面示意图中示出了本发明功率整流器优选实施例制造方法的工艺流程。图4A-图4K表示加工时的部分晶片，所示部分通常对应于图1B、2B中所示单一器件的小部分。当然，人们将认识到，如图所示的结构实际上在其中多个冲模一起加工的晶片表面上多次重复。
首先参见图4A，外延区13以常规方式形成在衬底11上。根据一个N沟器件表示工艺流程，因此，所示外延区13如图所示地成N型，它例如具有1014-1016cm-3的浓度范围。如果需要一个P沟器件，则搀杂物将代替N型地是P型，在这里应理解的是，所有这种搀杂区可以简单地从N型转换成P型和从P型转换成N型，以便形成一个P沟器件，对述每个加工步骤来说都是如此。
也可产生一个浓度更高的可选N型区15以适应沟道区的阈值电压。可注入区域15，以便提高搀杂物浓度，或可以在外延层13的最终生长期内注入更多的搀杂物，以便产生所需的更高浓度。如果器件以耗尽形式工作，则尤其需要区域15。为便于说明，在剩下的图中没有标注区域15，但应理解的是，在适当的情况下，层15可以是外延区13的上层。
参见图4B，在工艺流程的下一步骤中，在外延层13的表面上形成许多底座区42。底座区42构成有源区(或单元)的基本布局(图形)并具有对应于参见图1A、2A说明的理想单元布局的重复结构。底座图形的形成代表本发明工艺流程的必需的第一屏蔽步骤(在下述可选实施例中，可采用在先的屏蔽步骤以便在芯片的边缘和内部上放置保护环和插头区)。底座42最好由通常用来制造IC的任何电绝缘材料(如SiO2、Si3N4、CVD氧等)制成，并且以常规方式成长或存放。底座间隔距离为D，例如在本优选实施例中，该距离可以约为0.25微米-0.5微米和约为0.25微米。人们将认识到，此距离可以根据单元布局的几何形状增减，也可以随着未来技术的发展而缩短，该技术使得在保持所需器件控制特性的同时可以制造出更小的半导体结构。底座具有高度H。例如在本优选实施例中，H可以约为0.25微米-1.5微米，或约为0.25微米。但是，根据所用的特殊实施工艺、器件的特殊应用和/或半导体技术和设备，该高度可以在这个范围外变化。
参见图4C，氧化物层70成形于底座和衬底表面上，一部分氧化物层将最终变成上述栅极氧化物18。最好使用一个薄氧化物层，以便更精确地控制器件阈值电压。例如，尽管根据整个器件所需特性而采用25埃-500埃的范围，但目前优选约为50埃的氧化物层厚度。
参见图4D、图4E，示出了工艺流程的下一步骤。如图4D所示，层76置于氧化物层70的上面(在图4D中，因为氧化物层的功能与其下面的底座区功能相同，所以没有标注在座区42上面的氧化物层70)。随后，采用各向异性的蚀刻来除去一部分层76，仅剩下底座侧壁上的部分77，如图4E所示。如该领域普通技术人员将认识到的，这是形成间隔的标准方法。然后实施空穴硼注入以形成p-型区24(或在P沟器件的情况下，使用n-型注入以形成n-型区)。在没有使用任何光掩模的情况下，间隔77被用于确定p-型区24的注入。在注入之后，间隔77被移去，因此如此选择制造这些间隔的材料，即与所需的工艺流程兼容的同时，所述材料适用于简单的沉积和随后的蚀除。例如，间隔77可以是通过常规方法沉积的多晶硅间隔。选择间隔77厚度以确定P型注入的边界和由此确定有源沟道的一边。例如在本优选实施例中，间隔77可以约为500埃-1000埃或尤其是500埃。P型区注入范围可以是适当的P型搀杂物如硼(或在P沟器件的N型区的情况下，是N型搀杂物如砷)的约1015-1018cm-3。一些斜面将不可避免地出现在间隔77侧壁上，由此一来，可以精确地控制P型注入边界的侧定位。因此，选择间隔77以允许P型区边界侧定位的这种不确定性。
人们将认识到，对最大衰减电压来说，在这种注入后产生的p-n结的形状不是最佳的。在这种情况下，使用附加步骤以重塑结点形状是必要的。在确定了间隔后，这个工作可通过多种不同能量的注入或通过引入一个或多个用于附加注入的“中间”间隔来完成。在这种情况下，总剂量将决定表面的p浓度峰值并因此决定所引起的V阈值。
参见图4F，它示出了除去第一间隔77后的工艺流程。如图所示，P型区24略微离开底座42的边缘。因此，沟道区边界同样离开此区域并产生更好的器件控制特性，尽管在底座或间隔侧壁形成时有不可避免的波动。
参见图4G，在工艺流程的下个步骤中，导电层72成形于氧化物层70的上面。导电层72最好是一个金属薄层，金属层可以是由许多适用金属如钛、钼和镍中的任何一种制成的并且可以是按照常规方式沉积而成的。导电层72的一部分将最终成为图1A-图1D和图2A-图2C的实施例所述的栅极20。在本优选实施例中，金属层72较薄如为100埃-250埃。该薄金属层允许在不丧失对栅极阈值控制的情况下保持单元的几何形状。
参见图4H，在工艺流程的下一步骤中，第二层78沉积于导电层72上。层78可以是按可控厚度T2沉积的多晶硅。通过层78的各向异性蚀刻而产生的间隔的厚度T2大于T1并且确保了在对应于P型区24的表面P浓度和漏极区的高浓度N搀杂物之间没有相互干扰。尤其是，在本优选实施例中，第二层78的厚度T2可以约为500埃-2000埃。
参见图4I，对应于由间隔20、32构成复合间隔地进行层78的反应离子蚀刻或其它适当的各向异性蚀刻地，示出了工艺流程的下个步骤。最好一直进行间隔成形蚀刻，直至在如图4I所示的一部分P型区24上如露出下面的硅表面。在32处示出剩下的第二间隔。
参见图4J，示出了工艺流程的下一步骤。在此步骤中，沉积薄金属层80。金属层80可以由钛、钼、镍或现有技术已知的其它适当金属构成，以便形成具有所需的导电性的硅化物。层80可以用现有技术已知的常规方式沉积。
参见图4K，如图4K的垂直线所示地注入金属层80。例如在N型漏极的情况下，可以在约1019-1021cm-3的范围内注入砷(在P沟器件的情况下，在金属层80中提供浓度相似的P型注入物如硼)。
参见图4L，示出了本发明工艺流程中的下一步骤。所用方法采用快速热处理步骤，无论金属在何处接触硅，该步骤都将金属层80转换成硅化物(如硅化钛)。不与硅接触的金属层21部分将不被转换成硅化物。例如，快速热处理(RTP)步骤可以在约600℃-700℃的温度下短暂进行，从而完成了转换处理。所产生的转换金属如图4L中所示地成为漏极触点14，该触点可以被完全或部分地转换成硅化物。此外，在硅化物形成器件，下面的漏极触点14的一部分被转换成硅化物，从而形成一体的衬底/硅化物触点。另外，RTP加工造成搀杂物扩散到衬底中地形成浅漏极区22。这个非常浅的漏极区非常精确地确定了沟道区边界的宽度W如约200埃-1500埃。
根据所制造的整流器，即图1A-图1D所示的器件或图2A-2C所示器件是否通过所示工艺进行加工，在这一点上，工艺流程是不同的。为了加工器件40，如图4M所示地进行处理，其中包括在层14上面形成金属阻挡层30如镍化钛的传统工序。随后，器件40的其余部分通过传统方法进行加工，所述方法包括用于单独的芯片触点金属化的屏蔽步骤、使衬底11变薄和形成源极触点12。
根据制作器件10的工艺流程，在层80的RTP加工后，该方法进至图4M所示的步骤。在RTP步骤中，底座42的敞开顶部具有抑制硅化钛形成的暴露底座的二氧化硅表面。然后，在底座区42上的金属层80局部如未被转换成钛硅化物的钛被蚀刻掉，从而露出下面的二氧化硅底座。随后是可选择的二氧化硅蚀刻如HF蚀刻，二氧化硅蚀刻把二氧化硅底座42一直蚀刻到下面外延层13的硅。所产生的结构具有先前的底座区，所述底座区现在冲着下面的硅敞开，而其余部分被漏极和漏极金属化层14(如硅化钛层80的其余部分)覆盖。
接着，工艺流程进至如图4N所示的肖特基金属阻挡层28的沉积。选择金属化层28以产生所需的肖特基阻挡电压；例如，金属化层可以如现有技术已知地由钼、铝、铂等或为产生理想阻挡层高度而选择的金属与硅的组合物构成。在肖特基金属阻挡层28沉积之后是第二热处理步骤，如一个快速热处理步骤，以便形成位于外露底座区(如图1A中所示的区26)底部上的肖特基阻挡层。然后，在层28上沉积常见的镍化钛层或其它阻挡层(未显示)且进行传统的金属化和钝化步骤。就象在制造器件40时那样，随后是芯片金属化屏蔽和沉积步骤、衬底11变薄和形成源极触点12的步骤。
本领域普通技术人员可以认识到，上述工艺流程在整体加工成本和因而在器件制作成本方面有很大优势。尤其是，所述工艺流程仅需要两个屏蔽步骤如用于形成底座区和用于芯片金属化的屏蔽步骤，与用于同步整流器的功率MOSFET器件的成形所用的多步加工方法相比，这产生了显著的成本优势。这种方法还确保了器件的可重复性并因而有很高的生产率。另外，人们可以认识到，所示方法产生了能形成非常小的沟道宽度的能力并允许在器件表面上有大量的有源单元，这是因为可以如此形成亚微型器件沟道的几何形状，即可以集成电路芯片上提供高达1亿个/平方厘米的有源区。这产生了低Vf和低阻抗。例如，可以产生约0.1伏-0.5伏的Vf。本领域普通技术人员可以认识到上述加工的进一步优势。
参见图5A、图5B，对应于把电触垫片包围到集成电路芯片上的保护环地示出了本发明的另一个方面。图5A和图5B所示的集成电路对应于集成电路的边界部。根据专周于整流器特殊用途的电压和电流范围，保护环可能是必需的。
确切地说，参见图5A、图5B，形成了一个环形保护环。例如，保护环100可以是成圆形、正方形或矩形的环状。如图5B概括所示地，保护环100的尺寸通常被设定为大于器件有源部分的独立单元，例如，可以沿保护环的一侧而设定为3微米-10微米，例如，目前优选约为5微米。在N沟有源器件的情况下，保护环100最好由比较深的P型区104构成(或在P沟有源器件的情况下，由N型区构成)。例如，可以使用一个深约2000埃-10000埃的约1015-1016cm-3的硼注入。一个更浅的P+接触区106成形于P型区104的上面，从而产生与金属化层良好的欧姆接触。例如，P+接触区可以包含浓度约为1018-1019cm-3的硼注入物。
如图5B进一步所示地，保护环注入物104和106最好抵靠着邻近单元15的主体区24，从而保护环有效地产生了单元主体区24的延长。这样一来，有关的扩散区104产生了一个低场阻挡结，其外延区13靠近集成电路芯片边界部和触点102，该外延区最易于破损。因此，人们将认识到，图5A、5B所示的保护环结构在减少不希望出现的本发明功率整流器有源单元中的寄生二极管的破损方面产生了显著优势。
参见图6A、6B，示出了本发明的另一个方面，它采用了遍布器件上表面地加入的多各插头区120。如此设置插头区12，即确保功率整流器单元的有源主体区具有与N型区一样的电势，从而它们不“漂移”。正如从现有技术中知道的那样，存在这种漂移区会造成有害的且不可预知的后果，如转换速度变化或单元的启动或关闭发生故障。因为器件整个表面的绝大部分被用作有源区，所以最好多多少少均匀地在整个表面上分布这种插头120。这种分布产生了用于电荷流动的相似阻抗通路，它防止了电压漂移区的形成。例如，插头区120可以占器件总表面积的约1％-10％并且如图6B所示地如此放置，机插头区120的外周被许多个有源单元15包围着。尽管许多个独立单元15如图所示地位于单个插头区120的四周，但这个例子不意味着是标准，例如，至少100个有源单元15可以被放置在一个独立的插头区120的周围。例如，目前优选的插头区120的侧面尺寸可以约为30微米。尽管图6B示出了一个正方形插头区120，但其它几何形状也是可行的，例如，可以使用加长的矩形区或其它多边形插头区120。
插头区120最好包括与参见图5A、5B所述的保护环结构的两个区相似的一个较深P-区122和一个较浅P+区124。例如，P-区122可以包括一个用于N沟器件区的深2000埃-10000埃的约1015-1016cm-3的硼注入物，而浅的P+区124可以包括一个浅的约1018-1019cm-3的硼注入物。还如图显示，用于插头区120的P+注入物最好与靠近有源单元的P型区24及接触区22成为一体，以便确保所有这些区保持相同的电势，以防止绝缘区漂移至不同的电势。
插头区120和保护环100最好通过唯一的屏蔽步骤产生，以便确定P-和P+注入物，屏蔽和注入步骤在参见图4B所述的底座形成步骤前进行。因为除去了一个会使整个屏蔽加工步骤从3步增加到4步的屏蔽步骤，所以这个唯一的用于插头区和保护环的屏蔽步骤在器件制造方面产生了显著的成本节约。由于屏蔽制作在器件制造成本中占相当大的比例，所以人们将认识到，唯一的屏蔽步骤将大大节约成本；如差不多节约了器件制造成本的20％-25％。因为附加的屏蔽步骤将带来延长一批晶片的总加工时间的额外时间，所以加工的生产量也提高。
因而，人们将认识到，本发明提供了一种功率整流器和一种与现有技术相比产生明显优势的整流器制造方法。尤其是，这样的优势包括低阻抗、低前向电压Vf、快速恢复和良好的器件电气性能的可靠性并因而很高的生产率。
参见图7，示出了一个根据本发明另一方面的使用钳位电路的计算机主板。主板包括一个其上安放计算机电路的电路板200，计算机电路包括一个处理器210和与其它常用元件如表示为ROM212内存和其它随特殊计算机变化而变的常用电路(未显示)。总线214和时钟线216也如图所示地与电路连接。在目前的高性能个人电脑中，例如总线214、216可以传输低压信号如1伏-3伏，该低压信号在GHZ级内工作。因此，这些信号可能产生RF辐射，尤其在总线终端部上。为减小或消除此辐射，在靠近终端的部分将钳位电路用于总线和时钟线。尤其是，总线钳位电路222包括一个根据上述实施例之一的整流器10(或40)，它通过导线224连接至接地线226。同样地，时钟线钳位电路228包括一个通过导线220连接至接地线226的整流器10(或40)。由于整流器10、40的高速和非常低的Vf的特性，不论这些信号具有高速和低操作电压水平，这些钳位电路最终将总线和时钟线信号钳位接地，最终从这些线上抑制或消除了RF辐射。本领域普通技术人员将认识到，可以使用整流器10、40将更精密的钳位电路用于这种替换钳位电路设计方案并且这种替换设计方式落在本发明的范围内。
人们应该认识到，上述的优选实施例说明其本质只是示范性的，在保持在本发明范围内的情况下，可以对器件结构和工艺流程进行各种修改。虽然，上述具体特征和范围被描述成是优选的和有利的等等，但这种具体特征和范围不应被视为是本发明的主要或关键要素，除非特别声明。
Claims (39)
1.一种整流器，它包括：
一个具有第一主表面和第二主表面的半导体衬底；
许多在该第一主表面上的有源单元，每个单元包括一个沟道区、一个栅极氧化物、一个在所述栅极氧化物之上的栅极、一个漏极区和一个漏极触点，所述漏极触点包含有与漏极触点区成一体的金属硅化物；
分别在第一和第二主表面上的第一电触点和第二电触点，所述第一电触点和第二电触点确定了电流在这些主表面之间垂直流经多个有源单元的流动路径。
2.如权利要求1所述的整流器，其特征在于，所述有源单元的该沟道区是环形的并且环形横截面的宽为200埃-1500埃。
3.如权利要求1所述的整流器，其特征在于，所述栅极包括一个厚100埃-250埃的金属层。
4.如权利要求1所述的整流器，其特征在于，所述漏极触点包括一个厚100埃-200埃的层。
5.如权利要求1所述的整流器，其特征在于，所述漏极触点是钛、钼或镍的硅化物。
6.如权利要求1所述的整流器，其特征在于，所述栅极氧化物是厚50埃的二氧化硅层。
7.如权利要求3所述的整流器，其特征在于，所述栅极金属是从包括钛、钼和镍的组合中选出的。
8.如权利要求1所述的整流器，其特征在于，置于所述衬底上的单元的数量为每平方厘米2000万到1亿个。
9.如权利要求1所述的整流器，其特征在于，每个单元进一步包括一个在所述栅极上的高搀杂多晶硅层，所述金属硅化物与所述多晶硅成一体。
10.如权利要求9所述的整流器，其特征在于，所述多晶硅层厚500埃-2000埃。
11.如权利要求1所述的整流器，其特征在于，所述器件具有0.1伏-0.5伏的Vf。
12.如权利要求3所述的整流器，其特征在于，除了在所述栅极氧化物上形成的部分之外，所述金属栅极层还具有一个垂直部。
13.如权利要求1所述的整流器，其特征在于，所述有源单元进一步包括一个在所述沟道区下面的并具有与所述漏极触点区相反的导电类型的主体区。
14.一种集成电路半导体整流器，它包括：
一个具有一个上表面和一个下表面的且搀杂了第一导电类型搀杂物的硅衬底；
许多由在所述衬底的上表面上形成的二氧化硅制成的底座区；
一个由二氧化硅制成的并靠近每个底座区地成形于该衬底的上表面上的栅极氧化层；
一个在所述栅极氧化层上形成的导电栅极层；
许多靠近每个底座区地成形于该衬底内的且包含第二导电类型搀杂物的主体区；
许多靠近每个底座区地成形于衬底内的且被置于所述主体区上的漏极区，它们以比所述衬底高的浓度含有第一导电类型搀杂物；
一个包括一个在所述的多个漏极区上形成的且与该栅极电接触的导电层的漏极触点，至少该导电层的一部分包含与漏极区的硅底成一体的硅化物；
一个电连接至该漏极触点的上电触点；
一个与该衬底的下表面电连接的下电触点，所述上、下电触点确定了电流在该衬底的上、下表面之间的垂直流动路径。
15.如权利要求14所述的整流器，其特征在于，它进一步在各底座区附近包括多个在该上表面上的肖特基二极管区并在所述上、下表面之间限定出平行的电流流动路径，每个肖特基二极管包括一个直接与所述半导体衬底接触的肖特基金属层。
16.如权利要求14所述的整流器，其特征在于，所述有源单元是环形的，所述肖特基二极管置于环形的有源单元内。
17.如权利要求15所述的整流器，其特征在于，所述肖特基金属由钛、二硅化钛、钼、铝、铂和钼、铝或铂的硅化物构成。
18.如权利要求14所述的整流器，其特征在于，所述漏极区被搀杂了1019-1021cm-3的N型搀杂物。
19.一种制造整流器的方法，包括下述步骤：
提供一个硅半导体衬底，该衬底有一个上表面和一个下表面；
在该半导体衬底的上表面上形成许多底座；
靠近底座地在该衬底上形成一个栅极氧化物；
靠近所述底座的侧壁地形成第一间隔；
第一次把第一导电类型搀杂物注入所述半导体衬底，通过第一间隔从侧面确定了搀杂区；
在所述栅极氧化物层上形成一个导电的栅极层；
靠近所述底座的侧壁地在所述栅极层上形成第二间隔；
蚀刻该导电的栅极层以便在相邻的第二间隔之间露出衬底；
在第二间隔和外露衬底上沉积一个和硅一起形成硅化物的金属层；
第二次注入第二导电类型搀杂物，通过第二间隔从侧面确定第二注入区并且它渗透所述金属层；
在一定温度下加热处理该半导体衬底，该温度可以将至少位于衬底上的部分金属层转换成硅化物并使第二导电类型搀杂物从所述金属层扩散至所述衬底中地形成一个浅的漏极区；
第一、第二搀杂物和所述热处理步骤确定了许多靠近所述底座并低于所述栅极氧化物的沟道区；
分别在所述上表面和下表面上形成第一、第二导电接触层，以便在这些表面之间产生电流流动路径。
20.如权利要求19所述的方法，其特征在于，它进一步包括在形成第二间隔之前除去第一间隔。
21.如权利要求20所述的方法，其特征在于，第一间隔是多晶硅。
22.如权利要求21所述的方法，其特征在于，除去第一间隔的步骤包括一个可选择的多晶硅蚀刻步骤。
23.如权利要求19所述的方法，其特征在于，第二间隔由搀杂型多晶硅组成。
24.如权利要求19所述的方法，其特征在于，所述栅极层是厚100埃-250埃的金属层。
25.如权利要求19所述的方法，其特征在于，所述金属层厚100埃-200埃。
26.如权利要求19所述的方法，其特征在于，蚀刻该栅极层的步骤进一步包括一直蚀刻位于间隔之间的栅极氧化物的暴露的水平部分，直到下面的半导体衬底。
27.如权利要求19所述的方法，其特征在于，热处理包括快速热处理。
28.如权利要求19所述的方法，其特征在于，第一搀杂物是硼，第二搀杂物是砷。
29.如权利要求19所述的方法，其特征在于，所述金属层由钼、钛或镍构成。
30.如权利要求19所述的方法，其特征在于，第二间隔由多晶硅构成。
31.如权利要求30所述的方法，其特征在于，所述金属层的热处理进一步包括在多晶硅第二间隔的暴露面上形成硅化物。
32.如权利要求19所述的方法，其特征在于，所述底座成形包括使底座间隔0.25微米-0.5微米。
33.如权利要求19所述的方法，其特征在于，它进一步包括，在所述底座成形步骤前，在各自的插头区和保护环区内形成多个第一导电类型的插头注入物和保护环注入物。
34.如权利要求33所述的方法，其特征在于，所述插头注入物和保护环注入物产生1015-1016cm-3的峰值浓度。
35.如权利要求33所述的方法，其特征在于，使用唯一的掩模来形成插头区和保护环区。
36.如权利要求33所述的方法，其特征在于，所述插头注入物和保护环注入物进一步包括一个1017-1019cm-3的浅注入物。
37.如权利要求19所述的方法，其特征在于，它进一步包括：
产生一个或多个可除去的中间间隔的步骤；
为获得所产生的p/n结的特定形状，附加地注入第一导电类型搀杂物。
38.一种计算机主板，包括：
一块电路板；
一个处理器；
在所述电路板上的且连接所述处理器和在端部上的终端的总线；
一根在电路板上的接地线；
一个在总线端部附近把总线电连接到所述接地线上的钳位电路，所述钳位电路包括一个整流器，所述整流器包括：
一个具有第一主表面和第二主表面的半导体衬底；
许多在第一主表面上的有源单元，每个单元包括一个沟道区、一个栅极氧化物、一个在所述栅极氧化物之上的栅极、一个漏极区和一个包含与该漏极区成一体的金属硅化物的漏极触点；
分别在第一和第二主表面上的第一、第二电触点，第一和第二电触点确定电流在这些主表面之间流经多个有源单元的流动路径。
39.如权利要求38所述的计算机主板，其特征在于，所述整流器具有0.1伏-0.5伏的Vf。
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| US7250668B2 (en) * | 2005-01-20 | 2007-07-31 | Diodes, Inc. | Integrated circuit including power diode |
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