DE4121052C2 - Gleichrichteranordnungen für integrierte Schaltkreise - Google Patents

Description

Die Erfindung betrifft Gleichrichteranordnungen für integrierte Schaltkreise nach den Obergriffen der Ansprüche 1 und 2, wie sie aus der EP 00 52 860 A2 bekannt sind.

Nach dem Stand der Technik werden integrierte Gleichrichter aus einer Kombination von Dioden und Z-Dioden oder Dioden und Feldeffekttransistoren gebildet. So ist aus der EP 52 860 eine monolithisch integrierte Gleichrichter-Brückenschaltung mit zwei Feldeffekttransistoren in einem Brückenzweig und zwei Dioden im anderen Brückenzweig bekannt. In einer ersten Version des dort beschriebenen Gleichrichters sind zwei Feldeffekttransistoren vom Verarmungstyp vorgesehen, deren Source- und Gate-Elektroden jeweils mit einem Wechselspannungseingang verbunden sind. Die zwei Drain-Elektroden der beiden Feldeffekttransistoren sind miteinander verbunden und bilden den negativen Ausgang des Gleichrichters. Der positive Ausgang wird von den verbundenen Kathoden der beiden Dioden gebildet, deren Anoden mit jeweils einem der beiden Wechselspannungseingänge verbunden sind. In der zweiten Version des bekannten Gleichrichters sind zwei Feldeffekttransistoren von Enhancement anstatt vom Verarmungstyp vorgesehen. Dann sind jeweils die Source-Elektrode des einen mit der Gate-Elektrode des anderen Feldeffekttransistors und einem der beiden Wechselspannungseingänge verbunden. Die weitere Beschaltung ist identisch zu der aus der ersten Version bekannten. Nachteilig ist bei diesen bekannten Gleichrichterschaltungen der große Platzbedarf der Dioden, das Vorliegen unterschiedlicher Einzelelemente und bei CMOS-Schaltungen Technologieinkompatibilitäten.

Aufgabe der Erfindung ist es daher, eine Gleichrichteranordnung für integrierte Schaltkreise anzugeben, die mit wenigen Einzelelementen auskommt und die mit der CMOS-Technologie voll kompatibel ist. Diese Aufgabe wird gelöst durch eine Gleichrichteranordnung mit den kennzeichnenden Merkmalen des Anspruchs 1.

Im folgenden ist die Erfindung anhand eines Ausführungsbeispiels erläutert.

Fig. 1 zeigt das Prinzipschaltbild einer erfindungsgemäßen Gleichrichteranordnung. Die Schaltung besteht aus zwei p-Kanal-MOS-Feldeffekttransistoren vom Enhance­ ment-Typ, die neben Source-, Gate- und Drain-Anschluß auch einen Bulk-Anschluß aufweisen. Der Gate- und der Source-Anschluß des ersten Feldeffekttransistors 1 sind miteinander verbunden und bilden den ersten Wechsel­ spannungseingang IN1. Gate- und Source-Anschluß des zweiten Feldeffekttransistors sind ebenfalls verbunden und bilden den zweiten Wechselspannungseingang IN2. Die Drain-Anschlüsse der beiden Feldeffekttransistoren sind miteinander verbunden und bilden den negativen Gleich­ spannungsausgang der Gleichrichterschaltung. Der posi­ tive Ausgang der Gleichrichterschaltung wird von den verbundenen Bulk-Anschlüssen der beiden Feldeffekttran­ sistoren gebildet.

Fig. 2 zeigt einen Querschnitt durch eine Realisierung der Schaltung in einem integrierten Schaltkreis. In ei­ nem Substrat des n-Leitungstyps werden die Source- und Drain-Gebiete der beiden Feldeffekttransistoren 1, 2 durch p⁺-dotierte Zonen gebildet. Über dem zwischen Source und Drain liegenden Kanalgebiet befindet sich die Gate-Elektrode. Zur besseren Übersicht sind die beiden in der Gleichrichterschaltung ausgenutzten Bulk- Dioden 3, 4 eingezeichnet. Sie werden gebildet durch den Übergang vom p⁺-dotierten Source-Gebiet zum n-do­ tierten Substrat.

Zur Erläuterung der Funktion des Gleichrichters be­ trachtet man zunächst den Extremfall, daß IN1 positiver ist als IN2. In diesem Fall leitet die Bulk-Diode 3 während die Bulk-Diode 4 sperrt. Der V_DD-Anschluß wird positiv, da der Bulk positiv wird. Der erste Transi­ stor 1 sperrt, da kein Feld zwischen Gate und Bulk auf­ gebaut wird. Der zweite Transistor 2 leitet, da ein Feld zwischen dem Gate und dem Bulk aufgebaut wird und zusätzliche Ladungsträger in den Kanalbereich gelangen. Der V_SS-Anschluß wird daher negativ. Ist IN1 negativer als IN2 so wird der Bulk durch die Bulk-Diode 4 positiv leitend. In diesem Fall leitet der erste Transistor 1 und der zweite Transistor 2 sperrt.

Die erfindungsgemäße Gleichrichteranordnung kann auch mit zwei n-Kanal-Enhancement-MOSFETs aufgebaut werden. Dafür ist jeweils der Gate-Anschluß des einen Feldef­ fekttransistors mit dem Source-Anschluß des anderen Feldeffekttransistors zu verbinden. Die verbundenen Drain-Anschlüsse der beiden Feldeffekttransistoren bil­ den nun den positiven Gleichspannungsausgang, die Bulk- Anschlüsse der beiden Transistoren bilden den negativen Gleichspannungsausgang.

Die Erfindung kann vorteilhaft in integrierten CMOS- Schaltungen eingesetzt werden, die durch ein äußeres Wechselfeld mit Energie versorgt werden.

Claims (2)

1. Gleichrichteranordnung für integrierte Schaltkreise mit zwei MOS-Feldeffekttransistoren, bei denen jeweils der Gate-Anschluß mit dem Source-Anschluß verbunden ist und je einen der beiden Wechselspannungseingang bildet, wobei die Drain-Anschlüsse der beiden MOS-Feldeffekttransistoren miteinander verbunden sind und den negativen Gleichspannungsausgang bilden, dadurch gekennzeichnet, daß die MOS-Feldeffekttransistoren vom p-Kanal-Enhancement-Typ sind und daß die Bulk-Anschlüsse der beiden MOS-Feldeffekttransistoren miteinander verbunden sind und den positiven Gleichspannungsausgang bilden.

2. Gleichrichteranordnung für integrierte Schaltkreise mit zwei MOS-Feldeffekttransistoren, bei denen jeweils der Gate-Anschluß des einen Feldeffekttransistors mit dem Source-Anschluß des anderen Feldeffekttransistors verbunden ist und je einen der beiden Wechselspannungseingänge bildet, wobei die Drain-Anschlüsse der beiden Feldeffekttransistoren miteinander verbunden sind und den positiven Gleichspannungsausgang bilden, dadurch gekennzeichnet, daß die MOS-Feldeffekttransistoren vom n-Kanal-Enhancement-Typ sind und daß die Bulk-Anschlüsse der beiden Feldeffekttransistoren miteinander verbunden sind und den negativen Gleichspannungsausgang bilden.