JPH0997904A - 半導体装置 - Google Patents
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- JPH0997904A JPH0997904A JP7255058A JP25505895A JPH0997904A JP H0997904 A JPH0997904 A JP H0997904A JP 7255058 A JP7255058 A JP 7255058A JP 25505895 A JP25505895 A JP 25505895A JP H0997904 A JPH0997904 A JP H0997904A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
(57)【要約】
【課題】 マスクの合わせずれから生じるしきい電圧の
上昇及びオン抵抗の上昇を防止する。 【解決手段】 溝を横切る方向で、かつ第１半導体層の
表面に平行方向のゲート電極層の長さｐを、ｐ／２−ｍ
−ｘ＞ｑを満足するよう設定する。ここで、ｍは第１半
導体層の表面に平行方向における前記溝の中心Ｃ１と前
記ゲート電極層の中心Ｃ２との距離、ｑは前記第１半導
体層の表面に平行方向における前記溝の中心Ｃ１と前記
溝の表面の前記第２半導体層と前記第３半導体領域との
境界との距離、ｘは前記第１半導体層の表面に平行方向
においてゲート酸化膜がゲート電極層端部で厚くなる部
分の長さである。これにより、溝の表面のベース層とソ
ース層の境界（Ｔ）において、ゲート酸化膜の膜厚が均
一で薄い部分（λの間）であるため電界の緩和を抑制で
きる。よって、しきい電圧が上昇しない。
上昇及びオン抵抗の上昇を防止する。 【解決手段】 溝を横切る方向で、かつ第１半導体層の
表面に平行方向のゲート電極層の長さｐを、ｐ／２−ｍ
−ｘ＞ｑを満足するよう設定する。ここで、ｍは第１半
導体層の表面に平行方向における前記溝の中心Ｃ１と前
記ゲート電極層の中心Ｃ２との距離、ｑは前記第１半導
体層の表面に平行方向における前記溝の中心Ｃ１と前記
溝の表面の前記第２半導体層と前記第３半導体領域との
境界との距離、ｘは前記第１半導体層の表面に平行方向
においてゲート酸化膜がゲート電極層端部で厚くなる部
分の長さである。これにより、溝の表面のベース層とソ
ース層の境界（Ｔ）において、ゲート酸化膜の膜厚が均
一で薄い部分（λの間）であるため電界の緩和を抑制で
きる。よって、しきい電圧が上昇しない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の構造
に関し、その単体または半導体素子を組み込んだＩＣ等
に採用して好適である。
に関し、その単体または半導体素子を組み込んだＩＣ等
に採用して好適である。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば特公表93/03502
号公報や特開昭62-12167号に開示された製造方法があ
る。図２４は同公報のＭＯＳＦＥＴの断面図であり、図
２５〜図３６は特公表93/03502号公報におけるＭＯＳＦ
ＥＴの製造工程を示す断面図である。以下にその製造工
程を簡単に説明する。
する構造の従来の製造方法として例えば特公表93/03502
号公報や特開昭62-12167号に開示された製造方法があ
る。図２４は同公報のＭＯＳＦＥＴの断面図であり、図
２５〜図３６は特公表93/03502号公報におけるＭＯＳＦ
ＥＴの製造工程を示す断面図である。以下にその製造工
程を簡単に説明する。
【０００６】まず、図２５に示されるように、ｎ+ 型シ
リコンからなる半導体基板１の主表面にｎ- 型のエピタ
キシャル層２を成長させたウエハ２１を用意する。この
半導体基板１はその不純物濃度が１０20ｃｍ-3程度にな
っている。また、エピタキシャル層２はその厚さが７μ
ｍ程度で、その不純物濃度は１０16ｃｍ-3程度となって
いる。このウエハ２１の主表面を熱酸化して厚さ６０ｎ
ｍ程度のフィールド酸化膜６０を形成し、その後レジス
ト膜６１を堆積して公知のフォトリソ工程にてセル形成
予定位置の中央部に開口するパターンにレジスト膜６１
をパターニングする。そして、このレジスト膜６１をマ
スクとしてボロン（Ｂ+ ）をイオン注入する。
リコンからなる半導体基板１の主表面にｎ- 型のエピタ
キシャル層２を成長させたウエハ２１を用意する。この
半導体基板１はその不純物濃度が１０20ｃｍ-3程度にな
っている。また、エピタキシャル層２はその厚さが７μ
ｍ程度で、その不純物濃度は１０16ｃｍ-3程度となって
いる。このウエハ２１の主表面を熱酸化して厚さ６０ｎ
ｍ程度のフィールド酸化膜６０を形成し、その後レジス
ト膜６１を堆積して公知のフォトリソ工程にてセル形成
予定位置の中央部に開口するパターンにレジスト膜６１
をパターニングする。そして、このレジスト膜６１をマ
スクとしてボロン（Ｂ+ ）をイオン注入する。
【０００７】レジスト剥離後、熱拡散により図２６に示
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
【０００８】次に、図２６に示すように、ウエハ２１の
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
【０００９】次に、図２７に示すように、窒化シリコン
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２８に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２８に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
【００１０】次に、図２９に示すように、ＬＯＣＯＳ酸
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
０に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２６に示す工程において前もって
形成したｐ型拡散層６２と、図２９に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
０に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２６に示す工程において前もって
形成したｐ型拡散層６２と、図２９に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
【００１１】次に、図３１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図２９に示
す工程においてボロンをイオン注入した場合と同様に、
ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部
分が自己整合位置になり、イオン注入される領域が正確
に規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図２９に示
す工程においてボロンをイオン注入した場合と同様に、
ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部
分が自己整合位置になり、イオン注入される領域が正確
に規定される。
【００１２】次に、図３２に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図２９
〜図３２の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図２９
〜図３２の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
【００１３】次に、図３３に示すように、ＬＯＣＯＳ酸
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３４に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３４に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
【００１４】次に、図３５に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３６に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３６に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００１５】そして、図２４（ｂ）に示すように、ウエ
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicate
Glass ）からなる層間絶縁膜１８を形成し、その一部
にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、前記コンタク
ト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソ
ース層４とにオーミック接触させる。さらに、アルミニ
ウム膜保護用としてプラズマＣＶＤ法等により窒化シリ
コン等よりなるパッシベーション膜（図示略）を形成
し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３
層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体
基板１にオーミック接触をとる。
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicate
Glass ）からなる層間絶縁膜１８を形成し、その一部
にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、前記コンタク
ト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソ
ース層４とにオーミック接触させる。さらに、アルミニ
ウム膜保護用としてプラズマＣＶＤ法等により窒化シリ
コン等よりなるパッシベーション膜（図示略）を形成
し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３
層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体
基板１にオーミック接触をとる。
【００１６】
【発明が解決しようとする課題】以上従来の技術で示し
た製造方法により作製した縦型ＭＯＳＦＥＴは、ＬＯＣ
ＯＳ酸化により溝を形成し、この溝の側壁にチャネルを
形成する。しかしゲート電極の溝から基板表面までの長
さについては限定がない。したがって、ポリシリコン膜
をパターニングしゲート電極を形成するとき、マスクの
合わせずれにより溝の中心に対してゲート電極の中心が
ずれ、ゲート電極が溝の側壁のソース層とベース層の境
界まで溝から延長されていないために電界が緩和され、
しきい電圧が上昇し、オン抵抗が上昇するという問題が
あった。
た製造方法により作製した縦型ＭＯＳＦＥＴは、ＬＯＣ
ＯＳ酸化により溝を形成し、この溝の側壁にチャネルを
形成する。しかしゲート電極の溝から基板表面までの長
さについては限定がない。したがって、ポリシリコン膜
をパターニングしゲート電極を形成するとき、マスクの
合わせずれにより溝の中心に対してゲート電極の中心が
ずれ、ゲート電極が溝の側壁のソース層とベース層の境
界まで溝から延長されていないために電界が緩和され、
しきい電圧が上昇し、オン抵抗が上昇するという問題が
あった。
【００１７】また、ゲート電極端部での電界集中を緩和
するために、ゲート電極を酸化してゲート電極端部下の
ゲート酸化膜を厚くするが、このソース層とベース層の
境界の上のゲート酸化膜の膜厚が厚いと、電界が緩和さ
れているためしきい電圧が上昇し、オン抵抗が上昇する
という問題があった。そこで、本発明の目的はマスクの
合わせずれから生じるしきい電圧の上昇及びオン抵抗の
上昇を防止できる半導体装置を得ることである。
するために、ゲート電極を酸化してゲート電極端部下の
ゲート酸化膜を厚くするが、このソース層とベース層の
境界の上のゲート酸化膜の膜厚が厚いと、電界が緩和さ
れているためしきい電圧が上昇し、オン抵抗が上昇する
という問題があった。そこで、本発明の目的はマスクの
合わせずれから生じるしきい電圧の上昇及びオン抵抗の
上昇を防止できる半導体装置を得ることである。
【００１８】
【課題を解決するための手段】上記のように構成された
請求項１の発明によれば、第３半導体領域に、ケミカル
ドライエッチングにより第３半導体領域の表面から所定
深さを有する初期溝を形成し、その初期溝をＬＯＣＯＳ
酸化し、しかる後にＬＯＣＯＳ酸化膜を除去することに
より溝を形成するため、溝の格子欠陥が少なくなり、オ
ン抵抗を更に低減させることができる。更に、数１式で
表される関係があるため、ゲート電極（９）とソース電
極（１９）の間に電圧が印加されると、溝（５０）の表
面のベース層（１６）とソース層（４）の境界（Ｔ）に
おいて、ゲート酸化膜（８）の膜厚が均一で薄い部分
（λの間）ため電界の緩和を抑制できる。これにより、
しきい電圧、即ちチャネル（５）の表面に電子が蓄積さ
れチャネルが形成されるときのゲート電圧が上昇するこ
となく、チャネル（５）の表面に電子が蓄積され（チャ
ネルが形成され）るため、オン抵抗を低下することがで
きる。
請求項１の発明によれば、第３半導体領域に、ケミカル
ドライエッチングにより第３半導体領域の表面から所定
深さを有する初期溝を形成し、その初期溝をＬＯＣＯＳ
酸化し、しかる後にＬＯＣＯＳ酸化膜を除去することに
より溝を形成するため、溝の格子欠陥が少なくなり、オ
ン抵抗を更に低減させることができる。更に、数１式で
表される関係があるため、ゲート電極（９）とソース電
極（１９）の間に電圧が印加されると、溝（５０）の表
面のベース層（１６）とソース層（４）の境界（Ｔ）に
おいて、ゲート酸化膜（８）の膜厚が均一で薄い部分
（λの間）ため電界の緩和を抑制できる。これにより、
しきい電圧、即ちチャネル（５）の表面に電子が蓄積さ
れチャネルが形成されるときのゲート電圧が上昇するこ
となく、チャネル（５）の表面に電子が蓄積され（チャ
ネルが形成され）るため、オン抵抗を低下することがで
きる。
【００１９】上記のように構成された請求項２の発明に
よれば、第３半導体領域に、ケミカルドライエッチング
により第３半導体領域の表面から所定深さを有する初期
溝を形成し、その初期溝をＬＯＣＯＳ酸化し、しかる後
にＬＯＣＯＳ酸化膜を除去することにより溝を形成する
ため、溝の格子欠陥が少なくなり、オン抵抗を更に低減
させることができる。さらに、数２式で表される関係が
あるため、ゲート電極（９）の両端面（９Ａ、９Ｂ部
分）においては、ゲート酸化膜（８）の膜厚が厚い厚膜
部（ｘの間）であるため電界が緩和され、ゲート酸化膜
（８）の寿命が延びる。また、半導体領域表面の溝の側
壁のソース層とベース層の境界上では、ゲート酸化膜の
膜厚が均一で薄いため（λの間）、ゲート電極とソース
電極の間に電圧が印加されても、電界が緩和されずに溝
の側壁にチャネルが形成され、オン抵抗を低下すること
ができる。これにより、しきい電圧、即ちチャネル
（５）の表面に電子が蓄積されチャネルが形成されると
きのゲート電圧が上昇することなく、チャネル（５）の
表面に電子が蓄積され（チャネルが形成され）るため、
オン抵抗を低下することができる。
よれば、第３半導体領域に、ケミカルドライエッチング
により第３半導体領域の表面から所定深さを有する初期
溝を形成し、その初期溝をＬＯＣＯＳ酸化し、しかる後
にＬＯＣＯＳ酸化膜を除去することにより溝を形成する
ため、溝の格子欠陥が少なくなり、オン抵抗を更に低減
させることができる。さらに、数２式で表される関係が
あるため、ゲート電極（９）の両端面（９Ａ、９Ｂ部
分）においては、ゲート酸化膜（８）の膜厚が厚い厚膜
部（ｘの間）であるため電界が緩和され、ゲート酸化膜
（８）の寿命が延びる。また、半導体領域表面の溝の側
壁のソース層とベース層の境界上では、ゲート酸化膜の
膜厚が均一で薄いため（λの間）、ゲート電極とソース
電極の間に電圧が印加されても、電界が緩和されずに溝
の側壁にチャネルが形成され、オン抵抗を低下すること
ができる。これにより、しきい電圧、即ちチャネル
（５）の表面に電子が蓄積されチャネルが形成されると
きのゲート電圧が上昇することなく、チャネル（５）の
表面に電子が蓄積され（チャネルが形成され）るため、
オン抵抗を低下することができる。
【００２０】
（第１の実施の形態）以下図面を参照して本発明の実施
の形態について説明する。図１（ａ）は本発明の第１の
実施の形態による四角形ユニットセルからなる縦型パワ
ーＭＯＳＦＥＴの平面図であり、同図（ｂ）は同図
（ａ）におけるＡ−Ａ断面図である。図２〜図２２は同
じく縦型パワーＭＯＳＦＥＴの製造における各段階での
説明図である。また、図４はｐ型ベース層の中央部形成
のためにボロンイオン注入をしたウエハの断面図、図５
はＬＯＣＯＳ酸化のために窒化シリコン膜をユニットセ
ル寸法ａの間隔でパターニングしたウエハの断面図、図
８はＬＯＣＯＳ酸化膜が形成されたウエハの断面図、図
９はＬＯＣＯＳ酸化膜をマスクとしてｐ型ベース層形成
のためにボロンイオン注入をしたウエハの断面図、図１
０は熱拡散によりｐ型ベース層を形成したウエハの断面
図、図１１はＬＯＣＯＳ酸化膜をマスクとしてｎ+ 型ソ
ース層形成のためにリンイオン注入をしたウエハの断面
図、図１２は熱拡散によりｎ+ 型ソース層を形成したウ
エハの断面図、図１８はＬＯＣＯＳ酸化膜を除去した後
に熱酸化によりゲート酸化膜を形成したウエハの断面
図、図１９はゲート酸化膜の上にゲート電極が形成され
たウエハの断面図、図２１はｐ+ 型ベースコンタクト層
形成のためにボロンイオン注入をしたウエハの断面図、
図２２は熱拡散によりｐ+ 型ベースコンタクト層を形成
したウエハの断面図、そして、図１（ｂ）が層間絶縁
膜，ソース電極およびドレイン電極を形成したウエハの
完成断面図である。
の形態について説明する。図１（ａ）は本発明の第１の
実施の形態による四角形ユニットセルからなる縦型パワ
ーＭＯＳＦＥＴの平面図であり、同図（ｂ）は同図
（ａ）におけるＡ−Ａ断面図である。図２〜図２２は同
じく縦型パワーＭＯＳＦＥＴの製造における各段階での
説明図である。また、図４はｐ型ベース層の中央部形成
のためにボロンイオン注入をしたウエハの断面図、図５
はＬＯＣＯＳ酸化のために窒化シリコン膜をユニットセ
ル寸法ａの間隔でパターニングしたウエハの断面図、図
８はＬＯＣＯＳ酸化膜が形成されたウエハの断面図、図
９はＬＯＣＯＳ酸化膜をマスクとしてｐ型ベース層形成
のためにボロンイオン注入をしたウエハの断面図、図１
０は熱拡散によりｐ型ベース層を形成したウエハの断面
図、図１１はＬＯＣＯＳ酸化膜をマスクとしてｎ+ 型ソ
ース層形成のためにリンイオン注入をしたウエハの断面
図、図１２は熱拡散によりｎ+ 型ソース層を形成したウ
エハの断面図、図１８はＬＯＣＯＳ酸化膜を除去した後
に熱酸化によりゲート酸化膜を形成したウエハの断面
図、図１９はゲート酸化膜の上にゲート電極が形成され
たウエハの断面図、図２１はｐ+ 型ベースコンタクト層
形成のためにボロンイオン注入をしたウエハの断面図、
図２２は熱拡散によりｐ+ 型ベースコンタクト層を形成
したウエハの断面図、そして、図１（ｂ）が層間絶縁
膜，ソース電極およびドレイン電極を形成したウエハの
完成断面図である。
【００２１】この実施の形態の縦型パワーＭＯＳＦＥＴ
は、その要部，即ちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
は、その要部，即ちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
【００２２】次に本実施の形態の製造方法を述べる。ま
ず、図２，図３に示されるように、ｎ+ 型シリコンから
なる面方位が（１００）である半導体基板１の主表面に
ｎ- 型のエピタキシャル層２を成長させたウエハ２１を
用意する。この半導体基板１はその不純物濃度が１０20
ｃｍ-3程度になっている。また、エピタキシャル層２は
その厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ
-3程度となっている。次に、図４に示される様に、この
ウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフ
ィールド酸化膜６０を形成し、その後レジスト膜６１を
堆積して公知のフォトリソ工程にてセル形成予定位置の
中央部に開口するパターンにレジスト膜６１をパターニ
ングする。そして、このレジスト膜６１をマスクとして
ボロン（Ｂ+ ）をイオン注入する。
ず、図２，図３に示されるように、ｎ+ 型シリコンから
なる面方位が（１００）である半導体基板１の主表面に
ｎ- 型のエピタキシャル層２を成長させたウエハ２１を
用意する。この半導体基板１はその不純物濃度が１０20
ｃｍ-3程度になっている。また、エピタキシャル層２は
その厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ
-3程度となっている。次に、図４に示される様に、この
ウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフ
ィールド酸化膜６０を形成し、その後レジスト膜６１を
堆積して公知のフォトリソ工程にてセル形成予定位置の
中央部に開口するパターンにレジスト膜６１をパターニ
ングする。そして、このレジスト膜６１をマスクとして
ボロン（Ｂ+ ）をイオン注入する。
【００２３】レジスト剥離後、熱拡散により図５に示す
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
【００２４】次に、図５に示すように、ウエハ２１の主
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
【００２５】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
【００２６】次に、図８に示すように、窒化シリコン膜
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
【００２７】この時、溝の側面と基板表面のなす角度で
ある図８のθを制御して、溝の側面が面方位（１１１）
に近い面となるよにケミカルドライエッチングの条件と
ＬＯＣＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯ
Ｓ酸化により形成されたＵ溝５０の内壁表面は平坦で欠
陥が少なく、その表面は図２に示されるウエハ２１の初
期の主表面と同程度に表面状態が良い。
ある図８のθを制御して、溝の側面が面方位（１１１）
に近い面となるよにケミカルドライエッチングの条件と
ＬＯＣＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯ
Ｓ酸化により形成されたＵ溝５０の内壁表面は平坦で欠
陥が少なく、その表面は図２に示されるウエハ２１の初
期の主表面と同程度に表面状態が良い。
【００２８】次に、図９に示すように、ＬＯＣＯＳ酸化
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ３μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６を形成する。また、ｐ型ベース層１６の領域の両端
面はＵ溝５０の側壁の位置で自己整合的に規定される。
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ３μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６を形成する。また、ｐ型ベース層１６の領域の両端
面はＵ溝５０の側壁の位置で自己整合的に規定される。
【００２９】次に、図１１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
【００３０】次に、図１２に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図９〜
図１２の工程によりｐ型ベース層１６の接合深さとその
形状が確定する。このｐ型ベース層１６の形状において
重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５
０の側面により規定され、自己整合されて熱拡散するた
め、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に
左右対称になる。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図９〜
図１２の工程によりｐ型ベース層１６の接合深さとその
形状が確定する。このｐ型ベース層１６の形状において
重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５
０の側面により規定され、自己整合されて熱拡散するた
め、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に
左右対称になる。
【００３１】次に、図１３に示すように、ＬＯＣＯＳ酸
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う。
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う。
【００３２】この後、水溶液中から取りだし、清浄な空
気中で乾燥させる。次に、図１５に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１４に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１６に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
気中で乾燥させる。次に、図１５に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１４に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１６に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
【００３３】つづいて図１８に示すように、Ｕ溝５０の
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気に保たれ、約１０００℃に保持されてい
る酸化炉６０１にウエハ２１を徐々に挿入する。このよ
うにすると、酸化の初期は比較的低い温度で行われるた
め、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物
が、酸化工程中にウエハ外部に飛散することを抑えられ
る。ゲート酸化膜８の膜質や、厚さの均一性、チャネル
５の界面の界面準位密度，キャリア移動度は従来のＤＭ
ＯＳと同程度に良好である。
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気に保たれ、約１０００℃に保持されてい
る酸化炉６０１にウエハ２１を徐々に挿入する。このよ
うにすると、酸化の初期は比較的低い温度で行われるた
め、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物
が、酸化工程中にウエハ外部に飛散することを抑えられ
る。ゲート酸化膜８の膜質や、厚さの均一性、チャネル
５の界面の界面準位密度，キャリア移動度は従来のＤＭ
ＯＳと同程度に良好である。
【００３４】次に、図１９に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
０に示すように、ゲート電極９の長さ、すなわちＵ溝５
０を横切る（横断）方向で、かつ第１半導体層の表面に
平行方向のゲート電極９の両端面９Ａ、９Ｂの長さを
ｐ、Ｕ溝５０の中心線Ｃ１とゲート電極９の中心線Ｃ２
（両端面９Ａ、９Ｂの中心）との距離をｍ、Ｕ溝５０の
中心線Ｃ１とＵ溝５０の表面のｐ型ベース層１６とｎ+
型ソース層４との境界T との距離をｑ、ゲート酸化膜８
が、ゲート電極９の端面９Ａ、９Ｂ部分で厚くなる部分
の長さをｘとすると、ｐ／２−ｍ−ｘ＞ｑとなるように
ｐを設定する。
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
０に示すように、ゲート電極９の長さ、すなわちＵ溝５
０を横切る（横断）方向で、かつ第１半導体層の表面に
平行方向のゲート電極９の両端面９Ａ、９Ｂの長さを
ｐ、Ｕ溝５０の中心線Ｃ１とゲート電極９の中心線Ｃ２
（両端面９Ａ、９Ｂの中心）との距離をｍ、Ｕ溝５０の
中心線Ｃ１とＵ溝５０の表面のｐ型ベース層１６とｎ+
型ソース層４との境界T との距離をｑ、ゲート酸化膜８
が、ゲート電極９の端面９Ａ、９Ｂ部分で厚くなる部分
の長さをｘとすると、ｐ／２−ｍ−ｘ＞ｑとなるように
ｐを設定する。
【００３５】このようにして、Ｕ溝５０の表面のｐ型ベ
ース層１６とｎ+ 型ソース層４の境界T の上で、ゲート
酸化膜が、膜厚が均一で薄い部分λとなるようにする。
以上、図９〜図１９に示す工程は本実施の形態において
最も重要な製造工程の部分であり、ＬＯＣＯＳ酸化膜６
５を自己整合的な二重拡散のマスクとして使用し、ｐ型
ベース層１６，ｎ+ 型ソース層４及びチャネル５を形成
し、次にＬＯＣＯＳ酸化膜６５を除去した後、ゲート酸
化膜８，ゲート電極９を形成する。
ース層１６とｎ+ 型ソース層４の境界T の上で、ゲート
酸化膜が、膜厚が均一で薄い部分λとなるようにする。
以上、図９〜図１９に示す工程は本実施の形態において
最も重要な製造工程の部分であり、ＬＯＣＯＳ酸化膜６
５を自己整合的な二重拡散のマスクとして使用し、ｐ型
ベース層１６，ｎ+ 型ソース層４及びチャネル５を形成
し、次にＬＯＣＯＳ酸化膜６５を除去した後、ゲート酸
化膜８，ゲート電極９を形成する。
【００３６】次に、図２１に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図２２に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図２２に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００３７】そして、図１（ｂ）に示すように、ウエハ
２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
【００３８】以下に本発明の第１の実施の形態の効果を
述べる。ウエハ２１の主表面に、ケミカルドライエッチ
ングにより所定深さを有する溝６４（初期溝）を形成
し、その溝６４をＬＯＣＯＳ酸化し、しかる後にＬＯＣ
ＯＳ酸化膜を除去することにより溝５０を形成するた
め、溝５０の格子欠陥が少なくなり、オン抵抗を更に低
減させることができる。
述べる。ウエハ２１の主表面に、ケミカルドライエッチ
ングにより所定深さを有する溝６４（初期溝）を形成
し、その溝６４をＬＯＣＯＳ酸化し、しかる後にＬＯＣ
ＯＳ酸化膜を除去することにより溝５０を形成するた
め、溝５０の格子欠陥が少なくなり、オン抵抗を更に低
減させることができる。
【００３９】図２０を用いて説明すると、数２式で表さ
れる関係があるため、ゲート電極９とソース電極１９の
間に電圧が印加されると、Ｕ溝５０の表面のｐ型ベース
層１６とｎ+ 型ソース層４の境界Ｔにおいて、ゲート酸
化膜８の膜厚が均一で薄い部分（λの間）ため電界が緩
和を抑制できる。これにより、しきい電圧、即ちチャネ
ル５の表面に電子が蓄積されチャネルが形成されるとき
のゲート電圧が上昇することなく、チャネル５の表面に
電子が蓄積され（チャネルが形成され）るため、オン抵
抗を低下することができる。また、ゲート電極９の両端
面９Ａ、９Ｂ部分においては、ゲート酸化膜８の膜厚が
厚い厚膜部（ｘの間）であるため電界が緩和され、ゲー
ト酸化膜８の寿命が延びる。
れる関係があるため、ゲート電極９とソース電極１９の
間に電圧が印加されると、Ｕ溝５０の表面のｐ型ベース
層１６とｎ+ 型ソース層４の境界Ｔにおいて、ゲート酸
化膜８の膜厚が均一で薄い部分（λの間）ため電界が緩
和を抑制できる。これにより、しきい電圧、即ちチャネ
ル５の表面に電子が蓄積されチャネルが形成されるとき
のゲート電圧が上昇することなく、チャネル５の表面に
電子が蓄積され（チャネルが形成され）るため、オン抵
抗を低下することができる。また、ゲート電極９の両端
面９Ａ、９Ｂ部分においては、ゲート酸化膜８の膜厚が
厚い厚膜部（ｘの間）であるため電界が緩和され、ゲー
ト酸化膜８の寿命が延びる。
【００４０】一方、ゲート電極９の長さ、すなわちＵ溝
５０を横切る（横断）方向で、かつ第１半導体層の表面
に平行方向のゲート電極９の両端面９Ａ、９Ｂの長さを
ｐ、Ｕ溝５０の中心線Ｃ１とゲート電極９の中心線Ｃ２
（両端面９Ａ、９Ｂの中心）との距離をｍ、Ｕ溝５０の
中心線Ｃ１とＵ溝５０の表面のｐ型ベース層１６とｎ +
型ソース層４との境界Ｔとの距離をｑ、ゲート酸化膜８
が、ゲート電極９の端面９Ａ、９Ｂ部分で厚くなる部分
の長さをｘとした時、ｐ／２−ｍ−ｘ＜ｑとなるように
ｐを設定すると以下の作用が起こる。即ち、ゲート電極
９とソース電極１９の間に電圧が印加されると、図３７
で示すＵ溝５０の表面のｐ型ベース層１６とｎ+ 型ソー
ス層４の境界Ｔにおいて、ゲート酸化膜８の膜厚が厚い
厚膜部ｘによって電界が緩和される。その時、しきい電
圧、すなわちチャネル５の表面に電子が蓄積されチャネ
ルが形成されるときのゲート電圧が上昇するためにオン
抵抗が増大してしまう。しかしながら、実施の形態にお
いては、上記数２式の構成を取っているため、オン抵抗
の減少を達成できる。
５０を横切る（横断）方向で、かつ第１半導体層の表面
に平行方向のゲート電極９の両端面９Ａ、９Ｂの長さを
ｐ、Ｕ溝５０の中心線Ｃ１とゲート電極９の中心線Ｃ２
（両端面９Ａ、９Ｂの中心）との距離をｍ、Ｕ溝５０の
中心線Ｃ１とＵ溝５０の表面のｐ型ベース層１６とｎ +
型ソース層４との境界Ｔとの距離をｑ、ゲート酸化膜８
が、ゲート電極９の端面９Ａ、９Ｂ部分で厚くなる部分
の長さをｘとした時、ｐ／２−ｍ−ｘ＜ｑとなるように
ｐを設定すると以下の作用が起こる。即ち、ゲート電極
９とソース電極１９の間に電圧が印加されると、図３７
で示すＵ溝５０の表面のｐ型ベース層１６とｎ+ 型ソー
ス層４の境界Ｔにおいて、ゲート酸化膜８の膜厚が厚い
厚膜部ｘによって電界が緩和される。その時、しきい電
圧、すなわちチャネル５の表面に電子が蓄積されチャネ
ルが形成されるときのゲート電圧が上昇するためにオン
抵抗が増大してしまう。しかしながら、実施の形態にお
いては、上記数２式の構成を取っているため、オン抵抗
の減少を達成できる。
【００４１】また、上記説明では、Ｕ溝５０の表面のｐ
型ベース層１６とｎ+ 型ソース層４の境界５０１で、ゲ
ート酸化膜８の膜厚が均一で薄い部分λである場合につ
いてのみ説明したが、ゲート酸化膜８の膜厚が均一でな
い場合においても、ゲート酸化膜８を介してゲート電極
９が形成されているために、チャネル５の表面に電子が
蓄積され、チャネルが形成され、オン抵抗を低下するこ
とができる。 （第２の実施の形態）次に本発明の第２の実施の形態の
構造を述べる。ここでは第１の実施の形態と異なる部分
のみを説明する。
型ベース層１６とｎ+ 型ソース層４の境界５０１で、ゲ
ート酸化膜８の膜厚が均一で薄い部分λである場合につ
いてのみ説明したが、ゲート酸化膜８の膜厚が均一でな
い場合においても、ゲート酸化膜８を介してゲート電極
９が形成されているために、チャネル５の表面に電子が
蓄積され、チャネルが形成され、オン抵抗を低下するこ
とができる。 （第２の実施の形態）次に本発明の第２の実施の形態の
構造を述べる。ここでは第１の実施の形態と異なる部分
のみを説明する。
【００４２】図２３に示すように、ゲート電極９の長さ
をｐ、Ｕ溝５０の中心とゲート電極９の中心との距離を
ｍ、Ｕ溝５０の中心とｐ型ベース層１６とｎ+ 型ソース
層４の境界との距離をｑとすると、ｐ／２−ｍ＞ｑとな
るようにｐを設定した構造とする。以下に本発明の第２
の実施の形態の効果を述べる。
をｐ、Ｕ溝５０の中心とゲート電極９の中心との距離を
ｍ、Ｕ溝５０の中心とｐ型ベース層１６とｎ+ 型ソース
層４の境界との距離をｑとすると、ｐ／２−ｍ＞ｑとな
るようにｐを設定した構造とする。以下に本発明の第２
の実施の形態の効果を述べる。
【００４３】ウエハ２１の主表面に、ケミカルドライエ
ッチングにより所定深さを有する溝６４（初期溝）を形
成し、その溝６４をＬＯＣＯＳ酸化し、しかる後にＬＯ
ＣＯＳ酸化膜を除去することにより溝５０を形成するた
め、溝５０の格子欠陥が少なくなり、オン抵抗を更に低
減させることができる。更に、数１式で表される関係が
あるため、ゲート電極９とソース電極１９の間に電圧が
印加されると、Ｕ溝５０の表面のベース層１６とソース
層４の境界Ｔにおいて、ゲート酸化膜８の膜厚が均一で
薄い部分（λの間）ため電界の緩和を抑制できる。これ
により、しきい電圧、即ちチャネル５の表面に電子が蓄
積されチャネルが形成されるときのゲート電圧が上昇す
ることなく、チャネル５の表面に電子が蓄積され（チャ
ネルが形成され）るため、オン抵抗を低下することがで
きる。
ッチングにより所定深さを有する溝６４（初期溝）を形
成し、その溝６４をＬＯＣＯＳ酸化し、しかる後にＬＯ
ＣＯＳ酸化膜を除去することにより溝５０を形成するた
め、溝５０の格子欠陥が少なくなり、オン抵抗を更に低
減させることができる。更に、数１式で表される関係が
あるため、ゲート電極９とソース電極１９の間に電圧が
印加されると、Ｕ溝５０の表面のベース層１６とソース
層４の境界Ｔにおいて、ゲート酸化膜８の膜厚が均一で
薄い部分（λの間）ため電界の緩和を抑制できる。これ
により、しきい電圧、即ちチャネル５の表面に電子が蓄
積されチャネルが形成されるときのゲート電圧が上昇す
ることなく、チャネル５の表面に電子が蓄積され（チャ
ネルが形成され）るため、オン抵抗を低下することがで
きる。
【００４４】上記実施の形態では、本発明を格子状のパ
ターンを用いて説明したが、本発明は格子状パターンに
限定されるものではなく、例えばストライプ状のパター
ンにも適用でき、同様の効果を得ることができる。以
上、説明した種々の実施の形態において本発明を説明し
たが、それに限定されるものではなく、このような縦型
パワ−ＭＯＳＦＥＴを組み込んだパワ−ＭＯＳＩＣに適
用してもよく、さらには、絶縁ゲート型バイポーラトラ
ンジスタ（ＩＧＢＴ）のゲート構造に適用することもで
きる。
ターンを用いて説明したが、本発明は格子状パターンに
限定されるものではなく、例えばストライプ状のパター
ンにも適用でき、同様の効果を得ることができる。以
上、説明した種々の実施の形態において本発明を説明し
たが、それに限定されるものではなく、このような縦型
パワ−ＭＯＳＦＥＴを組み込んだパワ−ＭＯＳＩＣに適
用してもよく、さらには、絶縁ゲート型バイポーラトラ
ンジスタ（ＩＧＢＴ）のゲート構造に適用することもで
きる。
【００４５】また、実施の形態では、ｎチャネル型につ
いてのみ説明したが、ｎ型とｐ型の半導体の型を入れ換
えたｐチャネル型についても同様の効果が得られること
は言うまでもない。
いてのみ説明したが、ｎ型とｐ型の半導体の型を入れ換
えたｐチャネル型についても同様の効果が得られること
は言うまでもない。
【図１】（ａ）は本発明の実施の形態による縦型パワー
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図２】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図３】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図４】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図５】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図６】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図７】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図８】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図９】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図１０】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１１】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１２】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１３】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１４】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１５】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１６】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１７】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１８】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１９】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２０】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２１】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２２】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２３】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２４】（ａ）は従来の縦型パワーＭＯＳＦＥＴの一
部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図
である。
部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図
である。
【図２５】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図２６】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図２７】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図２８】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図２９】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３０】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３１】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３２】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３３】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３４】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３５】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３６】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３７】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
１ ｎ+ 型半導体基板 ２ ｎ- 型エピタキシャル層 ４ ｎ+ 型ソース層 ５ チャネル ６ ｎ- 型ドレイン層 ７ ＪＦＥＴ部 ８ ゲート酸化膜 ９ ゲート電極 １６ ｐ型ベース層 １９ ソース電極 ２０ ドレイン電極 ５０ Ｕ溝 ５１ Ｕ溝の内壁 ６５ ＬＯＣＯＳ酸化膜 ５０１ ｐ型ベース層とｎ+ 型ソース層の境界 ６０１ 酸化炉 ６０３ ウエハボート ７００ 水溶液 ７０２ 放電室 ７０３ 反応室 ７０４ 遮光布
Claims (2)
- 【請求項１】 第１導電型の第１半導体層と、 前記第１半導体層上に形成された第２導電型の第２半導
体層と、 前記第２半導体層内に前記第１半導体層と隔てられて形
成された第１導電型の第３半導体領域と、 ケミカルドライエッチングにより前記第３半導体領域の
表面から所定深さを有する初期溝を形成し、その初期溝
をＬＯＣＯＳ酸化し、しかる後に前記ＬＯＣＯＳ酸化膜
を除去することにより形成され、前記第３半導体領域の
表面から前記第１半導体層に達する深さを有する溝と、 前記溝の表面と前記第３半導体領域表面に共通に形成さ
れたゲート酸化膜と、 前記ゲート酸化膜の表面に形成されたゲート電極層と、 前記第２半導体層および第３半導体領域の表面に共通に
形成されたソース電極層と、 前記第１半導体層の裏面側に形成されたドレイン電極層
とを備える半導体装置の構造において、 前記溝を横切る方向で、かつ前記第１半導体層の表面に
平行方向の前記ゲート電極層の長さｐは、前記第１半導
体層の表面に平行方向における前記溝の中心Ｃ１と前記
ゲート電極層の中心Ｃ２との距離をｍ、前記第１半導体
層の表面に平行方向における前記溝の中心Ｃ１と前記溝
の表面の前記第２半導体層と前記第３半導体領域との境
界との距離ｑとした時、 【数１】ｐ／２−ｍ＞ｑ となることを特徴とする半導体装置。 - 【請求項２】 第１導電型の第１半導体層と、 前記第１半導体層上に形成された第２導電型の第２半導
体層と、 前記第２半導体層内に前記第１半導体層と隔てられて形
成された第１導電型の第３半導体領域と、 ケミカルドライエッチングにより前記第３半導体領域の
表面から所定深さを有する初期溝を形成し、その初期溝
をＬＯＣＯＳ酸化し、しかる後に前記ＬＯＣＯＳ酸化膜
を除去することにより形成され、前記第３半導体領域の
表面から前記第１半導体層に達する深さを有する溝と、 前記溝の表面と前記第３半導体領域表面に共通に形成さ
れたゲート酸化膜と、 前記ゲート酸化膜の表面に形成されたゲート電極層と、 前記第２半導体層および第３半導体領域の表面に共通に
形成されたソース電極層と、 前記第１半導体層の裏面側に形成されたドレイン電極層
とを備える半導体装置の構造において、 前記溝を横切る方向で、かつ前記第１半導体層の表面に
平行方向の前記ゲート電極層の長さｐは、前記第１半導
体層の表面に平行方向における前記溝の中心Ｃ１と前記
ゲート電極層の中心Ｃ２との距離をｍ、前記第１半導体
層の表面に平行方向における前記溝の中心Ｃ１と前記溝
の表面の前記第２半導体層と前記第３半導体領域との境
界との距離ｑ、前記第１半導体層の表面に平行方向にお
いて前記ゲート酸化膜が前記ゲート電極層端部で厚くな
る部分の長さをｘとした時、 【数２】ｐ／２−ｍ−ｘ＞ｑ となることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7255058A JPH0997904A (ja) | 1995-10-02 | 1995-10-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7255058A JPH0997904A (ja) | 1995-10-02 | 1995-10-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997904A true JPH0997904A (ja) | 1997-04-08 |
Family
ID=17273567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7255058A Pending JPH0997904A (ja) | 1995-10-02 | 1995-10-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997904A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033223A (ja) * | 2013-10-15 | 2014-02-20 | Fuji Electric Co Ltd | 炭化珪素半導体装置およびその製造方法 |
-
1995
- 1995-10-02 JP JP7255058A patent/JPH0997904A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033223A (ja) * | 2013-10-15 | 2014-02-20 | Fuji Electric Co Ltd | 炭化珪素半導体装置およびその製造方法 |
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| A02 | Decision of refusal |
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