JP2000091572A

JP2000091572A - 半導体装置及びその製造方法

Info

Publication number: JP2000091572A
Application number: JP10260387A
Authority: JP
Inventors: Yoshifumi Okabe; 好文岡部
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-09-14
Filing date: 1998-09-14
Publication date: 2000-03-31
Anticipated expiration: 2018-09-14
Also published as: JP3985358B2

Abstract

(57)【要約】【課題】アライメントずれによるベース領域の幅（ベ
ース抵抗）の不均一性をなくす。【解決手段】ｎ^-型エピ層２上に開口部３２ａ、３２
ｂを有するシリコン窒化膜３２を形成する。そして、開
口部３２ａをレジストで覆ったのち、開口部３２ｂより
イオン注入してｐ型ディープベース層９を形成する。さ
らに、レジストを除去したのち、シリコン窒化膜３２を
マスクとして、開口部３２ａからＬＯＣＯＳ酸化してＬ
ＯＣＯＳ酸化膜３７ａを形成する。このＬＯＣＯＳ酸化
膜３７ａをマスクとしてベース領域８及びソース領域を
形成する。このように１つのマスクによってディープベ
ース層９及びＬＯＣＯＳ酸化膜３７ａの形成位置が規定
されるようにしているため、ＬＯＣＯＳ酸化膜３７ａを
マスクとして形成するソース領域やベース領域がディー
プベース層９に対して自己整合位置に形成されるように
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力用半導体素子
として用いられる半導体装置、つまり縦型ＭＯＳＦＥＴ
やＩＧＢＴの製造方法に関し、その単体又は電力用半導
体素子を組み込んだＭＯＳＩＣに適用して好適である。

【０００２】

【従来の技術】電力半導体素子として用いられる縦型Ｍ
ＯＳＦＥＴもしくはＩＧＢＴとして、コンケーブ型と呼
ばれるものが特開平８−２３６７６６号公報に開示され
ている。この従来公報に示される電力用半導体素子の断
面構造を図７に示し、従来における電力用半導体素子の
製造方法について説明する。

【０００３】まず、ｎ⁺型シリコンからなる半導体基板
１０１の主表面にｎ^-型のエピタキシャル層（以下、ｎ
^-型エピ層という）１０２を成長させたのち、このｎ^-
型エピ層１０２上に形成したマスク材を用いてディープ
ベース層１０３を形成する。そして、マスク材を除去し
たのち、新たにシリコン窒化膜をマスクとしてＬＯＣＯ
Ｓ酸化を行い、コンケーブ（溝部）１０４を形成する。
そして、ＬＯＣＯＳ酸化膜をマスクとしてｎ⁺型ソース
領域１０５やｐ型ベース領域１０６を形成したのち、Ｌ
ＯＣＯＳ酸化膜を除去し、ゲート酸化工程にてゲート酸
化膜１０７を形成したり、ゲート電極１０８のパターニ
ングを行う等して図７に示した電力用半導体素子が完成
する。

【０００４】

【発明が解決しようとする課題】しかしながら、ｎ⁺型
ソース領域１０５及びｐ型ベース領域１０６を形成する
マスク（上記ＬＯＣＯＳ酸化膜）と、ディープベース層
１０３を形成するマスク（上記マスク材）とが別マスク
となっているため、アライメントずれにより図７に示さ
れるようにｎ⁺型ソース領域１０５やｐ型ベース領域１
０６の幅（紙面左右方向の間隔）が不均一になってしま
う。

【０００５】このため、ｐ型ベース領域１０６における
抵抗値（ベース抵抗）が不均一になってしまい、ブレー
クダウン時にｎ⁺型ソース領域１０５とｐ型ベース領域
１０６とｎ^-型エピ層１０２で構成される寄生トランジ
スタの耐圧の不均一、エネルギー吸収時の不均一、さら
に動作時におけるしきい値電圧Ｖｔやオン抵抗の不均一
を発生させてしまうという問題がある。

【０００６】本発明は上記問題に鑑みて成され、アライ
メントずれによるベース領域の幅（ベース抵抗）の不均
一性をなくすことを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至６に記
載の発明においては、半導体層（２）側に第１の開口部
（３２ａ）及び第２の開口部（３２ｂ）を有するマスク
材を形成する工程（３２）と、第１の開口部（３２ａ）
を第１のレジスト（３３）で覆ったのち、マスク材及び
第１のレジストをマスクとして第２の開口部より第２導
電型不純物をドーピングし、半導体層内に第２導電型の
ディープベース層（９）を形成する工程と、第１のレジ
ストを除去したのち、マスク材をマスクとして、第１の
開口部から露出した半導体層をＬＯＣＯＳ酸化すること
により、該半導体層の表面に第１のＬＯＣＯＳ酸化膜
（３７ａ）を形成する工程と、第１のＬＯＣＯＳ酸化膜
をマスクとして第２導電型不純物をドーピングすること
により、半導体層の表層部に所定深さを有する第２導電
型のベース領域（８）を形成する工程と、を有している
ことを特徴としている。

【０００８】つまり、マスク材に形成された第２の開口
部より不純物ドーピングを行ってディープベース層を形
成し、マスク材に形成された第１の開口部よりＬＯＣＯ
Ｓ酸化させて形成したＬＯＣＯＳ酸化膜をマスクとして
ベース領域及びベース領域を形成している。このように
１つのマスクによってディープベース層及びＬＯＣＯＳ
酸化膜の形成位置が規定されるようにしているため、Ｌ
ＯＣＯＳ酸化膜をマスクとして形成するソース領域やベ
ース領域がディープベース層に対して自己整合位置に形
成される。このため、アライメントずれという問題が発
生せず、ベース領域における抵抗値（ベース抵抗）を均
一にすることができる。従って、ブレークダウン時にお
ける寄生トランジスタの耐圧の不均一、エネルギー吸収
時の不均一、さらに動作時におけるしきい値電圧Ｖｔや
オン抵抗の不均一を発生させることもない。

【０００９】なお、請求項３に示すように、第１のＬＯ
ＣＯＳ酸化膜を形成する工程は、第１のレジストを除去
したのち、第２の開口部を第２のレジスト（３５）で覆
うと共に、マスク材及び第２のレジストをマスクとして
半導体層をエッチングし、半導体層に初期溝（３６）を
形成する工程と、第２のレジストを除去する工程と、マ
スク材をマスクとして、第１の開口部から露出した初期
溝の内壁をＬＯＣＯＳ酸化することにより、第１のＬＯ
ＣＯＳ酸化膜を形成する工程と、によって形成されるよ
うにしてもよい。

【００１０】請求項４に記載の発明においては、第２の
レジストを除去する工程をＬＯＣＯＳ酸化工程の前に行
うことにより、ＬＯＣＯＳ酸化工程にて第２の開口部か
ら露出した半導体層を酸化することで第２のＬＯＣＯＳ
酸化膜（３７ｂ）を形成することを特徴としている。こ
のように、第２のレジストを除去する工程をＬＯＣＯＳ
酸化工程の前に行っておけば、第２のＬＯＣＯＳ酸化膜
もディープベース層に対して自己整合位置に形成される
ようにできる。

【００１１】請求項５に記載の発明においては、ベース
領域形成工程及びソース領域形成工程では、第１のＬＯ
ＣＯＳ酸化膜（３７ａ）及び第２のＬＯＣＯＳ酸化膜
（３７ｂ）をマスクとした不純物ドーピングを行うこと
を特徴としている。このように、第１のＬＯＣＯＳ酸化
膜のみでなく、第２のＬＯＣＯＳ酸化膜もマスクとして
ベース領域やソース領域を形成すれば、ベース領域やソ
ース領域の端部は第２のＬＯＣＯＳ酸化膜で位置整合し
て形成される。

【００１２】請求項６に記載の発明においては、第２の
ＬＯＣＯＳ酸化膜を除去することにより、半導体層に凹
部（１０）を形成する工程と、凹部の内壁及びソース領
域の上に酸化膜（３８）を形成する工程と、酸化膜をマ
スクとして凹部の内壁に第２導電型不純物をイオン注入
することによりベース領域に接続される第２導電型のコ
ンタクト領域（１１）を形成する工程と、を有すること
を特徴としている。

【００１３】このように、凹部の内壁及びソース領域の
上に酸化膜を形成すれば、ソース領域上に形成される酸
化膜の方が凹部の内壁に形成される酸化膜よりも厚く形
成される。このため、この酸化膜をマスクとして凹部の
内壁に不純物をイオン注入すれば、第２導電型のコンタ
クト領域をディープベース層に対して自己整合的に形成
することができる。

【００１４】請求項７乃至１１に記載の発明において
は、ディープベース層（９）は凹部（１０）に位置整合
され、ベース領域（８）は凹部に近い側の端部及び遠い
側の端部の両方が共に凹部に位置整合されていることを
特徴としている。このように、ディープベース層が凹部
に位置整合されており、ベース領域の両端が凹部に位置
整合されていれば、ベース領域における抵抗値を均一に
することができる。

【００１５】なお、上記した括弧内の符号は、後述する
実施形態記載の具体的手段との対応関係を示すものであ
る。

【００１６】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本発明の一実施形態を適用
して形成したコンケーブ型の縦型パワーＭＯＳＦＥＴの
断面構成を示す。この縦型パワーＭＯＳＦＥＴは、コン
ケーブ型と呼ばれるＵ溝５０の内壁をチャネル領域とす
るＭＯＳＦＥＴをユニットセルとして、このユニットセ
ルが所定のピッチ幅（ユニットセル寸法）で平面上にマ
トリクス形状に多数配置された構造を有している。

【００１７】縦型パワーＭＯＳＦＥＴに使用されている
ウェハ２１は、不純物濃度が３×１０¹⁹ｃｍ^-3程度で厚
さ５００〜６００μｍ程度のｎ⁺型シリコンからなる半
導体基板１の主表面上に、不純物濃度が１×１０¹⁶ｃｍ
^-3程度で厚さ７μｍ程度のｎ ^-型エピ層２が形成された
もので構成されている。そして、このウェハ２１のｎ ^-
型エピ層２の側にユニットセルが構成されている。

【００１８】ｎ^-型エピ層２には、１２μｍ程度のユニ
ットセル寸法でＵ溝５０が形成されており、このＵ溝５
０の内壁及びウェハ表面の一部に厚さ６０ｎｍ程度のゲ
ート酸化膜３を介して、厚さ４００ｎｍ程度のポリシリ
コンからなるゲート電極４が形成されている。そして、
このゲート電極４上にはＢＰＳＧからなる層間絶縁膜６
が形成されている。

【００１９】一方、Ｕ溝５０の側壁を構成するウェハ２
１の表層部には、接合深さが０．５μｍ程度のｎ⁺型ソ
ース領域７及び、接合深さが１〜２μｍ程度のｐ型ベー
ス領域８が形成されている。そして、Ｕ溝５０の側壁に
おいて、ｐ型ベース領域８がｎ⁺型ソース領域７及びｎ
^-型エピ層２に挟まれた構成となっており、Ｕ溝５０の
側壁にチャネル領域が設定されるようになっている。

【００２０】なお、ｐ型ベース領域８の接合深さはＵ溝
５０の底辺のエッジ部でブレークダウンによる破壊が生
じない深さに設定されている。ｐ型ベース領域８の中央
部には、ｐ型ベース領域８よりも接合深さが深くされた
ｐ型のディープベース層９が形成されている。このｐ型
ディープベース層９により、ドレイン・ソース間に高電
圧が印加されたときに、ｐ型ディープベース層９の部分
でブレークダウンが生じるようになっている。

【００２１】本実施形態では、このｐ型ディープベース
層９と、ｐ型ベース領域８、及びｎ ⁺型ソース領域７を
自己整合的に形成しており、ｐ型ベース領域８及びｎ⁺
型ソース領域７の幅（紙面左右方向の間隔）が均一な構
成となっている。なお、これらｐ型ディープベース層９
と、ｐ型ベース領域８、及びｎ⁺型ソース領域７の形成
方法の詳細は後述する。

【００２２】また、ユニットセルの中央において、ウェ
ハ２１には凹部１０が形成されており、この凹部１０の
内壁面において高濃度のｐ型コンタクト領域１１が形成
されている。そして、少なくともｐ型コンタクト領域１
１が露出するように、層間絶縁膜６にはコンタクトホー
ル６ａが形成されている。さらに、ゲート電極４上の層
間絶縁膜６、ｎ⁺型ソース領域７、及びｐ型コンタクト
領域１１の上にはソース電極１２が形成されており、ｐ
型ベース領域８がｐ型コンタクト領域１１を介してソー
ス電極１２とオーミック接触している。

【００２３】また、ウェハ２１の裏面、つまり半導体基
板１の裏面側には半導体基板１とオーミック接触するよ
うにドレイン電極１３が形成されている。次に、上記構
成を有する縦型パワーＭＯＳＦＥＴの製造方法について
説明する。図２〜図６に、縦型パワーＭＯＳＦＥＴの製
造工程を示し、これらの図に基づいて上記説明を行う。

【００２４】〔図２（ａ）に示す工程〕まず、ｎ⁺型シ
リコンからなる面方位が（１００）である半導体基板１
の主表面にｎ^-型エピ層２を成長させたウェハ２１を用
意する。半導体基板１は、不純物濃度が３×１０¹⁹ｃｍ
^-3で厚さが６１５μｍ程度となっており、ｎ^-型エピ層
２は不純物濃度が１×１０¹⁶ｃｍ^-3で厚さが７ｎｍ程度
となっている。

【００２５】そして、ウェハ２１のうちｎ^-型エピ層２
の表面を熱酸化して、ｎ^-型エピ層２の表面に熱酸化膜
（ＳｉＯ₂膜）３１を形成したのち、シリコン窒化膜
（Ｓｉ ₃Ｎ₄膜）３２をデポジションする。この後、フ
ォトレジスト３３を塗布、パターン形成したのち、この
フォトレジスト３３をマスクとして、コンケーブを形成
する領域及びｐ型ベース領域８を形成する領域（図１参
照）においてシリコン窒化膜３２を開口させる。以下、
シリコン窒化膜３２のうち、コンケーブを形成する領域
において開口させた部分を開口部（第１の開口部）３２
ａといい、ｐ型ベース領域８を形成する領域において開
口させた部分を開口部（第２の開口部）３２ｂという。

【００２６】〔図２（ｂ）に示す工程〕次に、まずフォ
トレジスト３３を除去する。そして、再びフォトレジス
ト３４を塗布したのち、シリコン窒化膜３２の開口部３
２ｂが露出するようにフォトレジスト３４を開口させ
る。これにより、シリコン窒化膜３２の開口部３２ａが
フォトレジスト３４で完全に覆われる。

【００２７】そして、フォトレジスト３４及びシリコン
窒化膜３２をマスクとしてボロン（Ｂ）をイオン注入
し、ｐ型ディープベース層９を形成する。これにより、
ｐ型ディープベース層９は、シリコン窒化膜３２に形成
された開口部３２ｂによって規定される正確な位置に形
成される。なお、フォトレジスト３４を開口させる時に
アライメントずれが発生しても、フォトレジスト３４は
実質的に開口部３２ａを覆うために利用されるのみであ
るため、ｐ型ディープベース層９は正確な位置に形成さ
れる。

【００２８】〔図３（ａ）に示す工程〕フォトレジスト
３４を除去して、開口部３２ａ、開口部３２ｂを完全に
露出させる。〔図３（ｂ）に示す工程〕次に、フォトレ
ジスト３５を塗布したのち、シリコン窒化膜３２の開口
部３２ａが露出するようにフォトレジスト３５を開口さ
せる。これにより、シリコン窒化膜３２の開口部３２ｂ
がフォトレジスト３５で完全に覆われる。

【００２９】そして、開口部３２ａを通じてウェハ２１
の上における熱酸化膜３１を除去し、開口部３２ａにお
いてウェハ２１（ｎ^-型エピ層２）を露出させる。〔図４（ａ）に示す工程〕フォトレジスト３５を除去し
たのち、開口部３２ａを通じてダメージの少ない等方性
のＣＤＥ（ケミカルドライエッチング）法によりｎ^-型
エピ層２をエッチングし、初期溝３６を形成する。この
とき、ＳｉＯ₂／Ｓｉの選択比の良いエッチング条件を
用いることにより、ＳｉＯ₂が上部に形成されているｐ
型ディープベース層９はエッチングされないようにでき
る。なお、ＳｉＯ₂／Ｓｉの選択比がとれない場合に
は、フォトレジスト３５を除去せずに上記エッチングを
行ってもよい。

【００３０】〔図４（ｂ）に示す工程〕シリコン窒化膜
３２をマスクとして初期溝３６の部分を選択的に熱酸化
する。これはＬＯＣＯＳ法と呼ばれる酸化方法であり、
この酸化によりＬＯＣＯＳ酸化膜（第１のＬＯＣＯＳ酸
化膜）３７ａが形成され、同時にＬＯＣＯＳ酸化によっ
て喰われたｎ^-型エピ層２の表面に断面Ｕ字形状のＵ溝
５０が形成される。また、ｐ型ディープベース層９の形
成に使用した開口部３２ｂにおいてもある程度酸化が進
み、ｐ型ディープベース層９の中央部にＬＯＣＯＳ酸化
膜（第２のＬＯＣＯＳ酸化膜）３７ｂが形成される。こ
れにより、ｐ型ディープベース層９の中央部にＵ溝５０
よりも浅い所定深さの凹部１０が形成される。

【００３１】このとき、ｐ型ディープベース層９を形成
するために使用したシリコン窒化膜３２をマスクとして
ＬＯＣＯＳ酸化を行っているため、ＬＯＣＯＳ酸化膜３
７ａ、３７ｂはｐ型ディープベース層９に対して自己整
合的に形成される。なお、このＬＯＣＯＳ酸化の際に
は、Ｕ溝５０の側面のチャネル領域の面方位が（１１
１）に近い面となるようにケミカルドライエッチングの
条件とＬＯＣＯＳ酸化の条件を選択することにより、Ｕ
溝５０の内壁表面を平坦で欠陥が少ないものにすること
ができる。

【００３２】〔図５（ａ）に示す工程〕シリコン窒化膜
３２を除去したのち、ＬＯＣＯＳ酸化膜３７ａ、３７ｂ
をマスクとしてｐ型ベース領域８を形成するためのボロ
ンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜３７
ａ、３７ｂと熱酸化膜３１との境界位置が自己整合位置
となっているため、ボロンは正確な位置に注入される。

【００３３】また、同様に、ＬＯＣＯＳ酸化膜３７ａ、
３７ｂをマスクとしてｎ⁺型ソース領域７を形成するた
めのリン又はヒ素をイオン注入する。このときも、ＬＯ
ＣＯＳ酸化膜３７ａ、３７ｂと熱酸化膜３１との境界位
置が自己整合位置となっていることから、リンが正確な
位置に注入される。そして、注入されたイオンを熱拡散
させることにより、ｐ型ベース領域８とｎ ⁺型ソース領
域７とが自己整合的に形成される。また、ｐ型ベース領
域８とｎ⁺型ソース領域７のＵ溝５０に接する端面は、
Ｕ溝５０の側壁の位置で自己整合的に規定され、ｐ型ベ
ース領域８とｎ⁺型ソース領域７の凹部１０に接する端
面は、凹部１０の内壁面の位置で自己整合的に規定され
る。

【００３４】このように、ｐ型ディープベース層９の形
成位置に対して自己整合位置に形成されたＬＯＣＯＳ酸
化膜３７ａ、３７ｂをマスクとしてｐ型ベース領域８及
びｎ ⁺型ソース領域７を形成することにより、ｐ型ディ
ープベース層９に対してｐ型ベース領域８及びｎ⁺型ソ
ース領域７が正確な位置関係で形成される。このため、
ｐ型ベース領域８の抵抗値（ベース抵抗）が均一にで
き、ブレークダウン時にｎ⁺型ソース領域７とｐ型ベー
ス領域８とｎ^-型エピ層２で構成される寄生トランジス
タの耐圧を均一にできると共にエネルギー吸収を均一に
でき、さらに動作時におけるしきい値電圧Ｖｔやオン抵
抗を均一にすることができる。

【００３５】〔図５（ｂ）に示す工程〕フッ酸を含む水
溶液中において、フッ化アンモニウムによりＰＨが５程
度に調整された状態で、シリコンの表面を水素で終端さ
せながら酸化膜３７ａ、３７ｂ、３１を除去し、Ｕ溝５
０や凹部１０の内壁を露出させる。この除去工程は酸化
膜３７ａ、３７ｂ、３１の形成されている面に光が当た
らないように遮光布で遮光して行う。

【００３６】この後、ウェハ２１を水溶液中から取り出
して、清浄な空気中で乾燥させる。そして、チャネルが
形成される予定のＵ溝５０の側壁に位置するｐ型ベース
領域８に対し、（１１１）面が形成されるまで熱酸化を
行う。この熱酸化工程により原子オーダーでの平坦度が
高くなる。この熱酸化工程は、酸素雰囲気に保たれた状
態にて、約１０００℃に保持されている酸化炉にウェハ
２１を徐々に挿入することにより行う。これにより、熱
酸化工程の初期には比較的低い温度で酸化が行われ、ｐ
型ベース領域８やｎ⁺型ソース領域７における不純物が
ウェハ２１の外部に飛散することを防止することができ
る。

【００３７】その後、熱酸化によってできた酸化膜を除
去したのち、再度熱酸化を行ってＵ溝５０の側面や底面
を含むウェハ２１の全面に酸化膜３８を形成する。この
酸化膜３８のうち、Ｕ溝５０の側壁におけるｐ型ベース
領域８の上に形成されたものがゲート酸化膜３となる。
このとき、ｎ⁺型ソース領域７の上にはＵ溝５０や凹部
１０の内壁よりも厚めに酸化膜３８が形成される。

【００３８】そして、ゲート酸化膜３を含む酸化膜３８
の上にポリシリコンを堆積したのち、フォトレジスト３
９をマスクとしてポリシリコンをパターニングしてゲー
ト電極４を形成する。さらに、ボロンのイオン注入を行
う。このとき、ｎ⁺型ソース領域７上においては酸化膜
３８が厚めに形成されていることから、この酸化膜３８
の薄い部分である凹部１０が形成された領域のみボロン
が通過し、凹部１０が形成された領域にだけボロンが注
入される。そして、ボロンを熱拡散させてｐ型コンタク
ト領域１１が形成される。このように、ｐ型ディープベ
ース層９やｐ型ベース領域８、及びｎ⁺型ソース領域７
を形成するために使用したマスクと同一マスクで形成し
た溝の部分にｐ型コンタクト領域１１が形成されるよう
にできるため、ｐ型コンタクト領域１１はｐ型ディープ
ベース領域等に対して自己整合位置に形成される。

【００３９】なお、本工程において、ボロンのイオン注
入はフォトレジストを除去した後に行ってもよい。〔図６（ａ）に示す工程〕フォトレジスト３９を除去す
ると共にゲート電極４を構成するポリシリコンを酸化し
たのち、ウェハ２１の全面にＢＰＳＧ（若しくはＰＳＧ
等）からなる層間絶縁膜６をデポジションする。そし
て、フォトレジスト４０を塗布したのち、ｐ型コンタク
ト領域１１上においてフォトレジスト４０を開口させ
る。その後、フォトレジスト４０をマスクとして層間絶
縁膜６をエッチングし、層間絶縁膜６の所定領域を開口
させる。

【００４０】〔図６（ｂ）に示す工程〕フォトレジスト
４０をマスクとしてウェットエッチングを行い、ｐ型コ
ンタクト領域１１上の酸化膜を除去すると共に、サイド
エッチングによりｎ⁺型ソース領域７上において部分的
に酸化膜３８及び層間絶縁膜６を除去する。この後、フ
ォトレジスト４０を除去すると共にアルミニウム膜から
なるソース電極１２を形成する。これにより、コンタク
トホール６ａを介してｐ型コンタクト及びｎ⁺型ソース
領域７がソース電極１２とオーミック接触する。

【００４１】さらに、ウェハ２１の裏面側において、半
導体基板１を研磨したのちドレイン電極１３を形成する
ことにより図１に示す縦型パワーＭＯＳＦＥＴが完成す
る。このように、同一マスクによってｐ型ディープベー
ス層９、ｐ型ベース領域８、ｎ⁺型ソース領域７、及び
ｐ型コンタクトを形成することにより、これらそれぞれ
が自己整合位置に形成され、正確な位置関係の縦型パワ
ーＭＯＳＦＥＴとすることができる。

【００４２】これにより、ｐ型ベース領域８の抵抗値
（ベース抵抗）が均一にでき、ブレークダウン時にｎ⁺
型ソース領域７とｐ型ベース領域８とｎ^-型エピ層２で
構成される寄生トランジスタの耐圧を均一にできると共
にエネルギー吸収を均一にでき、さらに動作時における
しきい値電圧Ｖｔやオン抵抗を均一にすることができ
る。

【００４３】（他の実施形態）上記実施形態では、縦型
パワーＭＯＳＦＥＴについて本発明の一実施形態を適用
した例を示したが、ＩＧＢＴに適用してもよい。

【図面の簡単な説明】

【図１】本発明の一実施形態を適用して形成した縦型パ
ワーＭＯＳＦＥＴの断面図である。

【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図６】図５に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図７】従来における縦型パワーＭＯＳＦＥＴの断面構
成を示す図である。

【符号の説明】

１…半導体基板、２…ｎ^-型エピ層、３…ゲート酸化
膜、４…ゲート電極、６…層間絶縁膜、７…ｎ⁺型ソー
ス領域、８…ｐ型ベース領域、９…ｐ型ディープベース
層、１０…凹部、１１…ｐ型コンタクト領域、１２…ソ
ース電極、１３…ドレイン電極、３２…シリコン窒化
膜、３２ａ、３２ｂ…開口部、３７ａ、３７ｂ…ＬＯＣ
ＯＳ酸化膜、５０…Ｕ溝。

Claims

【特許請求の範囲】

【請求項１】半導体基板（１）と、この半導体基板
（１）の主表面上に形成された高抵抗な第１導電型の半
導体層（２）と、前記半導体層の表層部に形成された第２導電型のベース
領域（８）と、前記ベース領域の表層部に、該ベース領域よりも接合深
さが浅く形成された第１導電型のソース領域（７）と、前記ソース領域および前記半導体層に挟まれた前記ベー
ス領域の上に、ゲート絶縁膜（３）を介して形成された
ゲート電極（４）と、を備えてなる半導体装置の製造方
法において、前記半導体基板（１）の主表面上に、前記半導体層
（２）が形成されてなるウェハ（２１）を用意する工程
と、前記ウェハ（２１）の前記半導体層側に第１の開口部
（３２ａ）及び第２の開口部（３２ｂ）を有するマスク
材を形成する工程（３２）と、前記第１の開口部を第１のレジスト（３３）で覆ったの
ち、前記マスク材及び前記第１のレジストをマスクとし
て前記第２の開口部より第２導電型不純物をドーピング
し、前記半導体層内に第２導電型のディープベース層
（９）を形成する工程と、前記第１のレジストを除去したのち、前記マスク材をマ
スクとして、前記第１の開口部から露出した前記半導体
層をＬＯＣＯＳ酸化することにより、該半導体層の表面
に第１のＬＯＣＯＳ酸化膜（３７ａ）を形成する工程
と、前記第１のＬＯＣＯＳ酸化膜をマスクとして第２導電型
不純物をドーピングすることにより、前記半導体層の表
層部に所定深さを有する第２導電型のベース領域（８）
を形成する工程と、を有していることを特徴とする半導
体装置の製造方法。
【請求項２】半導体基板（１）の主表面上に、高抵抗
な第１導電型の半導体層（２）が形成されてなるウェハ
（２１）を用意する工程と、前記ウェハ（２１）の前記半導体層側に第１の開口部
（３２ａ）及び第２の開口部（３２ｂ）を有するマスク
材を形成する工程（３２）と、前記第１の開口部を第１のレジスト（３４）で覆ったの
ち、前記マスク材及び前記第１のレジストをマスクとし
て前記第２の開口部より第２導電型不純物をドーピング
し、前記半導体層内に第２導電型のディープベース層
（９）を形成する工程と、前記第１のレジストを除去したのち、前記マスク材をマ
スクとして、前記第１の開口部から露出した前記半導体
層をＬＯＣＯＳ酸化することにより、該半導体層の表面
に第１のＬＯＣＯＳ酸化膜（３７ａ）を形成する工程
と、前記第１のＬＯＣＯＳ酸化膜をマスクとして第２導電型
不純物をドーピングすることにより、前記半導体層の表
層部に所定深さを有する第２導電型のベース領域（８）
を形成する工程と、前記第１のＬＯＣＯＳ酸化膜をマスクとして第１導電型
不純物をドーピングすることにより、前記半導体層の表
層部に前記ベース領域よりも接合深さの浅い第１導電型
のソース領域（７）を形成する工程と、前記第１のＬＯＣＯＳ酸化膜を除去することにより、前
記ベース領域及び前記ソース領域を貫通する溝部（５
０）を形成する工程と、前記溝部の内壁にゲート絶縁膜（３）を形成する工程
と、前記ゲート絶縁膜の上にゲート電極（４）を形成する工
程と、前記ゲート電極を覆うように層間絶縁膜（６）を形成す
る工程と、前記層間絶縁膜の上に、前記ベース領域と電気的に接続
されるソース電極（１２）を形成する工程と、前記半導体基板の前記主表面の反対面となる裏面側にド
レイン電極（１３）を形成する工程と、を備えているこ
とを特徴とする半導体装置の製造方法。
【請求項３】前記第１のＬＯＣＯＳ酸化膜を形成する
工程は、前記第１のレジストを除去したのち、前記第２の開口部
を第２のレジスト（３５）で覆うと共に、前記マスク材
及び前記第２のレジストをマスクとして前記半導体層を
エッチングし、前記半導体層に初期溝（３６）を形成す
る工程と、前記第２のレジストを除去する工程と、前記マスク材をマスクとして、前記第１の開口部から露
出した前記初期溝の内壁をＬＯＣＯＳ酸化することによ
り、前記第１のＬＯＣＯＳ酸化膜を形成する工程と、を
有していることを特徴とする請求項１又は２に記載の半
導体装置の製造方法。
【請求項４】前記第２のレジストを除去する工程を前
記ＬＯＣＯＳ酸化工程の前に行うことにより、前記ＬＯ
ＣＯＳ酸化工程にて前記第２の開口部から露出した前記
半導体層を酸化することで第２のＬＯＣＯＳ酸化膜（３
７ｂ）を形成することを特徴とする請求項３に記載の半
導体装置の製造方法。
【請求項５】前記ベース領域形成工程及び前記ソース
領域形成工程では、前記第１のＬＯＣＯＳ酸化膜及び前
記第２のＬＯＣＯＳ酸化膜をマスクとした不純物ドーピ
ングを行うことを特徴とする請求項４に記載の半導体装
置の製造方法。
【請求項６】前記第２のＬＯＣＯＳ酸化膜を除去する
ことにより、前記半導体層に凹部（１０）を形成する工
程と、前記凹部の内壁及び前記ソース領域の上に酸化膜（３
８）を形成する工程と、前記酸化膜をマスクとして前記凹部の内壁に第２導電型
不純物をイオン注入することにより前記ベース領域に接
続される第２導電型のコンタクト領域（１１）を形成す
る工程と、を有することを特徴とする請求項５に記載の
半導体装置の製造方法。
【請求項７】半導体基板（１）と、前記半導体基板の主表面上に形成された高抵抗な第１導
電型の半導体層（２）と、前記半導体層の表層部において所定深さで形成された第
２導電型のベース領域（８）と、前記半導体層の表層部において、該ベース領域よりも浅
く形成された第１導電型のソース領域（７）と、前記ベース領域及び前記ソース領域を貫通する溝部（５
０）と、前記半導体層において前記ベース領域に接続されるよう
に形成され、前記ベース領域よりも接合深さが深い第２
導電型のディープベース層（９）と、前記溝の内壁に形成されたゲート絶縁膜（３）と、前記ゲート絶縁膜上に形成されたゲート電極（４）と、前記ゲート電極を覆うように前記ゲート電極の上に形成
された層間絶縁膜（６）と前記層間絶縁膜に形成された
コンタクトホールを介して前記ベース領域に電気的に接
続されたソース電極（１２）と、前記半導体基板のうち、前記主表面の反対面である裏面
側に形成されたドレイン電極（１３）とを備え、さらに、前記ベース領域と前記ソース電極とのコンタク
ト部分において、前記半導体層には凹部（１０）が形成
されており、前記ディープベース層は前記凹部に位置整合され、前記
ベース領域は前記凹部に近い側の端部及び遠い側の端部
の両方が共に前記凹部に位置整合されていることを特徴
とする半導体装置。
【請求項８】前記ソース領域は前記凹部に近い側の端
部及び遠い側の端部の両方が共に前記凹部に位置整合さ
れていることを特徴とする請求項７に記載の半導体装
置。
【請求項９】前記溝部の断面形状がコンケーブ形状を
成していることを特徴とする請求項７又は８に記載の半
導体装置。
【請求項１０】前記溝部は複数カ所に形成されてお
り、前記凹部は隣り合う前記溝部の中央部に形成されて
いることを特徴とする請求項７乃至９のいずれか１つに
記載の半導体装置。
【請求項１１】隣り合う前記溝部の並んでいる方向の
断面形状が、前記凹部の中心を通る前記主表面に垂直な
線を見立てたときに、前記線を中心として、前記ソース
領域、前記ベース領域、及び前記ディープベース層が線
対称な形状となっていることを特徴とする請求項１０に
記載の半導体装置。