DE69029468T2

DE69029468T2 - Integrierte Schaltungsanordnung

Info

Publication number: DE69029468T2
Application number: DE69029468T
Authority: DE
Inventors: Koji Berseille Kawasaki Shirai
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-10-06
Filing date: 1990-10-05
Publication date: 1997-05-15
Anticipated expiration: 2010-10-06
Also published as: EP0451286B1; EP0451286A4; KR910008861A; DE69029468D1; US5202573A; JPH03124065A; WO1991005372A1; JPH06103745B2; KR940008260B1; EP0451286A1

Description

Technisches Gebiet

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltungsvorrichtung und spezieller auf eine integrierte Schaltungsvorrichtung, in welcher eine Vielzahl von Thyristoren mit MOS-Gates auf einem Halbleitersubstrat gebildet sind.

Technischer Hintergrund

Eine herkömmliche Halbleiterschaltungsvorrichtung, in welcher eine Vielzahl von MOS-Thyristoren auf einem Substrat gebildet sind, ist wie in Fig. 15 gezeigt angeordnet, und die Schaltungsvorrichtung weist ein Siliziumsubstrat 51 vom p-Typ auf, welches Bor (B) mit einer Konzentration von ungefähr 10¹&sup4;/cm³ enthält. Nachdem eine Siliziumoxidschicht auf die Oberfläche des Siliziumsubstrats 51 mittels eines thermischen Oxidationsprozesses gedeckt ist, werden mittels eines Fotoätzprozesses unter Verwendung einer Maske Öffnungen in der Siliziumoxidschicht gebildet, und durch die Öffnungen wird Bor in das Siliziumsubstrat 51 dotiert. Danach wird die Siliziumoxidschicht entfernt, und es wird eine epitaxiale Aufwachsschicht 52 vom n&supmin;-Typ gebildet. Mit diesen epitaxialen Aufwachsprozeß wird das in das Substrat 51 dotierte Bor diffundiert, und es wird eine vergrabene Schicht 53 vom p&spplus;-Typ gebildet. Ein Verunreinigungsgebiet 54 vom p- Typ, das mit der vergrabenen Schicht 53 vom p&spplus;-Typ verbunden ist, wird in dem Oberflächengebiet der Schicht 52 gebildet, und das epitaxiale Gebiet vom n&supmin;-Typ der Schicht 52 und die epitaxiale Aufwachsschicht 52 vom n&supmin;-Typ wird von der vergrabenen Schicht 53 vom p&spplus;-Typ und der Verunreinigungsschicht 54 vom p-Typ, die miteinander verbunden sind, in zwei Gebiete 521 und 522 geteilt.
In dem Oberflächengebiet der p-Typ-Verunreinigungsschicht 54 wird ein p&spplus;-Typ-Verunreinigungsgebiet 55 mit hoher Konzentration gebildet, und auf beiden Seiten des p&spplus;-Typ- Gebietes 55 werden n&spplus;-Typ-Gebiete 56 und 57 gebildet. Eine Kathode C wird in elektrischer Verbindung mit den n&spplus;-, p&spplus; - und n&spplus;-Typ-Verunreinigungsgebieten 56, 55 und 57 gebildet, die durchlaufend verbunden sind.
Anodengebiete 59 und 60 werden in der n&supmin;-Typ-Epitaxialschicht 52 gebildet, um von der vergrabenen Schicht 53 und der Verunreinigungsschicht 54 unterteilt zu werden. Anoden A1 und A2, die von den p-Typ-Verunreinigungsgebieten 61 und 62 und den p&spplus;-Typ-Verunreinigungsgebieten 63 und 64 hoher Konzentration gebildet werden, werden in den Anodengebieten 59 bzw. 60 gebildet.
Auf der Oberfläche der n&supmin;-Typ-Epitaxialschicht 52 werden P-n- Übergangsabschnitte freigelegt, die durch die n&supmin;-Typ- Epitaxialschicht 52, das p-Typ-Verunreinigungsgebiet 54 und die n&spplus;-Typ-Verunreinigungsgebiete 56 und 57 gebildet werden. Gates G1 und G2 werden mittels Polysilizium 67 und Polysilizium 68 über Gateisolierfilme jeweils in den P-n- Übergangsabschnitten gebildet. Das heißt, die n&spplus;-Typ- Verunreinigungsgebiete 56 und 57 sind in dem Kathodengebiet mit den p-Typ-Verunreinigungsgebieten 61 und 62 in den Anodengebieten durch das p-Typ-Verunreinigungsgebiet 54 bzw. die n&supmin;-Typ-Epitaxialschicht 52 verbunden. Somit werden p-n-p-n-Strukturen in einer lateralen Richtung angeordnet, wodurch ein IGBT gebildet wird.
In einer integrierten Schaltungsvorrichtung mit der obigen Anordnung wird eine ausreichende Spannung an das Gate G1 angelegt, um es einzuschalten, und das Gate G2 hat dasselbe Potential wie das der Anode A2 und ist dann abgeschaltet. In diesem Fall erreichen Löcher, die von der als Drain dienenden Anode A1 injiziert werden, das n&supmin;-Typ-Epitaxialgebiet 522 neben dem Gebiet 521 von dem n&supmin;-Typ-Epitaxialgebiet 521. Weil das n&supmin;-Typ-Eptaxialgebiet 522 in einem Aus-Zustand zu dieser Zeit hohes Potential hat, fließen die Löcher zu dem Gebiet 522.
Der Artikel in IEEE Electron Device Letters, Band EDL-7, Nr. 2, Februar 1986, Seiten 61-63 mit dem Titel "Lateral Insulated Gate Transistors with Improved Latching Characteristics" von A.L. Robinson et. al. beschreibt vier Typen von Transistoren mit lateral isoliertem Gate. Jede Vorrichtung besteht aus einem p-Substrat mit einer n- Epitaxialschicht darüber. Kathoden- und Anodenelektroden oberhalb jeweiliger Kathoden- und Anodengebiete werden von einer isolierten Gateelektrode separiert. Das latch-up- Phänomen wird durch den parasitären Thyristor bewirkt, der aus dem p-Anodengebiet, dem n-Driftgebiet, dem p- Diffusionsgebiet und dem n-Kathodengebiet besteht. Latching könnte durch ein p-Sinkergebiet unterhalb des Kathodengebietes verhindert werden, welches sich in das p- Substrat hinein erstreckt, oder durch eine vergrabene p- Schicht in dem p-Substrat unterhalb des Kathodengebietes.
JP-A-1145867 beschreibt einen Leitfähigkeitsmodulations- MOSFET, in welchem die p-Kollektorschicht von einer n-Schicht umgeben ist, wodurch latch-up schwieriger wird.
Die vorliegende Erfindung wurde im Hinblick auf das obige Problem getätigt und hat als Aufgabe eine integrierte Halbleiterschaltungsvorrichtung, in welcher, wenn eine Vielzahl von MOS-Thyristoren nahe derselben Oberfläche eines Halbleitersubstrats gebildet sind, die Thyristorelemente unabhängig gesteuert werden, ohne sich gegenseitig zu beeinflussen.
Die Aufgabe der Erfindung wird gelöst durch eine integrierte Schaltungsvorrichtung, mit: einem Halbleitersubstrat eines ersten Leitfähigkeitstyps; einer Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf dem Halbleitersubstrat des ersten Leitfähigkeitstyps angeordnet ist und eine Hauptoberfläche aufweist; einem Paar von ersten verunreinigungsdotierten Gebieten des ersten Leitfähigkeitstyps, welche sich von der Hauptoberfläche der Halbleiterschicht des zweiten Leitfähigkeitstyps zum Halbleitersubstrat erstrecken, und welche die Halbleiterschicht in erste und zweite Seitenelementgebiete und ein zentrales Inselgebiet teilen; einer ersten Elektrodenschicht, die von einem ersten Gebiet hoher Konzentration des zweiten Leitfähigkeitstyps gebildet ist, das sich in einem Oberflächengebiet des Inselgebietes der Halbleiterschicht befindet, zweiten Gebieten hoher Konzentration des ersten Leitfähigkeitstyps, die sich in Oberflächengebieten der ersten verunreinigungsdotierten Gebiete befinden, um in Kontakt mit beiden Seiten des ersten Gebietes hoher Konzentration des zweiten Leitfähigkeitstyps zu sein, und dritten Gebieten hoher Konzentration des zweiten Leitfähigkeitstyps, die sich in Oberflächengebieten der ersten verunreinigungsdotierten Gebiete befinden, um in Kontakt mit beiden Seiten der zweiten Gebiete hoher Konzentration zu sein, wobei die erste Elektrode sich auf einer Oberfläche der ersten Elektrodenschicht befindet; zweiten verunreinigungsdotierten Gebieten des ersten Leitfähigkeitstyps, die sich in Oberflächengebieten der ersten und zweiten Seitenelementgebiete der Halbleiterschicht des zweiten Leitfähigkeitstyps befinden; zweiten Elektroden, die angeordnet sind, in elektrischem Kontakt mit den zweiten verunreinigungsdotierten Gebieten zu sein, die sich in den ersten und zweiten Seitenelementgebieten befinden; und Gateelektroden auf gegenüberliegenden Seiten des Inselgebietes auf einem Gateisolierfiln, der sich oberhalb von p-n-Übergangsabschnitten erstreckt, die auf der Hauptoberfläche freigelegt sind und zwischen äußeren peripheren Abschnitten der ersten verunreinigungsdotierten Gebiete, der ersten und zweiten Seitenelementgebiete und der dritten Gebiete hoher Konzentration definiert sind.
Eine p-n-p-n-Struktur wird zwischen dem Anodengebiet und den Kathodengebieten gebildet, und Gateelektroden werden durch einen Isolierfilm auf den p-n-Übergangsabschnitten gebildet, die auf der Oberfläche der Halbleiterschicht freiliegen.
Wenn in einem integrierten Schaltkreis mit der obigen Anordnung eine Spannung an eine Gateelektrode zwischen den Anodengebieten angelegt wird, zwischen welchen sich das Kathodengebiet befindet, um die Gateelektrode einzuschalten, und wenn die andere Gateelektrode abgeschaltet ist, fließen Elektronen in einer Richtung des Anodengebietes im Ein- Zustand, und Löcher fließen zum Kathodengebiet. Weil jedoch ein wie oben beschrieben fließender Strom von dem Inselgebiet eingefangen wird, das zwischen dem Paar von ersten Verunreinigungsgebieten gebildet ist, wird der Strom nicht an das Gebiet im Aus-Zustand geliefert. Deshalb wird eine gegenseitige Beeinflussung der Anodengebiete, die so gebildet sind, daß zwischen ihnen das Kathodengebiet liegt, sicher verhindert, ein fehlerhafter Betrieb kann vermieden werden, und der Maximalstrom kann stark vergrößert werden.

Kurzbeschreibung der Zeichnungen

Fig. 1 bis 13 sind Ansichten zum Erläutern einer integrierten Schaltungsvorrichtung aus einem Halbleiter in der Reihenfolge von Herstellungsschritten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, Fig. 14A bis 14C sind Ansichten zum Erläutern einer integrierten Schaltungsvorrichtung in der Reihenfolge von Herstellungsschritten gemäß dem weiteren Ausführungsbeispiel der vorliegenden Erfindung, und Fig. 15 ist ein Querschnitt einer Anordnung, welche einen herkömmlichen integrierten Schaltkreis zeigt.

Beste Art und Weise, die Erfindung auszuführen

Ein Ausführungsbeispiel der vorliegenden Erfindung wird im folgenden gemäß Herstellungsschritten beschrieben. Eine in diesem Ausführungsbeispiel beschriebene, integrierte Schaltungsvorrichtung ist aus einem n-Kanal-MOS-Thyristor gebildet. Wie in Fig. 1 gezeigt, wird ein p-Silizium- Halbleitersubstrat 11, welches Bor (B) mit ungefähr 10¹&sup4;/cm³ enthält, vorbereitet, und das Halbleitersubstrat 11 wird in einer Dampfatmosphäre bei einer Temperatur von 1000ºC gehalten. Eine Siliziumdioxidschicht 12 mit einer Dicke von 1 µm wird auf der Oberfläche des Substrats 11 gebildet. An der Siliziumdioxidschicht 12 wird herkömmliches Fotoätzen durchgeführt, um erste und zweite Öffnungen 131 und 132 zu bilden.
Eine CVD-Siliziumoxidschicht 14, in welche Bor dotiert wird, wird auf der Siliziumdioxidschicht 12, welche die Öffnungen 131 und 132 aufweist, durch ein chemisches Abscheidungsverfahren aus der Dampfphase gebildet. Wenn die Siliziumoxidschicht 14 gebildet wird, wird die resultierende Struktur für eine Stunde auf einer Temperatur von 1100ºC gehalten, in der Siliziumschicht enthaltenes Bor wird durch die Öffnungen 131 und 132 in das p-Silizium- Halbleitersubstrat 11 dotiert, wodurch Basen 151 und 152 vergrabener Gebiete gebildet werden.
Die auf dem Halbleitersubstrat 11 gebildeten Siliziumoxidschichten 12 und 14 werden mittels einer HF- Lösung entfernt, und dann wird eine Halbleiterschicht aus einer epitaxialen n&supmin;-Aufwachsschicht 16, welche Phosphor (P) mit 10¹&sup5;/cm³ enthält und eine Dicke von 5 µm hat, auf dem Siliziumhalbleitersubstrat 11 mittels eines epitaxialen Verfahrens (Fig. 2) aufgewachsen. In diesem epitaxialen Aufwachsprozeß wird das Bor in den Basen 151 und 152 vergrabener Gebiete in die epitaxiale Aufwachsschicht 16 eindiffundiert, wodurch erste und zweite vergrabene Gebiete 171 und 172 vom p&spplus;-Typ gebildet werden.
Wie oben beschrieben, wird eine auf dem Substrat 11 gebildete, epitaxiale Aufwachsschicht 16 in einer Dampfatmosphäre bei einer Temperatur von 1000ºC gehalten, eine Siliziumdioxidschicht mit einer Dicke von 1 µm wird auf der Oberfläche der epitaxialen Aufwachsschicht 16 gebildet. Eine Maske mit Öffnungen an Abschnitten entsprechend Gebieten, an welchen die vergrabenen Gebiete 171 und 172 vom p&spplus;-Typ gebildet werden, wird auf der Siliziumdioxidschicht gebildet, und, wie in Fig. 3 gezeigt, werden erste und zweite Siliziumoxidschichten 181 und 182 gebildet. Wenn die Siliziumoxidschichten 181 und 182, wie oben beschrieben, gebildet werden, wie in Fig. 4 gezeigt, wird Trockenoxidation auf der Oberfläche der epitaxialen n&supmin;-Aufwachsschicht 16 bei einer Temperatur von 1000ºC durchgeführt, um einen Gateoxidfilm 19 mit einer Dicke von ungefähr 100 nm (1000 Å) zu bilden.
Eine Polysiliziumschicht mit einer Dicke von ungefähr 500 nm (5000 Å) wird auf den Siliziumoxidschichten 181 und 182 und dem Gateoxidfilm 19 mittels eines Niederdruck-CVD-Verfahrens gebildet. Diese Polysiliziumschicht wird mittels eines Fotoätzprozesses unter Verwendung von isotropem oder anisotropem Ätzen strukturiert. Wie in Fig. 5 gezeigt, wird eine erste Elektrode 201 gebildet, um die Siliziumschicht 181 und den Gateoxidfilm 19 zu überbrücken, und eine zweite Elektrode 202 wird gebildet, um die Siliziumoxidschicht 182 und den Gateoxidfilm 19 zu überbrücken.
Nachdem die Gateelektrode gebildet ist, wird ein Schritt des Bildens eines Verunreinigungsgebietes begonnen. Wie in Fig. 6 gezeigt ist, wird die resultierende Struktur mit einem Fotoresistmuster 21 bedeckt, Bor, das als p-Typ- Verunreinigung dient, wird an Abschnitten entsprechend den vergrabenen Gebieten 171 und 172 vom p&spplus;-Typ und außerhalb der Siliziumoxidschichten 181 und 182 mittels eines Ionenimplantationsverfahrens unter Verwendung des Fotoresistmusters als Maske in die epitaxiale n&supmin;-Aufwachsschicht 16 dotiert. Danach wird die resultierende Struktur bei einer Temperatur von 1200ºC für eine Stunde wärmebehandelt, um die dotierte Verunreinigung diffundieren zu lassen, und, wie in Fig. 7 gezeigt, werden Verunreinigungsgebiete 221 und 222 vom p-Typ gebildet, die jeweils mit den Verunreinigungsgebieten 171 und 172 vom p&spplus;-Typ verbunden sind. Die Verunreinigungsgebiete 221 und 222 bilden ein Paar eines ersten Verunreinigungsgebietes mit den vergrabenen Gebieten 171 und 172 vom p&spplus;-Typ. Zweite p- Verunreinigungsgebiete 231 und 232, die als Kathodengebiete dienen, werden außerhalb der Siliziumoxidschichten 181 bzw. 182 gebildet.
Mit diesem Schritt werden das Paar von ersten Verunreinigungsgebieten vom p-Typ, das aus den Verunreinigungsgebieten 171 und 172 vom p&spplus;-Typ besteht, und die p-Typ-Verunreinigungsgebiete 221 und 222 elektrisch mit dem Silizium-Halbleitersubstrat 11 vom p-Typ verbunden, um die epitaxiale n&supmin;-Aufwachsschicht 16 in drei Gebiete zu teilen. Das heißt, die epitaxiale Aufwachsschicht 16 vom n&supmin;-Typ wird in die ersten und zweiten Elementgebiete 161 und 162 geteilt, zu welchen die p-Typ-Verunreinigungsgebiete 231 und 232 lokalisiert sind, sowie in ein Inselgebiet 163, welches sich zwischen den Verunreinigungsgebieten 221 und 223 vom p-Typ befindet.
Wie in Fig. 8 gezeigt, wird die resultierende Struktur mit einem Resistmuster 24 bedeckt, in welchem Abschnitte gegenüber den inselgebieten 163 der Verunreinigungsgebiete 221 und 222 vom p-Typ und ein Abschnitt entsprechend dem Inselgebiet 163 vom n&supmin;-Typ offen sind. Der von den Öffnungen, die in dem Resistmuster gebildet sind, freigelegte Gateoxidfilm 19 wird mittels einer Ammoniumfluoridlösung entfernt, und Arsen (As), das als eine n-Typ-Verunreinigung dient, wird von den Öffnungen mittels eines Ionenimplantationsverfahrens dotiert. Danach wird die resultierende Struktur für 10 Minuten in einer Sauerstoffatmosphäre wärmebehandelt, um das dotierte Arsen diffundieren zu lassen, und wie in Fig. 9 gezeigt, werden Verunreinigungsgebiete 251, 252 und 253 vom n&spplus;-Typ gebildet, von denen jedes eine hohe Oberflächenkonzentration von ungefähr 10²¹/cm³ aufweist. Die Resiststruktur 24 wird entfernt.
Wie in Fig. 10 gezeigt, wird eine Resiststruktur 26 so gebildet, daß Öffnungen in Abschnitten mit Ausnahme der Verunreinigungsgebiete 251 bis 253 vom n&spplus;-Typ des p-Typ- Verunreinigungsgebietes und an den Mittelabschnitten der p-Typ-Verunreinigungsgebiete 231 und 232 gebildet werden, die sich außerhalb der Siliziumoxidschichten 181 und 182 befinden, und Bor wird von den Öffnungen des Resistmusters 26 dotiert. Danach wird, wie in Fig. 11 gezeigt, das dotierte Bor diffundieren gelassen, um Verunreinigungsgebiete 271 und 272 zu bilden, von denen jedes eine hohe Oberflächenkonzentration von ungefähr 10²&sup0;/cm³ an Positionen zwischen den n&spplus;-Typ-Verunreinigungsgebieten 251 bis 253 in den p-Typ-Verunreinigungsgebieten 221 und 222 aufweist. In den Verunreinigungsgebieten 231 und 232 vom p-Typ werden Verunreinigungsgebiete 281 und 282 vom p&spplus;-Typ gebildet. Danach wird eine Siliziumdioxidschicht 29 mit einer Dicke von 1 µm gebildet, und Kontaktlöcher werden in der Siliziumdioxidschicht 29 an Abschnitten gebildet, die den Verunreinigungsgebieten 251 bis 253 vom n&spplus;-Typ entsprechen, den Oberflächengebieten der Verunreinigungsgebiete 271 und 272 vom p&spplus;-Typ, und den Verunreinigungsgebieten 281 und 282 vom p&spplus;-Typ, die der Reihe nach gebildet werden.
Auf der Siliziumdioxidschicht 29, in welcher die Kontaktlöcher, wie oben beschrieben, gebildet werden, wird eine Verdrahtungsschicht aus Aluminium oder einer Aluminiumlegierung (Al-Si oder Al-Si-Cu) mittels Vakuumabscheidung oder Sputtern gebildet, wie in Fig. 12 gezeigt ist. Diese Verdrahtungsschicht wird mittels eines Fotoätzprozesses strukturiert, um eine Kathodenelektrode 30 zu bilden, die gemeinsam mit den Verunreinigungsgebieten 251 bis 253 vom n&spplus;-Typ und den Verunreinigungsgebieten 271 und 272 vom p&spplus;-Typ verbunden ist, sowie Anodenelektroden 311 und 312, die jeweils mit den p&spplus;-Verunreinigungsgebieten 281 und 282 verbunden sind.
Fig. 13 zeigt den Querschnitt einer vollständigen integrierten Schaltungsvorrichtung. Nachdem die Elektroden 30, 311 und 312 gebildet sind, wird in Fig. 13 die gesamte Oberfläche der resultierenden Struktur mittels einer PSG- Schicht 32 bedeckt. Ein Kathodenanschluß C erstreckt sich von der Kathodenelektrode 30, und Anodenanschlüsse A1 und A2 erstrecken sich von den Anodenelektroden 311 bzw. 312. Zusätzlich erstrecken sich Gateanschlüsse G1 und G2 von den Gateelektroden 201 bzw. 202.
In einer integrierten Schaltungsvorrichtung mit der obigen Struktur ist das Verunreinigungsgebiet 253 vom n&spplus;-Typ, das mit der Kathodenelektrode 30 verbunden ist, elektrisch mit dem Inselgebiet 163 vom n&supmin;-Typ verbunden, und die mit der Kathodenelektrode 30 verbundenen, vergrabenen Gebiete 251 und 252 vom p&spplus;-Typ sind mit den p-Verunreinigungsgebieten 221 und 222 verbunden und elektrisch über die vergrabenen Gebiete 171 und 172 vom p&spplus;-Typ auf beiden Seiten des mittels einer epitaxialen Aufwachsschicht gebildeten Inselgebietes 163 mit dem Siliziumhalbleitersubstrat 11 vom p&supmin;-Typ verbunden.
Das heißt, es werden MOS-Thyristoren auf beiden Seiten des Inselgebietes 163 bildet, das mittels der epitaxialen Aufwachsschicht vom n&supmin;-Typ als Mitte gebildet ist, die mit dem Kathodengebiet verbunden ist. Wie mit einem Pfeil in Fig. 13 angezeigt, wird beispielsweise eine Spannung an das Gate G1 angelegt, um einen Strom an einen Schaltkreis zu liefern, der durch das p-Verunreinigungsgebiet der Anode A1, die epitaxiale Aufwachsschicht 161 vom n&supmin;-Typ, das p- Verunreinigungsgebiet 221 und das Kathodengebiet- Verunreinigungsgebiet 251 vom n&spplus;-Typ gebildet ist. Selbst wenn der andere MOS-Thyristor in einen Aus-Zustand versetzt ist, d.h. wenn das Gate G2 und die Anode A2 auf dasselbe Potential gesetzt sind, wird in diesem Fall der Strom von dem Inselgebiet 163 eingefangen, das sich in der Mitte befindet, wie durch den gestrichelten Pfeil in Fig. 13 gezeigt wird. Deshalb gibt es keinen Einfluß auf den sich in einem Aus- Zustand befindenden MOS-Thyristor, und ein fehlerhafter Betrieb des MOS-Thyristors wird zuverlässig verhindert.
Um in dem oben beschriebenen Ausführungsbeispiel das Inselgebiet 163 der Mitte zu bilden, werden der Reihe nach die vergrabenen Gebiete 171 und 172 vom p&spplus;-Typ und die p- Verunreinigungsgebiete 221 und 222 gebildet. In diesem Fall kann das Inselgebiet 163 mittels einer Tiefenschicht gebildet werden.
In den Fig. 14A bis 14C wird ein Ausführungsbeispiel einer Struktur unter Verwendung einer Tiefenschicht beschrieben. Wie in Fig. 14A gezeigt ist, wird wie in dem vorangehenden Ausführungsbeispiel eine epitaxiale Aufwachsschicht 16 von n&supmin; -Typ auf der Oberfläche des Silizium-Halbleitersubstrats 11 vom p&supmin;-Typ gebildet. Silizium-Oxidschichten 181 und 182 und ein Gateoxidfilm 19 werden auf der epitaxialen Aufwachsschicht 16 vom n&supmin;-Typ gebildet, wodurch Gateelektroden 201 und 202 aus Polysilizium gebildet werden. Wie in Fig. 14B gezeigt, wird Bor mittels eines Ionenimplantationsverfahrens unter Verwendung eines Resistmusters 40 als Maske mit Öffnungen nahe der Gateelektroden 201 und 202 in die epitaxiale Aufwachsschicht 16 vom n&supmin;-Typ dotiert, und das dotierte Bor wird diffundieren gelassen, um p-Verunreinigungsgebiete 411 und 412 zu bilden, die jeweils eine Oberflächenkonzentration von 10¹&sup7;/cm&supmin;³ aufweisen. Die Verunreinigungsgebiete 411 und 412 vom p-Typ dienen als Kanalschichten, wodurch ein n&supmin;-Inselgebiet 163 gebildet wird. Wie in Fig. 14C gezeigt, wird wiederum ein Resistmuster 42 gebildet, und Bor wird unter Verwendung des Resistmusters 42 als Maske dotiert und diffundieren gelassen, wodurch p-Verunreinigungsgebiete 231 und 232 gebildet werden, die als Anodengebiete dienen, die jeweils eine Oberflächenkonzentration von 10¹&sup7;/cm³ haben. In diesem Prozeß wird dieselbe Struktur, wie in Fig. 7 beschrieben, erhalten. Dann wird ein integrierter Halbleiterschaltkreis in demselben Prozeß angeordnet, wie in den Fig. 8 bis 13 beschrieben wird.
In diesem Ausführungsbeispiel wird die Epitaxialschicht 16 vom n&supmin;-Typ auf dem p&supmin;-Silizium-Halbleitersubstrat 11 gebildet, und die erste p-Verunreinigungsschicht wird über die gesamte epitaxiale Aufwachsschicht 16 gebildet, wodurch die epitaxiale Aufwachsschicht 16 vom n&supmin;-Typ in die Elementgebiete 161 und 162 und das Inselgebiet 163 unterteilt wird. Jedoch kann in der integrierten Schaltungsvorrichtung eine Halbleiterschicht vom p-Typ auf dem Halbleitersubstrat vom n-Typ gebildet werden, um eine erste p- Verunreinigungsschicht zu bilden. In diesem Fall werden die Leitfähigkeitstypen von Verunreinigungsgebieten hoher Konzentration in dem gegenwärtigen Kathodengebiet entgegengesetzt zu denen der offenbarten Ausführungsbeispiele der Erfindung. Der Leitfähigkeitstyp des gegenwärtigen Anodengebietes wird ein n-Leitfähigkeitstyp, was demjenigen in den offenbarten Ausführungsbeispielen der vorliegenden Erfindung entgegengesetzt ist.

Claims

1. Integrierte Schaltungsvorrichtung, mit:

einem Halbleitersubstrat (11) eines ersten Leitfähigkeitstyps;

einer Halbleiterschicht (16) eines zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp, die sich auf dem Halbleitersubstrat (11) des ersten Leitfähigkeitstyps befindet und eine Hauptoberfläche aufweist;

einem Paar von ersten verunreinigungsdotierten Gebieten (171, 172, 221, 222) des ersten Leitfähigkeitstyps, welche sich von der Hauptoberfläche der Halbleiterschicht (16) des zweiten Leitfähigkeitstyps zum Halbleitersubstrat (11) erstrecken, und welche die Halbleiterschicht (16) in erste und zweite Seitenelementgebiete (161, 162) und ein zentrales Inselgebiet (163) teilen;

einer weiteren Halbleiterschicht, die gebildet ist durch ein erstes Gebiet (251) hoher Konzentration des zweiten Leitfähigkeitstyps, das sich in einem Oberflächengebiet des Inselgebietes (162) der Halbleiterschicht (16) befindet, zweiten Gebieten (271, 272) hoher Konzentration des ersten Leitfähigkeitstyps, die sich in Oberflächengebieten der ersten verunreinigungsdotierten Gebiete (171, 172, 221, 222) befinden und in physischem Kontakt mit Seiten des ersten Gebietes (253) hoher Konzentration des zweiten Leitfähigkeitstyps sind, sowie dritten Gebieten (251, 252) hoher Konzentration des zweiten Leitfähigkeitstyps, die sich in den Oberflächengebieten der ersten verunreinigungsdotierten Gebiete (171, 172, 221, 222) befinden und in physischem Kontakt mit Seiten der zweiten Gebiete (271, 272) hoher Konzentration stehen;

einer ersten Elektrode (C), die sich auf einer Oberfläche der weiteren Halbleiterschicht befindet und die ersten, zweiten und dritten Gebiete (253, 271, 272, 251, 252) hoher Konzentration kontaktiert;

zweiten verunreinigungsdotierten Gebieten (231, 232, 281, 282) des ersten Leitfähigkeitstyps, die sich in Oberflächengebieten der ersten und zweiten Seitenelementgebiete (161, 162) der Halbleiterschicht (16) des zweiten Leitfähigkeitstyps befinden;

zweiten Elektroden (A1, A2), die sich auf und in elektrischem Kontakt mit den zweiten verunreinigungsdotierten Gebieten (281, 282) befinden, die sich in den ersten und zweiten Seitenelementgebieten (161, 162) befinden; und

Gateelektroden (G1, G2), die sich auf gegenüberliegenden Seiten des Inselgebietes (163) auf einem Gateisolierfilm (19) befinden und sich oberhalb von p-n- Übergangsabschnitten erstrecken, die an der Hauptoberfläche freigelegt sind und zwischen äußeren peripheren Abschnitten der ersten verunreinigungsdotierten Gebiete (171, 172), den ersten und zweiten Seitenelementgebieten (161, 162) und den dritten Gebieten (251, 252) hoher Konzentration definiert sind.

2. Integrierte Schaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp der p-Typ ist, und der zweite Leitfähigkeitstyp der n-Typ.

3. Integrierte Schaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (11) aus p-Silizium hergestellt ist, und die Halbleiterschicht (16) mittels einer epitaxialen Halbleiterschicht aus n&supmin;-Silizium gebildet ist, und sich auf einer Oberfläche des Siliziumhalbleitersubstrats (11) befindet.

4. Integrierte Schaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste verunreinigungsdotierte Gebiet (171, 172, 221, 222) mittels eines vergrabenen Gebietes (171, 172) des ersten Leitfähigkeitstyps gebildet ist, das sich in der Halbleiterschicht (16) des zweiten Leitfähigkeitstyps befindet und in physischem Kontakt mit dem Halbleitersubstrat (11) und einem dritten verunreinigungsdotierten Gebiet (221, 222) des ersten Leitfähigkeitstyps steht, das sich von der Oberfläche der Halbleiterschicht (16) zu dem vergrabenen Gebiet (171, 172) erstreckt.

5. Integrierte Schaltungsvorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das Halbleitersubstrat (11) des ersten Leitfähigkeitstyps mittels eines p-Siliziumsubstrats gebildet ist, und die Halbleiterschicht (16) des zweiten Leitfähigkeitstyps mittels einer Siliziumhalbleiterschicht aus n&supmin;-Silizium gebildet ist.

6. Integrierte Schaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß

das Halbleitersubstrat (11) aus p-Silizium gebildet ist;

die Halbleiterschicht (16) eine n-Epitaxialschicht ist; und

die erste Elektrodenschicht elektrisch mit dem Halbleitersubstrat (11) über das Paar von ersten verunreinigungsdotierten Gebieten verbunden ist.