KR20220047028A - 집적회로 장치 및 그 제조 방법 - Google Patents
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Abstract
집적회로 장치는, 활성 영역을 포함하는 기판; 상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 하부 도전 패턴과 상부 도전 패턴을 포함하는 비트 라인; 상기 기판의 상기 활성 영역과 상기 비트 라인 사이에 배치되는 다이렉트 콘택; 상기 비트 라인의 양 측벽 상에 배치되고 상기 다이렉트 콘택의 양 측벽을 덮는 스페이서 구조물; 및 상기 다이렉트 콘택의 양 측벽과 상기 스페이서 구조물 사이에 개재되는 필드 패시베이션층(field passivation layer)을 포함한다.
Description
본 발명의 기술적 사상은 집적회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 비트 라인을 포함하는 집적회로 장치 및 그 제조 방법에 관한 것이다.
집적회로 장치의 다운스케일링에 따라 집적회로 장치를 구현하기 위한 개별미세 회로 패턴의 사이즈는 더욱 감소되고 있다. 또한 집적회로 장치가 고집적화됨에 따라 콘택의 사이즈 또한 작아지고, 이에 따라 콘택의 저항이 증가하여 집적회로 장치의 동작 성능과 같은 전기적 성능이 저하되는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 콘택 저항이 감소되어 우수한 전기적 성능을 가질 수 있는 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 콘택 저항이 감소되어 우수한 전기적 성능을 가질 수 있는 집적회로 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 활성 영역을 포함하는 기판; 상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 하부 도전 패턴과 상부 도전 패턴을 포함하는 비트 라인; 상기 기판의 상기 활성 영역과 상기 비트 라인 사이에 배치되는 다이렉트 콘택; 상기 비트 라인의 양 측벽 상에 배치되고 상기 다이렉트 콘택의 양 측벽을 덮는 스페이서 구조물; 및 상기 다이렉트 콘택의 양 측벽과 상기 스페이서 구조물 사이에 개재되는 필드 패시베이션층(field passivation layer)을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 활성 영역을 포함하는 기판; 상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 하부 도전 패턴과 상부 도전 패턴을 포함하는 비트 라인; 상기 기판의 상기 활성 영역과 상기 비트 라인 사이에 배치되는 다이렉트 콘택; 상기 다이렉트 콘택의 양 측벽 상에 배치되고, 상기 다이렉트 콘택의 전체 측벽과 접촉하는 필드 패시베이션층; 및 상기 비트 라인의 양 측벽 상에 배치되고, 상기 다이렉트 콘택의 양 측벽 상으로 연장되어 상기 필드 패시베이션층과 접촉하는 스페이서 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 활성 영역을 포함하는 기판; 상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 하부 도전 패턴과 상부 도전 패턴을 포함하는 비트 라인; 상기 기판에 형성되고, 상기 제2 방향으로 연장되는 복수의 트렌치 각각 내에 배치되는 복수의 게이트 전극; 상기 기판의 상기 활성 영역과 상기 비트 라인 사이에 배치되는 다이렉트 콘택; 상기 다이렉트 콘택의 양 측벽 상에 배치되는 필드 패시베이션층; 및 상기 비트 라인의 양 측벽 상에 배치되는 스페이서 구조물로서, 상기 비트 라인의 양 측벽 상에 배치되는 제1 스페이서층과, 상기 비트 라인의 양 측벽 상에 배치되고 상기 제1 스페이서층을 커버하는 제2 스페이서층과, 상기 제1 스페이서층 및 상기 제2 스페이서층 사이에 배치되는 에어 공간을 포함하는 스페이서 구조물을 포함하고, 상기 필드 패시베이션층은 상기 다이렉트 콘택과 상기 제1 스페이서층 사이에 개재된다.
본 발명의 기술적 사상에 따르면, 다이렉트 콘택과 스페이서 구조물 사이에반절연성 물질을 포함하는 필드 패시베이션층이 개재될 수 있다. 따라서 상기 필드 패시베이션층은, 다이렉트 콘택과 스페이서 구조물 계면에서의 전하 트랩을 방지하거나, 스페이서 구조물 내의 벌크 전하에 의한 필드를 차단할 수 있다. 따라서 다이렉트 콘택의 저항이 감소될 수 있고, 상기 집적회로 장치는 우수한 전기적 성능을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 A-A' 및 B-B'선에 따른 단면도이다.
도 3은 도 2의 CX1 부분의 확대도이다.
도 4a는 도 3의 S1-S1' 부분에서의 개략적인 에너지 밴드 다이어그램이다.
도 4b 및 도 4c는 필드 패시베이션층에 포함된 비화학양론적 실리콘 산화물(SiOx)의 함량 프로파일을 나타내는 개략도들이다.
도 5는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 6은 도 5의 CX2 부분의 확대도이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 9a 내지 도 9m은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2는 도 1의 A-A' 및 B-B'선에 따른 단면도이다.
도 3은 도 2의 CX1 부분의 확대도이다.
도 4a는 도 3의 S1-S1' 부분에서의 개략적인 에너지 밴드 다이어그램이다.
도 4b 및 도 4c는 필드 패시베이션층에 포함된 비화학양론적 실리콘 산화물(SiOx)의 함량 프로파일을 나타내는 개략도들이다.
도 5는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 6은 도 5의 CX2 부분의 확대도이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 9a 내지 도 9m은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 A-A' 및 B-B'선에 따른 단면도이고, 도 3은 도 2의 CX1 부분의 확대도이다.
도 1 내지 도 3을 참조하면, 집적회로 장치(100)는 셀 어레이 영역(MCA)과 주변 회로 영역(PCA)을 포함하는 기판(110)을 포함할 수 있다. 기판(110)에는 소자 분리용 트렌치(112T)가 형성되고, 소자 분리용 트렌치(112T) 내에는 소자 분리막(112)이 형성될 수 있다. 소자 분리막(112)에 의해 셀 어레이 영역(MCA)에서는 기판(110)에 복수의 제1 활성 영역(AC1)이 정의되고, 주변 회로 영역(PCA)에서는 기판(110)에 제2 활성 영역(AC2)이 정의될 수 있다.
복수의 제1 활성 영역(AC1)은 각각 X 방향 및 Y 방향에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 워드 라인(WL)이 복수의 제1 활성 영역(AC1)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 제1 활성 영역(AC1)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 X 방향 및 Y 방향을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 제1 활성 영역(AC1)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 소자 분리막(112)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(MCA)에서, 기판(110)에는 제1 방향(X 방향)으로 연장되는 복수의 워드 라인 트렌치(도시 생략)가 형성되어 있고, 복수의 워드 라인 트렌치 내에는 복수의 게이트 유전막(도시 생략), 복수의 게이트 전극(도시 생략), 및 복수의 캡핑 절연막(도시 생략)이 형성되어 있다. 복수의 게이트 전극은 도 1에 예시한 복수의 워드 라인(WL)에 대응할 수 있다. 복수의 게이트 유전막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film)을 포함할 수 있다. 복수의 게이트 전극은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합을 포함할 수 있다. 복수의 캡핑 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(MCA)에서 기판(110) 상에 버퍼막(122)이 형성될 수 있다. 버퍼막(122)은 제1 절연막(122A) 및 제2 절연막(122B)을 포함할 수 있다. 제1 절연막(122A) 및 제2 절연막(122B)은 각각 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
기판(110) 상의 복수의 다이렉트 콘택 홀(DCH) 내에 복수의 다이렉트 콘택(DC)이 형성될 수 있다. 복수의 다이렉트 콘택(DC)은 복수의 제1 활성 영역(AC1)에 연결될 수 있다. 복수의 다이렉트 콘택(DC)은 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 복수의 다이렉트 콘택(DC)은 인(P), 비소(As), 비스무트(Bi), 안티몬(Sb)과 같은 n형 불순물을 상대적으로 높은 농도로 포함하는 폴리실리콘을 포함할 수 있다.
기판(110) 및 복수의 다이렉트 콘택(DC) 위에 복수의 비트 라인(BL)이 제2 방향(Y 방향)을 따라 길게 연장될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 제1 활성 영역(AC1)에 연결될 수 있다. 복수의 비트 라인(BL)은 각각 기판(110) 상에 차례로 적층된 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)을 포함할 수 있다. 하부 도전 패턴(132B)은 도핑된 폴리실리콘을 포함할 수 있다. 중간 도전 패턴(134B) 및 상부 도전 패턴(136B)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 중간 도전 패턴(134B)은 TiN, TiSiN, 또는 이들의 조합으로 이루어지고, 상부 도전 패턴(136B)은 W을 포함할 수 있다.
복수의 비트 라인(BL)은 각각 복수의 절연 캡핑 구조물(140)로 덮일 수 있다. 복수의 절연 캡핑 구조물(140) 각각은 하부 캡핑 패턴(142B), 절연층 패턴(144), 상부 캡핑 패턴(146)을 포함할 수 있다. 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)은 실리콘 질화막을 포함할 수 있다. 복수의 절연 캡핑 구조물(140)은 복수의 비트 라인(BL) 상에서 Y 방향으로 연장될 수 있다.
복수의 비트 라인(BL) 각각의 양 측벽 상에 스페이서 구조물(150)이 배치될 수 있다. 스페이서 구조물(150)은 실리콘 질화막을 포함할 수 있다. 스페이서 구조물(150)은 복수의 비트 라인(BL)의 양 측벽 상에서 Y 방향으로 연장될 수 있고, 스페이서 구조물(150)의 일부분은 다이렉트 콘택 홀(DCH)의 내부까지 연장되어 다이렉트 콘택(DC)의 양 측벽을 커버할 수 있다.
다이렉트 콘택(DC)은 기판(110)에 형성된 다이렉트 콘택 홀(DCH) 내에 형성되며, 기판(110)의 상면보다 높은 레벨까지 연장될 수 있다. 예를 들어, 다이렉트 콘택(DC)의 상면은 하부 도전 패턴(132B)의 상면과 동일한 레벨에 배치될 수 있고, 다이렉트 콘택(DC)의 상면은 중간 도전 패턴(134B)의 바닥면과 접촉할 수 있다. 또한 다이렉트 콘택(DC)의 바닥면은 기판(110)의 상면보다 낮은 레벨에 배치될 수 있다.
다이렉트 콘택(DC)의 X 방향으로 이격되어 배치되는 양 측벽(DCS)에는 필드 패시베이션층(FPL)이 배치될 수 있다. 필드 패시베이션층(FPL)은 스페이서 구조물(150)과 다이렉트 콘택(DC)의 계면에 전하가 트랩되는 것을 방지하거나, 스페이서 구조물(150)의 벌크 전하에 의한 필드를 스크린하는 기능을 할 수 있다.
예시적인 실시예들에서, 필드 패시베이션층(FPL)은 반절연성(semi-insulating) 물질을 포함할 수 있다. 예를 들어, 필드 패시베이션층(FPL)은 비화학양론적(nonstoichiometric) 실리콘 산화물을 포함할 수 있고, SiOx (0.04 ≤ x ≤ 0.4)을 포함할 수 있다. 예를 들어, 필드 패시베이션층(FPL)은 다이렉트 콘택(DC)에 포함되는 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있고, 예를 들어, 약 1.28 eV 내지 약 1.7 eV의 밴드갭 에너지를 가질 수 있다. 필드 패시베이션층(FPL)은 X 방향을 따라 약 25 Å 이하의 제1 두께(t11)를 가질 수 있다.
예시적인 실시예들에서, 필드 패시베이션층(FPL)은 인(P), 비소(As), 비스무트(Bi), 또는 안티몬(Sb) 중 적어도 하나를 포함하는 제1 불순물을 제1 농도로 포함할 수 있다. 예를 들어, 제1 농도는 1E16 내지 1E21 cm-3의 범위일 수 있다. 제1 불순물은 필드 패시베이션층(FPL)의 에피택시 형성 공정에서 인시츄 도핑될 수 있다. 제1 불순물의 제1 농도에 따라 필드 패시베이션층(FPL)의 밴드갭 에너지가 조절될 수 있다.
예시적인 실시예들에서, 필드 패시베이션층(FPL)은 다이렉트 콘택(DC)의 양 측벽(DCS) 전체를 커버하도록 배치될 수 있고, 필드 패시베이션층(FPL)은 다이렉트 콘택(DC) 상에 직접 배치되어 필드 패시베이션층(FPL)과 다이렉트 콘택(DC) 사이에 추가적인 물질층이 개재되지 않을 수 있다.
일부 실시예들에서, 필드 패시베이션층(FPL)의 상면은 다이렉트 콘택(DC)의 상면과 동일한 레벨에 배치되고, 필드 패시베이션층(FPL)의 바닥면은 다이렉트 콘택 홀(DCH) 내로 연장되어 다이렉트 콘택(DC)의 바닥면과 동일한 레벨에 배치될 수 있다. 다이렉트 콘택(DC)의 측벽(DCS) 전체가 필드 패시베이션층(FPL)과 접촉함에 따라 다이렉트 콘택(DC)의 측벽(DCS)은 스페이서 구조물(150)과 직접 접촉하지 않을 수 있다.
예시적인 실시예들에서, 필드 패시베이션층(FPL)은 비트 라인(BL)의 하부 도전 패턴(132B)의 측벽 상으로 연장될 수 있다. 예를 들어, 하부 도전 패턴(132B)의 측벽 상에 배치되는 필드 패시베이션층(FPL) 부분을 연장부(FPLE)로 지칭할 수 있다. 필드 패시베이션층(FPL)의 연장부(FPLE)는 하부 도전 패턴(132B)의 X 방향으로 이격되는 양 측벽의 전체 면적을 커버할 수 있고, 하부 도전 패턴(132B)의 측벽 상에서 Y 방향으로 연장될 수 있다.
연장부(FPLE)는 하부 도전 패턴(132B)의 상면과 동일한 레벨에 배치되는 상면을 가지며, 연장부(FPLE)의 바닥면은 버퍼막(122)과 접촉할 수 있다. 하부 도전 패턴(132B)의 측벽이 연장부(FPLE)에 의해 커버됨에 따라 하부 도전 패턴(132B)의 측벽은 스페이서 구조물(150)과 직접 접촉하지 않을 수 있다.
필드 패시베이션층(FPL)(또는 연장부(FPLE))은 상부 도전 패턴(136B)과 스페이서 구조물(150) 사이에는 개재되지 않을 수 있고, 이에 따라 필드 패시베이션층(FPL)(또는 연장부(FPLE))은 상부 도전 패턴(136B)과 직접 접촉하지 않을 수 있다.
복수의 비트 라인(BL) 각각의 사이에는 복수의 도전성 플러그(166) 및 복수의 절연 펜스(도시 생략)가 Y 방향을 따라 일렬로 배치될 수 있다. 복수의 도전성 플러그(166)는 기판(110)에 형성된 리세스 공간(RS)으로부터 수직 방향(Z 방향)을 따라 길게 연장될 수 있다. 복수의 절연 펜스는 상기 복수의 워드 라인 트렌치 상측에 배치된 상기 캡핑 절연막 상에 배치되고, 복수의 도전성 플러그(166) 각각의 사이에 하나씩 배치될 수 있다. Y 방향에서 복수의 도전성 플러그(166) 각각의 양 측벽은 복수의 절연 펜스에 의해 상호 절연될 수 있다. 복수의 절연 펜스는 실리콘 질화막을 포함할 수 있다. 복수의 도전성 플러그(166)는 도 1에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
예시적인 실시예들에서, 도 3에 도시된 것과 같이, 필드 패시베이션층(FPL)이 다이렉트 콘택(DC)의 측벽(DCS) 상에 형성되고 상부 도전 패턴(136B) 및 절연 캡핑 구조물(140)의 측벽 상에 배치되지 않으므로, 필드 패시베이션층(FPL)가 상부 도전 패턴(136B)에 대하여 외측으로 돌출할 수 있고, 이에 따라 스페이서 구조물(150)은 필드 패시베이션층(FPL)의 상면에 대응되는 부분에 돌출부(150P)를 포함할 수 있다.
또한 복수의 도전성 플러그(166)의 상면이 필드 패시베이션층(FPL)의 상면 또는 돌출부(150P)보다 높은 레벨 상에 배치되어, 복수의 도전성 플러그(166)의 상부 폭이 그 중앙 폭(예를 들어 하부 도전 패턴(132B)과 다이렉트 콘택(DC) 사이의 일부분의 폭)보다 더 크게 형성될 수도 있다.
복수의 도전성 플러그(166) 위에는 복수의 금속 실리사이드막(168B) 및 복수의 랜딩 패드(LP)가 형성될 수 있다. 금속 실리사이드막(168B) 및 랜딩 패드(LP)는 도전성 플러그(166)와 수직으로 오버랩되도록 배치될 수 있다. 금속 실리사이드막(168B)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다. 복수의 랜딩 패드(LP)는 각각 금속 실리사이드막(168B)을 통해 도전성 플러그(166)에 연결될 수 있다.
복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 상부 캡핑 패턴(146)의 상면의 적어도 일부를 덮을 수 있다. 복수의 랜딩 패드(LP)는 각각 도전성 배리어막(172B) 및 랜딩 패드 도전층(174B)을 포함할 수 있다. 도전성 배리어막(172B)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 랜딩 패드 도전층(174B)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 랜딩 패드 도전층(174B)은 W을 포함할 수 있다. 복수의 랜딩 패드(LP)는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다.
복수의 랜딩 패드(LP)는 복수의 랜딩 패드(LP) 주위의 절연 공간(176S)을 채우는 절연 패턴(176)에 의해 상호 전기적으로 절연될 수 있다. 절연 패턴(176)은 비트 라인(BL)과 도전성 플러그(166) 사이에 배치되는 절연 공간(176S)의 하측을 채우며, 비트 라인(BL)의 양 측벽, 예를 들어 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)의 양 측벽들을 커버할 수 있다.
일부 실시예들에서, 절연 패턴(176)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 절연 패턴(176)은 제1 물질층(도시 생략)과 제2 물질층(도시 생략)의 이층 구조로 형성될 수 있고, 상기 제1 물질층은 SiO2, SiOCH, SiOC과 같은 로우-k 물질을 포함할 수 있고, 상기 제2 물질층은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
주변 회로 영역(PCA)에서 제2 활성 영역(AC2) 상에 게이트 구조물(PG)이 형성될 수 있다. 게이트 구조물(PG)은 제2 활성 영역(AC2) 상에 차례로 적층된 게이트 유전막(124), 게이트 전극(130), 및 게이트 캡핑 패턴(142A)을 포함할 수 있다.
게이트 유전막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 중에서 선택되는 적어도 하나로 이루어질 수 있다. 게이트 전극(130)은 하부 도전 패턴(132A), 중간 도전 패턴(134A), 및 상부 도전 패턴(136A)을 포함할 수 있다. 하부 도전 패턴(132A), 중간 도전 패턴(134A), 및 상부 도전 패턴(136A) 각각의 구성 물질은 각각 셀 어레이 영역(MCA)에 있는 비트 라인(BL)에 포함된 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)의 구성 물질과 동일할 수 있다. 게이트 캡핑 패턴(136A)은 실리콘 질화막을 포함할 수 있다.
게이트 구조물(PG)의 양 측벽은 절연 스페이서(138)로 덮일 수 있다. 절연 스페이서(138)는 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 게이트 구조물(PG) 및 절연 스페이서(138)는 보호막(160)으로 덮일 수 있다. 보호막(160)은 실리콘 질화막을 포함할 수 있다. 보호막(160) 위에서 게이트 구조물(PG) 주위에 층간 절연막(162A)이 형성될 수 있다. 층간 절연막(162A)은 TOSZ(Tonen SilaZene)을 포함할 수 있으나, 이에 한정되지 않는다. 게이트 구조물(PG), 보호막(160), 및 층간 절연막(162A)은 상부 절연 캡핑층(162B)으로 덮일 수 있다. 상부 절연 캡핑층(162B)은 실리콘 질화막을 포함할 수 있다.
주변 회로 영역(PCA)에는 상부 절연 캡핑층(162B), 층간 절연막(162A), 및 보호막(160)을 수직 방향으로 관통하여 기판(110)의 제2 활성 영역(AC2)까지 연장되는 콘택 플러그(CP)가 형성될 수 있다. 콘택 플러그(CP)는 셀 어레이 영역(MCA)에 형성된 복수의 랜딩 패드(LP)와 동일하게, 도전성 배리어막(172A) 및 랜딩 패드 도전층(174A)을 포함할 수 있다. 제2 활성 영역(AC2)과 콘택 플러그(CP)과의 사이에는 금속 실리사이드막(168A)이 개재될 수 있다. 금속 실리사이드막(168A)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다.
아래에서는 도 4a 내지 도 4c를 참조로 필드 패시베이션층(FPL)의 전하 패시베이션 특징에 대하여 설명한다.
도 4a는 도 3의 S1-S1' 부분에서의 개략적인 에너지 밴드 다이어그램이다.
도 4a를 참조하면, 폴리실리콘을 포함하는 다이렉트 콘택(DC)과 실리콘 질화물을 포함하는 스페이서 구조물(150)과, 이들 사이에 개재되는 비화학양론적 SiOx (0.04 ≤ x ≤ 0.4)을 포함하는 필드 패시베이션층(FPL)이 형성된 구조에서의 개략적인 전자 에너지 레벨이 도시된다.
필드 패시베이션층(FPL)은 약 1.28 eV 내지 약 1.7 eV의 밴드갭 에너지를 가질 수 있고, 이는 다이렉트 콘택(DC)에 포함되는 폴리실리콘의 밴드갭 에너지인 약 1.1 eV보다 더 클 수 있다. 필드 패시베이션층(FPL)과 다이렉트 콘택(DC) 사이의 이종 계면(hetero-interface)(Esi)에는 감소된 수의 계면 트랩 전하(Eit)가 형성될 수 있다. 필드 패시베이션층(FPL)과 다이렉트 콘택(DC) 사이의 이종 계면(Esi)에서 전자 인버젼(inversion)에 의해 다수의 전자가 발생하므로, 필드 패시베이션층(FPL) 부분이(예를 들어, 이종 계면(Esi)에 형성된 다수의 전자에 의해) 스페이서 구조물(150)의 벌크 전하에 의한 필드를 차단하는 전하 패시베이션층으로 기능할 수 있다.
추가적으로, 필드 패시베이션층(FPL)과 다이렉트 콘택(DC) 사이의 이종 계면(Esi)에서의 밴드 오프셋에 의해 필드 패시베이션층(FPL) 내에 양자 우물이 형성되어 전하 밀도를 증가시킬 수 있다.
일반적으로 폴리실리콘과 실리콘 질화물 사이의 계면에서 다수의 계면 트랩 전하가 형성되고, 실리콘 질화물 내에 음의 트랩 전하(벌크 트랩 전하)가 형성되므로, 계면 트랩 전하와 벌크 트랩 전하에 의해 폴리실리콘 표면 부근에 상대적으로 큰 두께로 공핍 영역(depletion region)이 형성된다. 이러한 공핍 영역의 형성은 폴리실리콘의 저항을 증가시킬 수 있다.
그러나 전술한 실시예들에 따르면, 다이렉트 콘택(DC)과 스페이서 구조물(150) 사이에 비화학양론적 SiOx (0.04 ≤ x ≤ 0.4)을 포함하는 필드 패시베이션층(FPL)이 형성됨에 따라, 다이렉트 콘택(DC)과 스페이서 구조물(150) 사이의 계면에서의 전하 트랩 밀도가 감소될 수 있고, 스페이서 구조물(150)의 벌크 트랩 전하에 의해 다이렉트 콘택(DC) 내에 공핍이 발생되는 것이 감소되거나 방지될 수 있다. 또한 필드 패시베이션층(FPL) 내에 형성되는 양자 우물에 의해 다이렉트 콘택(DC)의 전하 밀도가 향상될 수 있고, 따라서 다이렉트 콘택(DC)은 상대적으로 낮은 저항을 가질 수 있다.
도 4b 및 도 4c는 필드 패시베이션층(FPL)에 포함된 비화학양론적 실리콘 산화물(SiOx)의 함량 프로파일을 나타내는 개략도들이다.
도 4b를 참조하면, 필드 패시베이션층(FPL)은 제1 산소 함량 프로파일(COA)을 가질 수 있고, 필드 패시베이션층(FPL)의 전체 두께에 걸쳐 상대적으로 균일한 제1 산소 함량(CO11)을 가질 수 있다. 여기에서, 제1 산소 함량(CO11)은 SiOx의 x 값을 가리킬 수 있고, x는 0.04 내지 0.4 의 범위일 수 있다. 예를 들어, 필드 패시베이션층(FPL)은 실리콘 원자 1개당 산소 원자 0.04개 내지 0.4개가 포함된 반절연성 물질을 필드 패시베이션층(FPL)의 전체 두께에 걸쳐 균일하게 포함할 수 있다.
도 4c를 참조하면, 필드 패시베이션층(FPL)은 제2 산소 함량 프로파일(COB)을 가질 수 있고, 제2 산소 함량 프로파일(COB)은 필드 패시베이션층(FPL)의 두께 방향으로의 위치에 따라 다른 산소 함량을 가질 수 있다.
예를 들어, 다이렉트 콘택(DC)에 인접한 제1 위치(Po1)에서 필드 패시베이션층(FPL)은 제1 산소 함량(CO12)을 가질 수 있고, 필드 패시베이션층(FPL)의 두께 방향으로의 중심부에 위치한 제2 위치(Po2)에서 필드 패시베이션층(FPL)은 제1 산소 함량(CO12)보다 더 낮은 제2 산소 함량(CO22)을 가질 수 있다. 또한 스페이서 구조물(150)에 인접한 제3 위치(Po3)에서 필드 패시베이션층(FPL)은 제1 산소 함량(CO12)을 가질 수 있다. 여기에서, 제1 산소 함량(CO12) 및 제2 산소 함량(CO22)은 0.04 내지 0.4 의 범위일 수 있다.
다른 실시예들에서, 필드 패시베이션층(FPL)은 제1 위치(Po1)에서 제1 산소 함량(CO12)을 가질 수 있고, 제2 위치(Po2)에서 제1 산소 함량(CO12)보다 더 낮은 제2 산소 함량(CO22)을 가지며, 제3 위치(Po3)에서 제1 산소 함량(CO12)보다 더 큰 제3 산소 함량(도시 생략)을 가질 수도 있다. 이와는 반대로, 필드 패시베이션층(FPL)은 제3 위치(Po3)에서 제2 산소 함량(CO22)보다는 크고 제1 산소 함량(CO12)보다는 작은 제3 산소 함량(도시 생략)을 가질 수도 있다.
예시적인 실시예들에서, 제2 산소 함량 프로파일(COB)은 에피택시 공정에 의해 실리콘 모노레이어(monolayer)와 산소 모노레이어를 순서대로 형성함에 의해 얻어지는 필드 패시베이션층(FPL)의 산소 함량의 프로파일에 대응될 수 있다. 예를 들어, 상기 에피택시 공정에서 실리콘 모노레이어와 산소 모노레이어가 순서대로 및 교대로 수 회 반복 형성되어, 필드 패시베이션층(FPL)이 초격자(superlattice) 구조를 가질 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 필드 패시베이션층(FPL)의 제2 산소 함량 프로파일(COB)은 제1 위치 및 제3 위치(Po1, Po3)에서 2개의 피크 함량을 갖는 것으로 예시적으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 필드 패시베이션층(FPL)이 3층 이상의 실리콘층과 3층 이상의 산소층이 교대로 적층된 초격자 구조로 형성될 수 있고, 이러한 경우에 제2 산소 함량 프로파일(COB)은 3개 이상의 위치에서 피크 함량을 가질 수도 있다.
다시 도 1 내지 도 3을 참조하면, 전술한 예시적인 실시예들에 따르면, 다이렉트 콘택(DC)과 스페이서 구조물(150) 사이에 필드 패시베이션층(FPL)이 형성됨에 따라 다이렉트 콘택(DC) 내에 공핍이 형성되는 것이 방지될 수 있고, 다이렉트 콘택(DC)의 저항이 감소될 수 있다. 따라서 집적회로 장치(100)는 우수한 동작 특성을 가질 수 있다.
도 5는 예시적인 실시예들에 따른 집적회로 장치(100A)를 나타내는 단면도이고, 도 6은 도 5의 CX2 부분의 확대도이다. 도 5 및 도 6에서, 도 1 내지 도 4c에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 5 및 도 6을 참조하면, 스페이서 구조물(150A)은 제1 스페이서층(152), 에어 공간(154), 제2 스페이서층(156), 및 제3 스페이서층(158)을 포함할 수 있다.
제1 스페이서층(152)은 복수의 비트 라인(BL)의 측벽과 절연 캡핑 구조물(140) 측벽, 필드 패시베이션층(FPL)의 측벽, 및 다이렉트 콘택 홀(DCH)의 내벽 상에 콘포말하게 배치된다. 제1 스페이서층(152)은 실리콘 질화물을 포함할 수 있다.
예를 들어, 제1 스페이서층(152)은 약 10 내지 50 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 도 6에 예시적으로 도시된 것과 같이, 제1 스페이서층(152)의 두께는 필드 패시베이션층(FPL)의 제1 두께(t11)보다 더 작을 수 있다. 이와는 달리 제1 스페이서층(152)의 두께는 필드 패시베이션층(FPL)의 제1 두께(t11)보다 더 클 수도 있다.
제2 스페이서층(156)은 복수의 비트 라인(BL)의 측벽과 절연 캡핑 구조물(140) 하부 측벽 상에서 제1 스페이서층(152)과 소정의 간격으로 이격되어 배치되고, 제1 스페이서층(152)과 제2 스페이서층(156) 사이에 에어 공간(154)이 배치될 수 있다. 에어 공간(154)은 약 1.0의 유전 상수를 갖는 에어(air)로 구성되며, 여기에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 포함하는 공간을 의미할 수 있다. 제2 스페이서층(156)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
제3 스페이서층(158)은 절연 캡핑 구조물(140)의 상부 측벽 상에서 제1 스페이서층(152)을 커버하고, 제2 스페이서층(156)의 상면 상으로 연장되어 에어 공간(154)의 입구를 막는다. 제3 스페이서층(158)은 실리콘 질화물을 포함할 수 있다.
매립 절연층(149)은 다이렉트 콘택(DC)의 하부 측벽을 둘러싸며, 다이렉트 콘택홀(DCH)의 남은 공간을 채울 수 있다. 매립 절연층(149)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 또는 이들의 조합을 포함할 수 있다.
도 6에는 에어 공간(154) 및 제2 스페이서층(156)이 절연 캡핑 구조물(140)의 하부 측벽 상에만 배치되고 절연 캡핑 구조물(140)의 상부 측벽 상에 배치되지 않을 수 있다. 이에 따라 랜딩 패드(LP)를 구성하는 랜딩 패드 도전층(174B)이 상대적으로 큰 부피로 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 다른 실시예들에서, 에어 공간(154) 및 제2 스페이서층(156)이 절연 캡핑 구조물(140)의 상부 측벽 상으로 연장되어, 제2 스페이서층(156)의 상면이 절연 캡핑 구조물(140)의 상면과 동일한 레벨에 배치될 수도 있다.
예시적인 실시예들에서, 도 7에 도시된 것과 같이, 필드 패시베이션층(FPL)이 다이렉트 콘택(DC)의 측벽(DCS) 상에 형성되고 상부 도전 패턴(136B) 및 절연 캡핑 구조물(140)의 측벽 상에 배치되지 않으므로, 필드 패시베이션층(FPL)이 상부 도전 패턴(136B)에 대하여 외측으로 돌출할 수 있다. 또한 제1 스페이서층(152)이 필드 패시베이션층(FPL)을 콘포말하게 커버함에 따라, 스페이서 구조물(150A)은 필드 패시베이션층(FPL)의 상면에 대응되는 부분에(예를 들어, 필드 패시베이션층(FPL)의 상면에 대응되는 제1 스페이서층(152), 에어 공간(154), 제2 스페이서층(156) 부분들에) 돌출부(150AP)를 포함할 수 있다.
또한 복수의 도전성 플러그(166)의 상면이 필드 패시베이션층(FPL)의 상면 또는 돌출부(150AP)보다 높은 레벨 상에 배치되어, 복수의 도전성 플러그(166)의 상부 폭이 그 중앙 폭(예를 들어 하부 도전 패턴(132B)과 다이렉트 콘택(DC) 사이의 일부분의 폭)보다 더 크게 형성될 수도 있다.
전술한 예시적인 실시예들에 따르면, 다이렉트 콘택(DC)과 스페이서 구조물(150A) 사이에 필드 패시베이션층(FPL)이 형성됨에 따라 다이렉트 콘택(DC) 내에 공핍이 형성되는 것이 방지될 수 있고, 다이렉트 콘택(DC)의 저항이 감소될 수 있다. 따라서 집적회로 장치(100A)는 우수한 동작 특성을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 집적회로 장치(100B)를 나타내는 단면도이다. 도 7는 도 2의 CX1 부분의 확대도에 대응되는 확대 단면도이다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 7을 참조하면, 필드 패시베이션층(FPL)은 다이렉트 콘택(DS)의 양 측벽(DCS) 상에 배치되고, 하부 도전 패턴(132B)의 측벽 상에는 배치되지 않을 수 있다. 예를 들어, 도 2 및 도 3에 도시된 연장부(FPLE)가 생략되고, 하부 도전 패턴(132B)의 측벽은 스페이서 구조물(150B)과 직접 접촉할 수 있다.
예시적인 실시예들에서, 하부 도전 패턴(132B)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 비트 라인(BL)의 형성 이후에 하부 도전 패턴(132B)의 측벽이 노출되지 않는 상태로 다이렉트 콘택(DC)의 측벽(DCS)만을 노출시키고, 노출된 측벽(DCS) 상에 필드 패시베이션층(FPL)을 형성할 수 있다. 다른 실시예들에서, 하부 도전 패턴(132B)이 금속 물질을 포함하고 다이렉트 콘택(DC)이 폴리실리콘을 포함할 수 있고, 필드 패시베이션층(FPL) 형성을 위한 에피택시 공정에서 다이렉트 콘택(DC) 상에 선택적으로 필드 패시베이션층(FPL)이 형성될 수 있다.
예시적인 실시예들에서, 스페이서 구조물(150B)은 다이렉트 콘택(DC)의 측벽(DCS) 상에 배치되는 일부분에서 돌출부(150BP)를 포함하고, 하부 도전 패턴(132B)의 측벽 상에 배치되는 스페이서 구조물(150B)은 스텝, 킹크 또는 돌출부의 형성 없이 실질적으로 평평한 측벽을 가질 수 있다.
도 8은 예시적인 실시예들에 따른 집적회로 장치(100C)를 나타내는 단면도이다. 도 8은 도 5의 CX2 부분의 확대도에 대응하는 확대 단면도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 8을 참조하면, 필드 패시베이션층(FPL)은 다이렉트 콘택(DC)의 양 측벽(DCS) 상에 배치되고, 하부 도전 패턴(132B)의 측벽 상에는 배치되지 않을 수 있다. 예를 들어, 도 2 및 도 3에 도시된 연장부(FPLE)가 생략되고, 하부 도전 패턴(132B)의 측벽은 스페이서 구조물(150C)의 제1 스페이서층(152)과 직접 접촉할 수 있다.
예시적인 실시예들에서, 하부 도전 패턴(132B)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 비트 라인(BL)의 형성 이후에 하부 도전 패턴(132B)의 측벽이 노출되지 않는 상태로 다이렉트 콘택(DC)의 측벽(DCS)만을 노출시키고, 노출된 측벽(DCS) 상에 필드 패시베이션층(FPL)을 형성할 수 있다. 다른 실시예들에서, 하부 도전 패턴(132B)이 금속 물질을 포함하고 다이렉트 콘택(DC)이 폴리실리콘을 포함할 수 있고, 필드 패시베이션층(FPL) 형성을 위한 에피택시 공정에서 다이렉트 콘택(DC) 상에 선택적으로 필드 패시베이션층(FPL)이 형성될 수 있다.
예시적인 실시예들에서, 스페이서 구조물(150C)은 다이렉트 콘택(DC)의 측벽(DCS) 상에 배치되는 일부분에서 돌출부(150CP)를 포함하고, 하부 도전 패턴(132B)의 측벽 상에 배치되는 스페이서 구조물(150C)은 스텝, 킹크 또는 돌출부의 형성 없이 실질적으로 평평한 측벽을 가질 수 있다.
도 9a 내지 도 9m은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9m을 참조하여 도 1 내지 도 3에 예시한 집적회로 장치(100)의 제조 방법을 설명한다.
도 9a를 참조하면, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)을 가지는 기판(110)에 복수의 소자 분리용 트렌치(112T)와 복수의 소자 분리막(112)을 형성하여, 기판(110)의 셀 어레이 영역(MCA)에 복수의 제1 활성 영역(AC1)을 정의하고, 주변 회로 영역(PCA)에 제2 활성 영역(AC2)을 정의한다.
셀 어레이 영역(MCA)에서 기판(110)에 상호 평행하게 연장되는 복수의 워드 라인 트렌치(도시 생략)를 형성할 수 있다. 복수의 워드 라인 트렌치가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치 내에 복수의 게이트 유전막(도시 생략), 복수의 게이트 전극(도시 생략), 및 복수의 캡핑 절연막(도시 생략)을 차례로 형성할 수 있다. 복수의 제1 활성 영역(AC1)에서 복수의 게이트 전극의 양측 부분들에 불순물 이온을 주입하여 복수의 제1 활성 영역(AC1)의 상부에 복수의 소스/드레인 영역을 형성할 수 있다.
이후, 셀 어레이 영역(MCA)에서 기판(110) 상에 제1 절연막(122A) 및 제2 절연막(122B)을 포함하는 버퍼막(122)을 형성하고, 주변 회로 영역(PCA)에서 기판(110) 상에 게이트 유전막(124)을 형성할 수 있다.
이후, 셀 어레이 영역(MCA)의 버퍼막(122) 및 주변 회로 영역(PCA)의 게이트 유전막(124) 상에 하부 도전층(132)을 형성할 수 있다. 예시적인 실시예들에서, 하부 도전층(132)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 도전층(132)은 폴리실리콘을 포함할 수 있다.
도 9b를 참조하면, 하부 도전층(132) 상에 제1 마스크 패턴(도시 생략)을 형성한 후, 셀 어레이 영역(MCA)에서 제1 마스크 패턴의 개구(도시 생략)를 통해 노출되는 하부 도전층(132)을 식각하고 그 결과 노출되는 기판(110)의 일부 및 소자 분리막(112)의 일부를 식각하여 기판(110)의 제1 활성 영역(AC1)을 노출시키는 다이렉트 콘택 홀(DCH)을 형성할 수 있다.
이후, 제1 마스크 패턴을 제거하고, 다이렉트 콘택 홀(DCH) 내에 다이렉트 콘택(DC)을 형성한다. 다이렉트 콘택(DC)을 형성하기 위한 예시적인 공정에서, 다이렉트 콘택 홀(DCH)의 내부 및 하부 도전층(132)의 상부에 다이렉트 콘택 홀(DCH)을 채우기에 충분한 두께의 도전층을 형성하고, 상기 도전층이 다이렉트 콘택 홀(DCH) 내에만 남도록 상기 도전층을 에치백할 수 있다. 상기 도전층은 폴리실리콘을 포함할 수 있다.
도 9c를 참조하면, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에서 하부 도전층(132) 및 다이렉트 콘택(DC)의 상부에 중간 도전층(134), 상부 도전층(136), 및 하부 캡핑층(142)을 순차적으로 형성할 수 있다. 중간 도전층(134) 및 상부 도전층(136)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 하부 캡핑층(142)은 실리콘 질화막을 포함할 수 있다.
도 9d를 참조하면, 셀 어레이 영역(MCA)을 마스크 패턴(도시 생략)으로 덮은 상태에서 주변 회로 영역(PCA)에서 게이트 유전막(124), 하부 도전층(132), 중간 도전층(134), 상부 도전층(136), 및 하부 캡핑층(142)을 패터닝하여, 게이트 유전막(124) 상에 하부 도전 패턴(132A), 중간 도전 패턴(134A), 및 상부 도전 패턴(136A)으로 이루어지는 게이트 전극(130)과, 게이트 전극(130)을 덮는 게이트 캡핑 패턴(142A)을 형성한다. 그 후, 게이트 유전막(124), 게이트 전극(130), 및 게이트 캡핑 패턴(142A)의 적층 구조로 이루어지는 게이트 구조물(PG)의 양 측벽에 절연 스페이서(138)를 형성하고, 게이트 구조물(PG)의 양측에서 제2 활성 영역(AC2)에 소스/드레인 영역을 형성하기 위한 이온 주입 공정을 수행한다.
그 후, 셀 어레이 영역(MCA)을 덮었던 마스크 패턴을 제거하여 셀 어레이 영역(MCA)에서 하부 캡핑층(142)을 노출시키고, 셀 어레이 영역(MCA)에서 하부 캡핑층(142) 상에 절연층(144L)을 형성하고, 주변 회로 영역(PCA)에서 게이트 구조물(PG) 및 절연 스페이서(138)를 커버하는 보호막(160)을 형성할 수 있다. 이후, 주변 회로 영역(PCA)에서 게이트 구조물(PG) 주위의 공간을 채우는 층간 절연막(162A)을 형성한다. 절연층(144L)은 보호막(160)과 동일한 물질을 사용하여 동시에 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 9e를 참조하면, 주변 회로 영역(PCA)에서 보호막(160) 및 층간 절연막(162A) 상에 상부 절연 캡핑층(162B)을 형성한다. 이후 셀 어레이 영역(MCA)에서 절연층(144L) 상에 상부 캡핑층(146L)을 형성한다.
도 9f를 참조하면, 주변 회로 영역(PCA) 상에 마스크 패턴(M10)을 형성하고, 셀 어레이 영역(MCA)에서 상부 캡핑층(146L), 절연층(144L), 하부 캡핑층(142)을 패터닝하여, 상부 도전층(136) 위에 차례로 적층된 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)을 형성한다. 여기에서, 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)을 절연 캡핑 구조물(140)로 지칭한다.
도 9g를 참조하면, 셀 어레이 영역(MCA)에서 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)을 식각 마스크로 이용하여 상부 도전층(136), 중간 도전층(134), 및 하부 도전층(132)을 식각하여, 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)으로 이루어지는 복수의 비트 라인(BL)을 형성한다.
복수의 비트 라인(BL)의 형성 공정에서, 다이렉트 콘택(DC)의 측벽 일부분이 제거되고 다이렉트 콘택 홀(DCH)의 일부분이 노출될 수 있다.
도 9h를 참조하면, 다이렉트 콘택(DC)의 측벽 상에 필드 패시베이션층(FPL)을 형성할 수 있다. 필드 패시베이션층(FPL)은 비화학양론적 SiOx (0.04 ≤ x ≤ 0.4)를 포함할 수 있다. 필드 패시베이션층(FPL)은 약 25 Å 이하의 두께로 형성될 수 있다.
예시적인 실시예들에서, 필드 패시베이션층(FPL)은 에피택시 공정에 의해 다이렉트 콘택(DC)의 측벽 상에 선택적으로 형성될 수 있다. 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 필드 패시베이션층(FPL) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
예시적인 실시예들에서, 다이렉트 콘택(DC)의 노출 측벽 상에 실리콘 소스를 제1 시간 동안 공급하여 실리콘 모노레이어를 형성하고, 이후 실리콘 소스의 공급을 차단하고 산소 소스를 제2 시간 동안 공급하여 실리콘과 산소의 인터믹싱(intermixing)을 유발하여 필드 패시베이션층(FPL)이 형성될 수 있다. 예를 들어, 요구되는 산소 함량을 갖는 비화학양론적 SiOx 물질층을 형성하기 위하여 실리콘 소스의 공급 시간과 산소 소스의 공급 시간의 비율을 달리할 수 있다.
예시적인 실시예들에서, 다이렉트 콘택(DC)의 노출 측벽 상에 실리콘 소스를 제1 시간 동안 공급하여 실리콘 모노레이어를 형성하고, 이후 실리콘 소스의 공급을 차단하고 산소 소스를 제2 시간 동안 공급하며, 공정 온도를 조절함에 의해 필드 패시베이션층(FPL)의 두께 방향으로의 산소 함량을 조절할 수 있다.
예시적인 실시예들에서, 다이렉트 콘택(DC)의 노출 측벽 상에 실리콘 소스를 제1 시간 동안 공급하여 실리콘 모노레이어를 형성하고, 이후 실리콘 소스의 공급을 차단하고 산소 소스를 제2 시간 동안 공급하여 산소 모노레이어를 형성하고, 이후 다시 실리콘 소스를 제3 시간 동안 공급하여 실리콘 모노레이어를 형성할 수 있다. 예를 들어, 요구되는 산소 함량을 갖는 비화학양론적 SiOx 물질층을 형성하기 위하여 실리콘 소스의 공급 시간과 산소 소스의 공급 시간의 비율을 다르게 하는 것과 함께, 실리콘 소스의 공급 횟수를 산소 소스의 공급 횟수와 다르게 할 수도 있다.
예시적인 실시예들에서, 필드 패시베이션층(FPL)을 형성하기 위한 에피택시 공정에서 제1 불순물이 인시츄 도핑될 수 있다. 추가적으로 필드 패시베이션층(FPL)에 레이저 어닐링이 수행될 수도 있다. 제1 불순물은 인(P), 비소(As), 비스무트(Bi), 또는 안티몬(Sb)을 포함할 수 있다. 제1 불순물의 농도에 따라 필드 패시베이션층(FPL)의 밴드갭 에너지가 조절될 수 있다.
예시적인 실시예들에서, 하부 도전 패턴(132B)이 폴리실리콘을 포함하는 경우에 상기 에피택시 공정에서 필드 패시베이션층(FPL)은 하부 도전 패턴(132B)의 노출 측벽 상에도 형성될 수 있다. 하부 도전 패턴(132B) 상에 배치되는 필드 패시베이션층(FPL) 부분을 연장부(FPLE)로 지칭할 수 있다. 한편, 필드 패시베이션층(FPL)이 상대적으로 얇은 두께로 형성됨에 따라 다이렉트 콘택 홀(DCH)이 채워지지 않고 잔류할 수 있다.
예시적인 실시예들에서, 필드 패시베이션층(FPL)이 에피택시 공정에 의해 다이렉트 콘택(DC)의 노출 측벽 상에 선택적으로 형성됨에 따라, 상부 도전 패턴(134B)의 측벽 및 절연 캡핑 구조물(140)의 측벽 상에 필드 패시베이션층(FPL)이 형성되지 않을 수 있다. 또한 필드 패시베이션층(FPL)은 다이렉트 콘택(DC)의 노출 측벽 상에 상대적으로 작고(예를 들어 25 Å 이하의) 균일한 두께로 형성될 수 있다.
도 9i를 참조하면, 복수의 비트 라인(BL) 측벽 및 다이렉트 콘택(DC)의 측벽 상에 스페이서 구조물(150)을 형성할 수 있다. 예시적인 실시예들에서, 복수의 비트 라인(BL) 측벽 및 상면 상에 절연층(도시 생략)을 콘포말하게 형성한 후, 상기 절연층에 이방성 식각 공정을 수행하여 복수의 비트 라인(BL) 측벽 상에 스페이서 구조물(150)을 남길 수 있다. 스페이서 구조물(150)은 실리콘 질화물을 사용하여 형성될 수 있다.
도 9i에 도시된 것과 같이, 필드 패시베이션층(FPL)이 다이렉트 콘택(DC)의 노출 측벽 상에 선택적으로 형성되고 스페이서 구조물(150)은 그 전체 높이에 걸쳐 균일한 두께로 형성됨에 따라, 스페이서 구조물(150)은 필드 패시베이션층(FPL)의 상면을 커버하는 부분에서 돌출부(150P)를 포함할 수 있다. 그러나 돌출부(150P)의 형상이 도 9i에 도시된 형상에 한정되는 것은 아니다.
일부 예시들에서, 스페이서 구조물(150)은 다이렉트 콘택홀(DCH)을 채우도록 형성될 수도 있다. 다른 실시예들에서, 스페이서 구조물(150)은 다이렉트 콘택홀(DCH)의 내벽 상에 소정의 두께로 형성되고, 스페이서 구조물(150) 상에서 다이렉트 콘택홀(DCH) 내부를 채우는 매립 절연층(도시 생략)이 더 형성될 수도 있다.
도 9j를 참조하면, 셀 어레이 영역(MCA)에서 복수의 비트 라인(BL) 각각의 사이에 복수의 절연 펜스(도시 생략)를 형성할 수 있다. 이에 의해 복수의 절연 펜스 중 인접한 두개의 절연 펜스 사이와, 두 개의 비트 라인(BL) 사이에 콘택 공간(166S)이 정의될 수 있다.
복수의 절연 펜스를 형성하는 동안 식각 분위기에 노출된 절연 캡핑 구조물(140)과 스페이서 구조물(150)의 상측 일부분이 함께 제거되어 절연 캡핑 구조물(140)과 스페이서 구조물(150)의 높이가 감소될 수 있다. 다른 실시예들에서, 복수의 절연 펜스를 형성한 이후에, 절연 캡핑 구조물(140)과 스페이서 구조물(150)의 높이를 감소시키기 위한 에치백 공정이 더 수행될 수도 있다.
이후, 복수의 콘택 공간(166S)을 통해 노출되는 버퍼막(122) 및 기판(110) 일부분을 제거하여, 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 제1 활성 영역(AC1)을 노출시키는 복수의 리세스 공간(RS)을 형성한다.
도 9k를 참조하면, 셀 어레이 영역(MCA)에서 복수의 비트 라인(BL) 각각의 사이에서 복수의 리세스 공간(RS)을 채우면서 복수의 비트 라인(BL) 각각의 사이의 콘택 공간(166S)의 일부분을 채우는 복수의 도전성 플러그(166)를 형성한다.
필드 패시베이션층(FPL)이 다이렉트 콘택(DC)의 노출 측벽 상에 선택적으로 형성되고 스페이서 구조물(150)은 필드 패시베이션층(FPL)의 상면을 커버하는 부분에서 돌출부(150P)를 포함하므로, 도 9k에 도시된 것과 같이, 복수의 도전성 플러그(166)은 그 상부의 폭이 중앙부의 폭보다 더 크게 형성될 수 있다.
이후, 주변 회로 영역(PCA)에서 마스크 패턴(M10)을 제거하여 상부 절연 캡핑층(162B)의 상면을 노출한다. 이후 상부 절연 캡핑층(162B), 층간 절연막(162A), 및 보호막(160)을 식각하여, 기판(110)의 제2 활성 영역(AC2)을 노출시키는 복수의 콘택 홀(CPH)을 형성한다.
이후, 셀 어레이 영역(MCA)에서 복수의 콘택 공간(166S)을 통해 노출되는 도전성 플러그(166) 위에 금속 실리사이드막(168B)을 형성하고, 주변 회로 영역(PCA)에서 복수의 콘택 홀(CPH)을 통해 노출되는 제2 활성 영역(AC2)의 표면에 금속 실리사이드막(168A)를 형성할 수 있다. 금속 실리사이드막(168A, 168B)은 동시에 형성될 수도 있고, 별도의 공정으로 형성될 수도 있다.
도 9l을 참조하면, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에서 기판(110) 상에 노출된 표면을 덮는 도전성 배리어막(172) 및 도전층(174)을 형성할 수 있다.
도 9m를 참조하면, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에서 도전층(174) 및 도전성 배리어막(172)을 패터닝하여, 셀 어레이 영역(MCA)에는 도전성 배리어막(172B) 및 랜딩 패드 도전층(174B)으로 구성되는 복수의 랜딩 패드(LP)를 형성하고, 주변 회로 영역(PCA)에는 도전성 배리어막(172A) 및 랜딩 패드 도전층(174A)으로 구성되는 복수의 콘택 플러그(CP)를 형성한다. 복수의 랜딩 패드(LP)는 도 1에 예시한 바와 같이 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다. 복수의 랜딩 패드(LP)는 금속 실리사이드막(168B) 위에서 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 형성될 수 있다.
복수의 랜딩 패드(LP)가 아일랜드형 패턴 형상으로 형성됨에 따라, 복수의 랜딩 패드(LP)를 둘러싸는 절연 공간(176S)이 형성될 수 있고, 이 때 절연 공간(176S)의 내벽에 상부 캡핑 패턴(146)이 노출될 수 있다.
이후, 셀 어레이 영역(MCA)에서 절연 공간(176S)의 내벽 상에 절연 물질을사용하여 절연 패턴(176)을 형성할 수 있다. 절연 패턴(176)은 스핀 코팅, 화학 기상 증착(CVD) 공정, flowable CVD 공정 등에 의해 형성될 수 있다.
이후, 셀 어레이 영역(MCA)에서 복수의 랜딩 패드(LP) 위에 커패시터 하부 전극(도시 생략)을 형성할 수 있다.
전술한 제조 방법에 따라 집적회로 장치(100)가 완성된다.
예시적인 제조 방법에 따르면, 비트 라인(BL)의 패터닝 공정 이후에 다이렉트 콘택(DC)의 노출된 측벽(DCS) 상에 에피택시 공정에 의해 비화학양론적 SiOx (0.04 ≤ x ≤ 0.4)을 포함하는 필드 패시베이션층(FPL)을 형성할 수 있다. 필드 패시베이션층(FPL)은 실리콘 모노레이어와 산소 모노레이어의 인터믹싱에 의해 조절된 산소 함량을 가질 수 있고, 이에 따라 조절된 밴드갭 에너지를 가질 수 있다.
전술한 제조 방법에 의해 형성된 집적회로 장치(100)에서 필드 패시베이션층(FPL)이 다이렉트 콘택(DC)과 스페이서 구조물(150) 사이에 개재됨에 따라 다이렉트 콘택(DC) 내에 공핍이 형성되는 것이 방지될 수 있고, 다이렉트 콘택(DC)의 저항이 감소될 수 있다. 따라서 집적회로 장치(100)는 우수한 동작 특성을 가질 수 있다.
한편, 도 9i를 참조로 설명한 공정에서, 비트 라인(BL)의 측벽 상에 제1 스페이서층(152)을 형성하고, 제1 스페이서층(152) 상에 희생 스페이서층(도시 생략)과 제2 스페이서층(156)을 순차적으로 형성하고, 제1 스페이서층(152), 상기 희생 스페이서층, 및 제2 스페이서층(156) 상에 이방성 식각을 수행하여 희생 스페이서 구조물(도시 생략)을 형성할 수 있다. 이후 희생 스페이서 구조물의 상측 일부분을 제거하기 위한 에치백 공정을 수행하여 희생 스페이서 구조물의 높이를 감소시키고, 절연 캡핑 구조물(140)의 상부 측벽 및 제2 스페이서층(156) 상에 소정의 두께로 제3 스페이서층(158)을 더 형성할 수 있다.
이후 도 9m을 참조로 설명한 공정에서, 랜딩 패드(LP)를 형성한 이후에, 절연 공간(176S)에 노출된 희생 스페이서층을 습식 식각 공정에 의해 제거할 수 있다. 희생 스페이서층이 제거된 공간에 에어 공간(154)이 형성될 수 있고, 이에 따라 스페이서 구조물(150A)이 형성될 수 있다. 이러한 경우에 도 5 및 도 6을 참조로 설명한 집적회로 장치(100B)가 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치
BL: 비트 라인
DC: 다이렉트 콘택 FPL: 필드 패시베이션층
150: 스페이서 구조물
DC: 다이렉트 콘택 FPL: 필드 패시베이션층
150: 스페이서 구조물
Claims (20)
- 활성 영역을 포함하는 기판;
상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 하부 도전 패턴과 상부 도전 패턴을 포함하는 비트 라인;
상기 기판의 상기 활성 영역과 상기 비트 라인 사이에 배치되는 다이렉트 콘택;
상기 비트 라인의 양 측벽 상에 배치되고 상기 다이렉트 콘택의 양 측벽을 덮는 스페이서 구조물; 및
상기 다이렉트 콘택의 양 측벽과 상기 스페이서 구조물 사이에 개재되는 필드 패시베이션층(field passivation layer)을 포함하는 집적회로 장치. - 제1항에 있어서,
상기 필드 패시베이션층은 상기 다이렉트 콘택의 전체 측벽과 접촉하는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 다이렉트 콘택은 폴리실리콘을 포함하고,
상기 필드 패시베이션층은 반절연성 물질을 포함하는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 필드 패시베이션층은 SiOx (0.04 ≤ x ≤ 0.4)를 포함하는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 필드 패시베이션층은 상기 제1 방향에 수직하고 상기 기판의 상면에 평행한 제2 방향으로 제1 두께를 가지며, 상기 제1 두께는 25 Å 이하인 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 다이렉트 콘택의 상면이 상기 하부 도전 패턴의 상면과 동일 평면에 배치되고,
상기 필드 패시베이션층은 상기 하부 도전 패턴의 양 측벽을 따라 연장되는 것을 특징으로 하는 집적회로 장치. - 제6항에 있어서,
상기 필드 패시베이션층은 상기 하부 도전 패턴의 양 측벽의 전체를 커버하고, 상기 하부 도전 패턴은 상기 스페이서 구조물과 직접 접촉하지 않는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 필드 패시베이션층은 상기 상부 도전 패턴과 상기 스페이서 구조물 사이에 개재되지 않는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 필드 패시베이션층은 1.28 eV 내지 1.7 eV의 밴드갭 에너지를 갖는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 필드 패시베이션층은 제1 불순물을 포함하고, 제1 불순물의 농도는 1E16 내지 1E21 cm-3의 범위인 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 기판에 형성되고, 상기 제2 방향으로 연장되는 복수의 트렌치 각각 내에 배치되는 복수의 게이트 전극을 더 포함하고,
상기 복수의 게이트 전극 중 인접한 두 개의 게이트 전극 사이에 상기 활성 영역이 배치되고,
상기 다이렉트 콘택의 바닥면 및 상기 필드 패시베이션층의 바닥면은 상기 기판의 상면보다 더 낮은 레벨에 배치되는 것을 특징으로 하는 집적회로 장치. - 제1항에 있어서,
상기 스페이서 구조물은,
상기 비트 라인의 양 측벽 상에 배치되는 제1 스페이서층과,
상기 비트 라인의 양 측벽 상에 배치되고 상기 제1 스페이서층을 커버하는 제2 스페이서층과,
상기 제1 스페이서층 및 상기 제2 스페이서층 사이에 배치되는 에어 공간을 포함하고,
상기 제1 스페이서층이 상기 다이렉트 콘택의 상기 측벽 상으로 연장되고,
상기 제1 스페이서층이 상기 필드 패시베이션층과 접촉하는 것을 특징으로 하는 집적회로 장치. - 활성 영역을 포함하는 기판;
상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 하부 도전 패턴과 상부 도전 패턴을 포함하는 비트 라인;
상기 기판의 상기 활성 영역과 상기 비트 라인 사이에 배치되는 다이렉트 콘택;
상기 다이렉트 콘택의 양 측벽 상에 배치되고, 상기 다이렉트 콘택의 전체 측벽과 접촉하는 필드 패시베이션층; 및
상기 비트 라인의 양 측벽 상에 배치되고, 상기 다이렉트 콘택의 양 측벽 상으로 연장되어 상기 필드 패시베이션층과 접촉하는 스페이서 구조물을 포함하는 집적회로 장치. - 제13항에 있어서,
상기 다이렉트 콘택의 상면이 상기 하부 도전 패턴의 상면과 동일 평면에 배치되고,
상기 필드 패시베이션층은 상기 하부 도전 패턴의 양 측벽을 따라 연장되는 것을 특징으로 하는 집적회로 장치. - 제13항에 있어서,
상기 다이렉트 콘택은 폴리실리콘을 포함하고,
상기 필드 패시베이션층은 반절연성 물질을 포함하며,
상기 필드 패시베이션층은 상기 제1 방향에 수직하고 상기 기판의 상면에 평행한 제2 방향으로 제1 두께를 가지며, 상기 제1 두께는 25 Å 이하인 것을 특징으로 하는 집적회로 장치. - 제13항에 있어서,
상기 필드 패시베이션층은 SiOx (0.04 ≤ x ≤ 0.4)를 포함하고,
상기 필드 패시베이션층은 1.28 eV 내지 1.7 eV의 밴드갭 에너지를 갖는 것을 특징으로 하는 집적회로 장치. - 제13항에 있어서,
상기 필드 패시베이션층은 상기 하부 도전 패턴의 양 측벽의 전체를 커버하고, 상기 하부 도전 패턴은 상기 스페이서 구조물과 직접 접촉하지 않고,
상기 필드 패시베이션층은 상기 상부 도전 패턴과 상기 스페이서 구조물 사이에 개재되지 않는 것을 특징으로 하는 집적회로 장치. - 활성 영역을 포함하는 기판;
상기 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되며, 하부 도전 패턴과 상부 도전 패턴을 포함하는 비트 라인;
상기 기판에 형성되고, 상기 제2 방향으로 연장되는 복수의 트렌치 각각 내에 배치되는 복수의 게이트 전극;
상기 기판의 상기 활성 영역과 상기 비트 라인 사이에 배치되는 다이렉트 콘택;
상기 다이렉트 콘택의 양 측벽 상에 배치되는 필드 패시베이션층; 및
상기 비트 라인의 양 측벽 상에 배치되는 스페이서 구조물로서,
상기 비트 라인의 양 측벽 상에 배치되는 제1 스페이서층과,
상기 비트 라인의 양 측벽 상에 배치되고 상기 제1 스페이서층을 커버하는 제2 스페이서층과,
상기 제1 스페이서층 및 상기 제2 스페이서층 사이에 배치되는 에어 공간을 포함하는 스페이서 구조물을 포함하고,
상기 필드 패시베이션층은 상기 다이렉트 콘택과 상기 제1 스페이서층 사이에 개재되는 것을 특징으로 하는 집적회로 장치. - 제18항에 있어서,
상기 다이렉트 콘택은 폴리실리콘을 포함하고,
상기 필드 패시베이션층은 SiOx (0.04 ≤ x ≤ 0.4)를 포함하고,
상기 필드 패시베이션층은 1.28 eV 내지 1.7 eV의 밴드갭 에너지를 갖는 것을 특징으로 하는 집적회로 장치. - 제18항에 있어서,
상기 필드 패시베이션층은 상기 다이렉트 콘택의 상면과 동일한 레벨의 상면을 가지며, 상기 다이렉트 콘택의 바닥면과 동일한 레벨의 바닥면을 갖는 것을 특징으로 하는 집적회로 장치.
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