CN114300468A - 集成电路器件 - Google Patents

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Abstract

一种集成电路器件包括：衬底，在其中具有有源区；在衬底上的位线；以及直接接触，在有源区和位线之间延伸并将位线电连接到有源区的一部分。还提供间隔物结构，其在位线的侧壁上以及在直接接触的侧壁上延伸。提供场钝化层，其在直接接触的侧壁与间隔物结构之间延伸。间隔物结构和场钝化层可以包括不同的材料，并且场钝化层可以与直接接触的侧壁直接接触。场钝化层可以包括非化学计量硅氧化物SiOx，其中0.04≤x≤0.4，并且可以具有约
Figure DDA0003293304940000011
或更小的厚度。

Description

集成电路器件
技术领域
本发明构思涉及集成电路器件和制造其的方法，更具体地，涉及其中具有互连结构和线的集成电路器件以及制造该集成电路器件的方法。
背景技术
随着集成电路器件按比例缩小，用于实现集成电路器件的各个精细电路图案的尺寸减小。此外，随着集成电路器件变得更加高度集成，电接触的尺寸也减小，并且这种减小会导致接触电阻的增大。接触电阻的这种增大会导致受损的电性能和降低的可靠性。
发明内容
本发明构思提供具有减小的接触电阻(尽管接触尺寸较小等)的集成电路器件、以及由此导致的集成电路器件的改善的电性能。
本发明构思还提供制造具有改善性能的集成电路器件的方法，该改善性能是由具有减小的尺寸的电接触和减小的接触电阻导致的。
根据本发明构思的一方面，提供一种集成电路器件，该集成电路器件具有：衬底，在其中具有有源区；位线，在衬底上在平行于衬底的顶表面的第一方向上延伸，并包括下导电图案和上导电图案；直接接触，设置在衬底的有源区和位线之间；间隔物结构，设置在位线的两个侧壁上以覆盖直接接触的两个侧壁；以及场钝化层，设置在直接接触的两个侧壁与间隔物结构之间。
根据本发明构思的另一方面，提供一种集成电路器件，该集成电路器件具有衬底和在衬底内的有源区。提供位线，其在平行于衬底的顶表面的第一方向上在衬底上延伸。位线包括下导电图案和上导电图案。直接接触提供在衬底的有源区和位线之间。提供场钝化层，其设置在直接接触的两个侧壁上(以接触直接接触的整个侧壁)。提供间隔物结构，其设置在位线的两个侧壁上。间隔物结构延伸至直接接触的两个侧壁并接触场钝化层。
根据本发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括在其中具有有源区的衬底。提供位线，其在衬底上(在平行于衬底的顶表面的第一方向上)延伸。位线包括下导电图案和上导电图案。提供多个栅电极，其分别设置在衬底中的在第二方向上延伸的多个沟槽中。提供直接接触，其设置在衬底的有源区和位线之间。提供场钝化层，其设置在直接接触的两个侧壁上。提供间隔物结构，其设置在位线的两个侧壁上。间隔物结构包括设置在位线的两个侧壁上的第一间隔物层、设置在位线的两个侧壁上以覆盖第一间隔物层的第二间隔物、以及包括设置在第一间隔物层和第二间隔物层之间的气隙的间隔物结构。有利地，场钝化层设置在直接接触和第一间隔物层之间。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据本发明的一实施方式的集成电路器件的布局图；
图2是沿着图1的线A-A'和B-B'截取的截面图；
图3是图2的区域CX1的放大图；
图4A是图3的区域S1-S1'中的示意性能带图；
图4B和图4C是示出包括在场钝化层中的非化学计量硅氧化物(SiOx)的含量分布的示意图；
图5是示出根据本发明的实施方式的集成电路器件的截面图；
图6是图5的区域CX2的放大图；
图7是示出根据本发明的实施方式的集成电路器件的截面图；
图8是示出根据本发明的实施方式的集成电路器件的截面图；以及
图9A至图9M是示出根据本发明的实施方式的可在制造集成电路器件的方法期间利用的一系列工艺步骤的截面图。
具体实施方式
在下文中，将参照附图详细描述实施方式。
图1是示出根据一实施方式的集成电路器件100的布局图。图2是沿着图1的线A-A'和B-B'截取的截面图，图3是图2的突出显示区域CX1的放大图。参照图1至图3，集成电路器件100可以包括衬底110，该衬底110在其中包括单元阵列区MCA和外围电路区PCA。隔离沟槽112T可以形成在衬底110中，并且电绝缘隔离层112可以形成在隔离沟槽112T中。基于隔离层112，多个第一有源区AC1可以被限定在单元阵列区MCA中的衬底110中，并且至少一个第二有源区AC2可以被限定在外围电路区PCA中的衬底110中。
多个第一有源区AC1中的每个可以设置为具有在相对于X方向和Y方向的斜线方向上的长轴。多条字线WL可以跨越多个第一有源区AC1在X方向上平行延伸。多条位线BL可以在多条字线WL上在Y方向上平行延伸。多条位线BL可以通过直接接触DC分别连接到多个第一有源区AC1。
多个掩埋接触BC可以形成在多条位线BL中的两条相邻位线BL之间。多个掩埋接触BC可以在X方向和Y方向上布置成行。而且，多个着落垫LP可以形成在多个掩埋接触BC上。多个掩埋接触BC和多个着落垫LP可以将第一有源区AC1电连接到形成在多条位线BL上的电容器的下电极(未示出)。多个着落垫LP中的每个可以设置为与多个掩埋接触BC中的对应的掩埋接触BC部分地重叠。
衬底110可以包括半导体材料，诸如单晶硅、多晶硅或非晶硅。在另一些实施方式中，衬底110可以包括选自锗(Ge)、硅锗(SiGe)、硅碳化物(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的至少一种材料。在一些实施方式中，衬底110可以包括导电区(例如，掺有杂质的阱或掺有杂质的结构)。隔离层112可以包括电绝缘材料，诸如氧化物、氮化物或其组合。
在单元阵列区MCA中，在第一方向(X方向)上延伸的多个字线沟槽(未示出)可以形成在衬底110中，并且多个栅极电介质层(未示出)、多个栅电极(未示出)和多个覆盖绝缘层(未示出)可以形成在多个字线沟槽中。多个栅电极可以对应于图1所示的多条字线WL。多个栅极电介质层可以每个包括硅氧化物、硅氮化物、硅氮氧化物、氧化物/氮化物/氧化物(ONO)膜或具有比硅氧化物的介电常数高的介电常数的高k电介质膜。多个栅电极可以每个包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钛硅氮化物(TiSiN)、钨硅氮化物(WSiN)或其组合。多个覆盖绝缘层可以每个包括硅氧化物、硅氮化物、硅氮氧化物或其组合。
缓冲层122可以形成在单元阵列区MCA中的衬底110上。缓冲层122可以包括第一绝缘层122A和第二绝缘层122B。第一绝缘层122A和第二绝缘层122B中的每个可以包括氧化物、氮化物或其组合。
多个直接接触DC可以分别形成在衬底110中的多个直接接触孔DCH中。多个直接接触DC可以分别连接到多个第一有源区AC1。多个直接接触DC可以包括掺杂的多晶硅。例如，多个直接接触DC可以包括以相对高的浓度包含n型杂质(诸如磷(P)、砷(As)、铋(Bi)和锑(Sb))的多晶硅。
多条位线BL可以在衬底110上以及在多个直接接触DC上在第二方向(Y方向)上延伸。多条位线BL中的每条可以通过对应的直接接触DC电连接到第一有源区AC1。多条位线BL中的每条可以包括依次堆叠在衬底110上的下导电图案132B、中间导电图案134B和上导电图案136B。下导电图案132B可以包括掺杂的多晶硅。中间导电图案134B和上导电图案136B中的每个可以包括TiN、TiSiN、钨(W)、钨硅化物或其组合。在实施方式中，中间导电图案134B可以包括TiN、TiSiN或其组合，并且上导电图案136B可以包括钨(W)。
多条位线BL可以分别被多个绝缘覆盖结构140覆盖。多个绝缘覆盖结构140中的每个可以包括下覆盖图案142B、绝缘层图案144和上覆盖图案146。下覆盖图案142B、绝缘层图案144和上覆盖图案146可以包括硅氮化物。多个绝缘覆盖结构140可以在多条位线BL上在Y方向上延伸。
间隔物结构150可以设置在多条位线BL中的每条的两个侧壁上。间隔物结构150可以包括硅氮化物。间隔物结构150可以在多条位线BL中的每条的两个侧壁上在Y方向上延伸。而且，间隔物结构150的一部分可以延伸到直接接触孔DCH的内部，并且可以覆盖直接接触DC的两个侧壁。
直接接触DC可以形成在形成于衬底110中的直接接触孔DCH中，并且可以延伸到比衬底110的顶表面高的水平。例如，直接接触DC的顶表面可以在与下导电图案132B的顶表面相同的水平处，并且直接接触DC的顶表面可以接触中间导电图案134B的底表面。例如，直接接触DC的顶表面可以与下导电图案132B的顶表面共面。此外，直接接触DC的底表面可以在比衬底110的顶表面低的水平处。
场钝化层FPL可以设置在直接接触DC的在X方向上彼此分开设置的两个侧壁DCS上。有利地，场钝化层FPL可以防止电荷被间隔物结构150和直接接触DC之间的界面捕获，或者可以执行屏蔽由间隔物结构150的体电荷引起的场的功能。
在实施方式中，场钝化层FPL可以包括半绝缘材料。例如，场钝化层FPL可以包括非化学计量硅氧化物。例如，在一个实施方式中，FPL可以包括SiOx(0.04≤x≤0.4)。优选地，场钝化层FPL可以具有比直接接触DC中包括的硅的带隙能量大的带隙能量，诸如约1.28eV至约1.7eV的带隙能量。场钝化层FPL可以在X方向上具有约
Figure BDA0003293304920000051
或更小的第一厚度t11。
在其他实施方式中，场钝化层FPL可以以第一浓度包括第一杂质，该第一杂质包括磷(P)、砷(As)、铋(Bi)和锑(Sb)中的至少一种，该第一浓度可以在从约1×1016cm-3至约1×1021cm-3的范围内。第一杂质可以在场钝化层FPL的外延形成工艺中原位掺杂。可以基于第一杂质的第一浓度来调节场钝化层FPL的带隙能量。
在实施方式中，场钝化层FPL可以设置为覆盖直接接触DC的所有两个侧壁DCS，并且可以直接设置在直接接触DC上。因此，不需要在场钝化层FPL和直接接触DC之间设置附加材料层。此外，场钝化层FPL可以接触第一有源区AC1。
在一些实施方式中，场钝化层FPL的顶表面可以在与直接接触DC的顶表面相同的水平处，并且场钝化层FPL的底表面可以延伸到直接接触孔DCH的内部，并且可以在与直接接触DC的底表面相同的水平处。直接接触的所有侧壁DCS可以接触场钝化层FPL。因此，直接接触DC的侧壁DCS可以不直接接触间隔物结构150。
在一些实施方式中，场钝化层FPL可以延伸到位线BL的下导电图案132B的侧壁。例如，场钝化层FPL的设置在下导电图案132B的侧壁上的部分可以被称为延伸部分FPLE。场钝化层FPL的延伸部分FPLE可以覆盖下导电图案132B的在X方向上彼此分开的两个侧壁的整个区域，并且可以在下导电图案132B的侧壁上在Y方向上延伸。
延伸部分FPLE可以包括在与下导电图案132B的顶表面相同的水平处的顶表面，并且延伸部分FPLE的底表面可以接触缓冲层122。下导电图案132B的侧壁可以被延伸部分FPLE覆盖；因此，下导电图案132B的侧壁可以不直接接触间隔物结构150。场钝化层FPL(或延伸部分FPLE)可以不设置在上导电图案136B和间隔物结构150之间；因此，场钝化层FPL(或延伸部分FPLE)可以不直接接触上导电图案136B。
多个导电插塞166和多个绝缘围栏(未示出)可以在多条位线BL中的两条相邻位线之间在Y方向上交替地设置在一行中。多个导电插塞166可以从形成在衬底110中的凹陷空间RS在垂直方向(Z方向)上长地延伸。多个绝缘围栏可以设置在设置于多个字线沟槽上的覆盖绝缘层上，并且可以每个设置在多个导电插塞166中的两个相邻导电插塞166之间。多个导电插塞166的两个侧壁可以在Y方向上通过多个绝缘围栏彼此隔离。多个绝缘围栏可以包括硅氧化物。多个导电插塞166可以被配置为图1所示的多个掩埋接触BC。
在一些实施方式中，如图3所示，因为场钝化层FPL形成在直接接触DC的侧壁DCS上，并且因为它不设置在绝缘覆盖结构140的侧壁和上导电图案136B上，所以场钝化层FPL可以相对于上导电图案136B向外突出。因此，间隔物结构150可以在其与场钝化层FPL的顶表面对应的部分处包括突起部分150P。此外，多个导电插塞166中的每个的顶表面可以在比场钝化层FPL(或突起部分150P)的顶表面高的水平处。因此，多个导电插塞166中的每个的上部宽度可以被设定为大于其中心宽度(例如，在下导电图案132B和直接接触DC之间的部分的宽度)。
多个金属硅化物层168B和多个着落垫LP可以形成在多个导电插塞166上。金属硅化物层168B和着落垫LP可以设置为与导电插塞166垂直重叠。金属硅化物层168B可以包括钴硅化物、镍硅化物或锰硅化物。多个着落垫LP中的每个可以通过金属硅化物层168B连接到导电插塞166。
多个着落垫LP可以覆盖上覆盖图案146的顶表面的至少一部分以与多条位线BL的一部分垂直重叠。多个着落垫LP中的每个可以包括导电阻挡层172B和着落垫导电层174B。导电阻挡层172B可以包括Ti、TiN或其组合。着落垫导电层174B可以包括金属、金属氮化物、掺有杂质的多晶硅或其组合。例如，着落垫导电层174B可以包括钨(W)。如在平面中所见，多个着落垫LP可以具有与多个岛图案对应的形状。
多个着落垫LP可以通过填充在多个着落垫LP周围的绝缘空间176S中的绝缘图案176彼此电绝缘。尽管在图中没有示出，但绝缘图案176可以填充到绝缘空间176S的设置在位线BL和导电插塞166之间的下部中，并且可以覆盖位线BL的两个侧壁。因此，绝缘图案176可以覆盖下导电图案132B的两个侧壁、中间导电图案134B的两个侧壁和上导电图案136B的两个侧壁。
在一些实施方式中，绝缘图案176可以包括硅氮化物、硅氮氧化物、硅氧化物或其组合。此外，绝缘图案176可以具有第一材料层和第二材料层的双层结构，第一材料层可以包括诸如SiO2、SiOCH或SiOC的低k材料，第二材料层可以包括硅氮化物或硅氮氧化物。
栅极结构PG可以形成在外围电路区PCA中的第二有源区AC2上。栅极结构PG可以包括依次堆叠在第二有源区AC2上的栅极电介质层124、栅电极130和栅极覆盖图案142A。
栅极电介质层124可以包括选自由硅氧化物、硅氮化物、硅氮氧化物、ONO、或具有比硅氧化物的介电常数高的介电常数的高k电介质膜构成的组的至少一种。栅电极130可以包括下导电图案132A、中间导电图案134A和上导电图案136A。下导电图案132A、中间导电图案134A和上导电图案136A中的每个的材料可以与包括在单元阵列区MCA中的位线BL中的下导电图案132B、中间导电图案134B和上导电图案136B的材料相同。栅极覆盖图案142A可以包括硅氮化物。
在一些实施方式中，栅极结构PG的两个侧壁可以被绝缘间隔物138覆盖。绝缘间隔物138可以包括氧化物、氮化物或其组合。栅极结构PG和绝缘间隔物138可以被钝化层160覆盖。钝化层160可以包括硅氮化物。层间绝缘层162A可以在钝化层160上形成在栅极结构PG周围。层间绝缘层162A可以包括东燃硅氮烷(Tonen SilaZene，TOSZ)，但不限于此。栅极结构PG、钝化层160和层间绝缘层162A可以被上绝缘覆盖层162B覆盖。上绝缘覆盖层162B可以包括硅氮化物。
垂直穿过上绝缘覆盖层162B、层间绝缘层162A和钝化层160并延伸到衬底110的第二有源区AC2的接触插塞CP可以形成在外围电路区PCA中。接触插塞CP可以包括导电阻挡层172A和着落垫导电层174A，其类似于形成在单元阵列区MCA中的多个着落垫LP。金属硅化物层168A可以设置在第二有源区AC2和接触插塞CP之间。金属硅化物层168A可以包括钴硅化物、镍硅化物或锰硅化物。
在下文中，将参照图4A至图4C描述场钝化层FPL的电荷钝化特性。图4A是图3的区域S1-S1'中的示意性能带图。参照图4A，示出了一结构中的示意性电子能级，在该结构中提供了包括多晶硅的直接接触DC、包括硅氮化物的间隔物结构150和设置在其间的非化学计量SiOx(0.04≤x≤0.4)。场钝化层FPL可以具有约1.28eV至约1.7eV的带隙能量，并且该带隙能量可以大于约1.1eV的带隙能量，约1.1eV的带隙能量是直接接触DC中包括的多晶硅材料的带隙能量。基于该带隙能量差异，数量减少的界面陷阱电荷Eit可以形成在场钝化层FPL和直接接触DC之间的异质界面Esi中。基于场钝化层FPL和直接接触DC之间的异质界面Esi处的电子反转，可以产生多个电子。因此，场钝化层FPL可以用作电荷钝化层，其(例如，通过形成在异质界面Esi中的多个电子)阻挡由间隔物结构150的体电荷引起的场。
另外，场钝化层FPL中的量子阱可以通过场钝化层FPL和直接接触DC之间的异质界面Esi处的带偏移形成，从而增大电荷密度。
一般而言，多个界面陷阱电荷可以形成在多晶硅和硅氮化物之间的界面处，并且负陷阱电荷(体陷阱电荷)可以形成在硅氮化物中。作为响应，耗尽区可以通过界面陷阱电荷和体陷阱电荷形成在多晶硅表面附近以具有相对大的厚度。形成的耗尽区可以增大多晶硅的电阻。
然而，根据上述实施方式，因为包括非化学计量SiOx(0.04≤x≤0.4)的场钝化层FPL形成在直接接触DC和间隔物结构150之间，所以可以减小直接接触DC和间隔物结构150之间的界面处的电荷陷阱密度。因此，有利地，可以减少或防止由于间隔物结构150的体陷阱电荷而在直接接触DC中发生的任何耗尽。此外，可以通过形成在场钝化层FPL中的量子阱来提高直接接触DC的电荷密度；因此，直接接触DC可以具有相对低的电阻。
图4B和图4C是示出场钝化层中包括的非化学计量SiOx的含量分布的示意图。参照图4B，场钝化层FPL可以具有第一氧含量分布COA，并且可以具有遍及场钝化层FPL的总厚度相对均匀的第一氧含量CO11。这里，第一氧含量CO11可以表示SiOx的x值，并且x可以在约0.04至约0.4的范围内。例如，场钝化层FPL可以遍及场钝化层FPL的总厚度均匀地包括半绝缘材料，该半绝缘材料包括每硅原子0.04至0.4个氧原子。
参照图4C，场钝化层FPL可以具有第二氧含量分布COB，并且第二氧含量分布COB可以具有基于场钝化层FPL的厚度方向上的位置而变化的氧含量。
例如，场钝化层FPL可以在与直接接触DC相邻的第一位置Po1具有第一氧含量CO12，并且场钝化层FPL可以在位于场钝化层FPL的在其厚度方向上的中心部分处的第二位置Po2具有低于第一氧含量CO12的第二氧含量CO22。此外，场钝化层FPL可以在与间隔物结构150相邻的第三位置Po3具有第一氧含量CO12。这里，第一氧含量CO12和第二氧含量CO22可以在约0.04至约0.4的范围内。
在其他实施方式中，场钝化层FPL可以在第一位置Po1具有第一氧含量CO12，在第二位置Po2具有比第一氧含量CO12低的第二氧含量CO22，并且在第三位置Po3具有比第一氧含量CO12高的第三氧含量。或者，场钝化层FPL可以在第三位置Po3具有比第二氧含量CO22高并且比第一氧含量CO12低的第三氧含量。
在实施方式中，第二氧含量分布COB可以对应于场钝化层FPL的氧含量分布，该场钝化层FPL通过经由外延工艺依次形成硅单层和氧单层而获得。例如，硅单层和氧单层可以通过外延工艺依次且交替地形成多次，因此，场钝化层FPL可以具有超晶格结构。然而，本发明构思不限于此。
例如，示出了场钝化层FPL的第二氧含量分布COB在第一位置Po1和第三位置Po3具有两个峰值含量，但是本发明构思不限于此。例如，场钝化层FPL可以具有其中交替地堆叠三层或更多层硅层和三层或更多层氧层的超晶格结构。因此，在这种情况下，第二氧含量分布COB可以在三个或更多个位置具有峰值含量。
再次参照图1至图3，根据上述实施方式，因为场钝化层FPL形成在直接接触DC和间隔物结构150之间，所以可以防止在直接接触DC中形成耗尽并且可以减小直接接触DC的电阻。因此，集成电路器件100可以具有良好的操作特性。
图5是示出根据实施方式的集成电路器件100A的截面图，图6是图5的区域CX2的放大图。在图5和图6中，与图1至图4C相同的附图标记指代相同的元件。参照图5和图6，间隔物结构150A可以包括第一间隔物层152、气隙154、第二间隔物层156和第三间隔物层158。第一间隔物层152可以共形地设置在多条位线BL中的每条的侧壁、绝缘覆盖结构140的侧壁、场钝化层FPL的侧壁和直接接触孔DCH的内壁上。第一间隔物层152可以包括硅氮化物。例如，第一间隔物层152可以具有约
Figure BDA0003293304920000091
至约
Figure BDA0003293304920000092
的厚度，但不限于此。如图6所示，第一间隔物层152的厚度可以小于场钝化层FPL的第一厚度t11。或者，第一间隔物层152的厚度可以大于场钝化层FPL的第一厚度t11。
第二间隔物层156可以与第一间隔物层152隔开一定间隔设置在多条位线BL中的每条的侧壁和绝缘覆盖结构140的下侧壁上，并且气隙154可以设置在第一间隔物层152和第二间隔物层156之间。气隙154可以配置有具有约1.0的介电常数的空气。这里，术语“气隙”可以表示包括空气中或制造工艺中的其他气体的空间。第二间隔物层156可以包括硅氮化物或硅氮氧化物。第三间隔物层158可以在绝缘覆盖结构140的上侧壁上覆盖第一间隔物层152，并且可以延伸到第二间隔物层156的顶表面，从而堵塞气隙154的入口。第三间隔物层158可以包括硅氮化物。掩埋绝缘层159可以围绕直接接触DC的下侧壁，并且可以填充到直接接触孔DCH的剩余空间中。掩埋绝缘层159可以包括硅氮化物、硅氮氧化物、硅氧化物或其组合。
在图6中，气隙154和第二间隔物层156可以仅设置在绝缘覆盖结构140的下侧壁上，并且可以不设置在绝缘覆盖结构140的上侧壁上。因此，配置着落垫LP的着落垫导电层174B可以形成为具有相对大的体积。然而，本发明构思不限于此。在其他实施方式中，气隙154和第二间隔物层156可以延伸到绝缘覆盖结构140的上侧壁，并且第二间隔物层156的顶表面可以在与绝缘覆盖结构140的顶表面相同的水平处。
在实施方式中，如在图6中那样，场钝化层FPL可以形成在直接接触DC的侧壁DCS上，并且可以不设置在绝缘覆盖结构140的侧壁和上导电图案136B上。场钝化层FPL也可以相对于上导电图案136B向外突出。此外，第一间隔物层152可以共形地覆盖场钝化层FPL；因此，间隔物结构150A可以在其与场钝化层FPL的顶表面对应的部分处(例如，在第一间隔物层152、气隙154和第二间隔物层156的各自与场钝化层FPL的顶表面对应的部分处)包括突起部分150AP。
此外，多个导电插塞166中的每个的顶表面可以在比场钝化层FPL或突起部分150AP的顶表面高的水平处。因此，多个导电插塞166中的每个的上部宽度可以大于其中心宽度(例如，在下导电图案132B和直接接触DC之间的部分的宽度)。
根据上述实施方式，因为场钝化层FPL形成在直接接触DC和间隔物结构150A之间，所以可以防止在直接接触DC中形成耗尽并且可以提高直接接触DC的导电性。因此，集成电路器件100A可以具有改善的操作特性。
图7是示出根据附加实施方式的集成电路器件100B的截面图。图7是与图2的区域CX1的放大图对应的放大截面图。在图7中，与图1至图6相同的附图标记指代相似的元件。参照图7，场钝化层FPL可以设置在直接接触DC的两个侧壁DCS上，但是可以不设置在下导电图案132B的侧壁上。例如，图2和图3所示的延伸部分FPLE可以被省略，并且下导电图案132B的侧壁可以直接接触间隔物结构150B。
在实施方式中，下导电图案132B可以包括硅(Si)、锗(Ge)、钨(W)、钨氮化物(WN)、钴(Co)、镍(Ni)、铝(Al)、钼(Mo)、钌(Ru)、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、铜(Cu)或其组合。在一些实施方式中，在形成位线BL之后，仅直接接触DC的侧壁DCS可以在下导电图案132B的侧壁不暴露的状态下被暴露，因此场钝化层FPL可以形成在暴露的侧壁DCS上。在其他实施方式中，下导电图案132B可以包括金属材料，直接接触DC可以包括多晶硅，场钝化层FPL可以通过形成场钝化层FPL的外延工艺选择性地形成在直接接触DC上。
在实施方式中，间隔物结构150B可以在其设置于直接接触DC的侧壁DCS上的部分处包括突起部分150BP。设置在下导电图案132B的侧壁上的间隔物结构150B可以包括基本上平坦的侧壁而不形成台阶、扭结或突起部分。
图8是示出根据实施方式的集成电路器件100C的截面图。图8是与图5的区域CX2的放大图对应的放大截面图。在图8中，与图1至图7相同的附图标记指代相似的元件。参照图8，场钝化层FPL可以设置在直接接触DC的两个侧壁DCS上，但是可以不设置在下导电图案132B的侧壁上。例如，图2和图3所示的延伸部分FPLE可以被省略，并且下导电图案132B的侧壁可以直接接触间隔物结构150C。
在实施方式中，下导电图案132B可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其组合。在一些实施方式中，在形成位线BL之后，仅直接接触DC的侧壁DCS可以在下导电图案132B的侧壁不暴露的状态下被暴露，因此场钝化层FPL可以形成在暴露的侧壁DCS上。在其他实施方式中，下导电图案132B可以包括金属材料，直接接触DC可以包括多晶硅，场钝化层FPL可以通过形成场钝化层FPL的外延工艺选择性地形成在直接接触DC上。
在实施方式中，间隔物结构150C可以在其设置于直接接触DC的侧壁DCS上的部分处包括突起部分150CP。而且，设置在下导电图案132B的侧壁上的间隔物结构150C可以包括基本上平坦的侧壁而不形成台阶、扭结或突起部分。
图9A至图9M是按工艺顺序示出根据实施方式的制造集成电路器件的方法的截面图。下面将参照图9A至图9M描述制造图1至图3所示的集成电路器件100的方法。
参照图9A，通过在包括单元阵列区MCA和外围电路区PCA的衬底110中形成多个隔离沟槽112T和多个隔离层112，可以在衬底110的单元阵列区MCA中限定多个第一有源区AC1，并且可以在外围电路区PCA中限定至少一个第二有源区AC2。此外，可以在单元阵列区MCA中的衬底110中形成平行延伸的多个字线沟槽(未示出)。可以清洁其中形成有多个字线沟槽的所得材料。然后，可以在多个字线沟槽中形成多个栅极电介质层(未示出)、多个栅电极(未示出)和多个覆盖绝缘层(未示出)。通过在多个第一有源区AC1中在多个栅电极的两侧注入杂质离子，可以在多个第一有源区AC1上分别形成多个源极/漏极区。
随后，可以在单元阵列区MCA中的衬底110上形成包括第一绝缘层122A和第二绝缘层122B的缓冲层122，并且可以在外围电路区PCA中的衬底110上形成栅极电介质层124。接下来，可以在单元阵列区MCA的缓冲层122和外围电路区PCA的栅极电介质层124上形成下导电层132。在一些实施方式中，下导电层132可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其组合。例如，下导电层132可以包括多晶硅。
参照图9B，可以在下导电层132上形成第一掩模图案(未示出)，随后可以在单元阵列区MCA中蚀刻通过第一掩模图案的开口(未示出)暴露的下导电层132，以及可以通过对各自经由该蚀刻被暴露的一部分衬底110和一部分隔离层112进行蚀刻来形成暴露衬底110的第一有源区AC1的直接接触孔DCH。
随后，可以去除第一掩模图案，并且可以在直接接触孔DCH中形成直接接触DC。在形成直接接触DC的工艺期间，可以在直接接触孔DCH中以及在下导电层132上形成具有足以填充直接接触孔DCH的厚度的导电层。然后，该导电层可以被回蚀刻以仅保留在直接接触孔DCH中。导电层可以包括多晶硅。
参照图9C，可以在单元阵列区MCA和外围电路区PCA中在直接接触DC上以及在下导电层132上依次形成中间导电层134、上导电层136和下覆盖层142。中间导电层134和上导电层136中的每个可以包括TiN、TiSiN、W、钨硅化物或其组合。下覆盖层142可以包括硅氮化物。
参照图9D，在外围电路区PCA中，在掩模图案(未示出)覆盖单元阵列区MCA的状态下，图案化外围电路区PCA中的栅极电介质层124、下导电层132、中间导电层134、上导电层136和下覆盖层142，以在栅极电介质层124上形成包括下导电图案132A、中间导电图案134A和上导电图案136A的栅电极130，并形成覆盖栅电极130的栅极覆盖图案142A。随后，可以在形成为栅极电介质层124、栅电极130和栅极覆盖图案142A的堆叠结构的栅极结构PG的两个侧壁上形成绝缘间隔物138，并且可以在栅极结构PG的两侧执行在第二有源区AC2中形成源极/漏极区的离子注入工艺。
随后，通过去除已经覆盖单元阵列区MCA的掩模图案，可以在单元阵列区MCA中暴露下覆盖层142。还可以在单元阵列区MCA中的下覆盖层142上形成绝缘层144L，并且可以在外围电路区PCA中形成钝化层160(其覆盖栅极结构PG和绝缘间隔物138)。接下来，可以在外围电路区PCA中形成填充栅极结构PG周围的空间的层间绝缘层162A。绝缘层144L可以由与钝化层160的材料相同的材料形成，但不限于此。
参照图9E，可以在外围电路区PCA中的钝化层160和层间绝缘层162A上形成上绝缘覆盖层162B。随后，可以在单元阵列区MCA中的绝缘层144L上形成上覆盖层146L。参照图9F，可以在外围电路区PCA上形成掩模图案M10。而且，下覆盖图案142B、绝缘层图案144和上覆盖图案146可以依次堆叠在上导电层136上，并且可以通过图案化单元阵列区MCA中的上覆盖层146L、绝缘层144L和下覆盖层142而形成。这里，下覆盖图案142B、绝缘层图案144和上覆盖图案146可以被称为绝缘覆盖结构140。
参照图9G，可以通过蚀刻上导电层136、中间导电层134和下导电层132来形成包括下导电图案132B、中间导电图案134B和上导电图案136B的多条位线BL。在该蚀刻期间，覆盖图案142B、绝缘层图案144和上覆盖图案146用作单元阵列区MCA中的蚀刻掩模。
在形成多条位线BL的工艺中，可以去除直接接触DC的侧壁的一部分，并且可以暴露直接接触孔DCH的一部分。
参照图9H，可以在直接接触DC的侧壁上形成场钝化层FPL。场钝化层FPL可以包括非化学计量SiOx(0.04≤x≤0.4)。场钝化层FPL可以形成为具有约
Figure BDA0003293304920000141
或更小的厚度。在实施方式中，场钝化层FPL可以通过外延工艺选择性地形成在直接接触DC的侧壁上。外延工艺可以包括化学气相沉积(CVD)工艺(诸如气相外延(VPE)或超高真空化学气相沉积(UHV-CVD))、分子束外延工艺或其组合。在外延工艺中，液态或气态前体可以用作用于形成场钝化层FPL的前体。
在实施方式中，可以通过在第一时间段内将硅源供应到直接接触DC的暴露的侧壁上来形成硅单层，随后可以切断硅源的供应，随后在第二时间段内供应氧源以引起硅和氧的混合，从而形成场钝化层FPL。例如，硅源的供应时间与氧源的供应时间之比可以变化以形成具有期望氧含量的非化学计量SiOx材料层。
在实施方式中，可以通过在第一时间段内将硅源供应到直接接触DC的暴露的侧壁上来形成硅单层，随后可以切断硅源的供应，随后可以在第二时间段内供应氧源，以及可以通过调节工艺温度来调节场钝化层FPL的厚度方向上的氧含量。
在实施方式中，可以通过在第一时间段内将硅源供应到直接接触DC的暴露的侧壁上来形成硅单层，随后可以切断硅源的供应，随后可以通过在第二时间段内供应氧源来形成氧单层，以及可以在第三时间段内再次供应硅源来形成硅单层。例如，硅源的供应时间与氧源的供应时间之比可以变化以形成具有期望氧含量的非化学计量SiOx材料层。此外，根据一些实施方式，供应硅源的次数可以不同于供应氧源的次数。
在实施方式中，可以在形成场钝化层FPL的外延工艺中原位掺入第一杂质。另外，还可以对场钝化层FPL执行激光退火。第一杂质可以包括P、As、Bi或Sb。有利地，可以基于第一杂质的浓度来调节场钝化层FPL的带隙能量。
在其他实施方式中，当下导电图案132B包括多晶硅时，可以在外延工艺中在下导电图案132B的暴露的侧壁上形成场钝化层FPL。场钝化层FPL的设置在下导电图案132B上的部分可以被称为延伸部分FPLE。场钝化层FPL可以形成为具有相对小的厚度，直接接触孔DCH可以保留而不被填充。
在另外的实施方式中，场钝化层FPL可以通过外延工艺选择性地形成在直接接触DC的暴露的侧壁上。因此，场钝化层FPL可以不形成在上导电图案134B的侧壁和绝缘覆盖结构140的侧壁上。此外，场钝化层FPL可以形成在直接接触DC的暴露的侧壁上以具有相对较小的均匀厚度(例如，约
Figure BDA0003293304920000151
或更小)。
参照图9I，可以在多条位线BL中的每条的侧壁和直接接触DC的侧壁上形成间隔物结构150。在实施方式中，可以在多条位线BL中的每条的侧壁和顶表面上共形地形成绝缘层(未示出)。然后，通过对绝缘层执行各向异性蚀刻工艺，间隔物结构150可以保留在多条位线BL中的每条的侧壁上。间隔物结构150可以由硅氮化物形成。
如图9I所示，场钝化层FPL可以选择性地形成在直接接触DC的暴露的侧壁上，并且间隔物结构150可以形成为遍及其总高度具有均匀的厚度，间隔物结构150可以在其覆盖场钝化层FPL的顶表面的部分处包括突起部分150P。然而，突起部分150P的形状不限于图9I所示的形状。
在一些实施方式中，间隔物结构150可以形成为填充到直接接触孔DCH中。在其他实施方式中，间隔物结构150可以形成在直接接触孔DCH的内壁上以具有一定的厚度，并且可以在间隔物结构150上进一步形成填充到直接接触孔DCH中的掩埋绝缘层(未示出)。
参照图9J，多个绝缘围栏(未示出)可以各自在单元阵列区MCA中的多条位线BL中的两条相邻位线BL之间形成。因此，可以在多个绝缘围栏中的两个相邻绝缘围栏之间以及在两条位线BL之间限定接触空间166S。在形成多个绝缘围栏时，可以去除暴露于蚀刻气氛的绝缘覆盖结构140和间隔物结构150中的每个的上部的一部分。因此，可以降低绝缘覆盖结构140和间隔物结构150中的每个的高度。在其他实施方式中，在形成多个绝缘围栏之后，可以进一步执行回蚀刻工艺以降低绝缘覆盖结构140和间隔物结构150中的每个的高度。随后，通过去除缓冲层122和衬底110(其每个通过多个接触空间166S暴露)中的每个的一部分，暴露衬底110的第一有源区AC1的多个凹陷空间RS可以各自在多条位线BL中的两条相邻位线BL之间形成。
参照图9K，多个导电插塞166可以各自在单元阵列区MCA中的多条位线BL中的两条相邻位线BL之间形成，多个导电插塞166分别填充到多个凹陷空间RS中并且各自填充到多条位线BL中的两条相邻位线BL之间的对应的接触空间166S的一部分中。然而，因为场钝化层FPL选择性地形成在直接接触DC的暴露的侧壁上并且间隔物结构150在其覆盖场钝化层FPL的顶表面的部分处包括突起部分150P，所以如图9K所示，多个导电插塞166中的每个的上部的宽度可以大于其中心部分的宽度。随后，在外围电路区PCA中，可以通过去除掩模图案M10来暴露上绝缘覆盖层162B的顶表面。接下来，可以通过蚀刻上绝缘覆盖层162B、层间绝缘层162A和钝化层160来形成暴露衬底110的第二有源区AC2的多个接触孔CPH。
然后可以在通过单元阵列区MCA中的多个接触空间166S暴露的导电插塞166上形成金属硅化物层168B，并且可以在通过外围电路区PCA中的多个接触孔CPH暴露的第二有源区AC2的表面上形成金属硅化物层168A。金属硅化物层168A和168B可以同时形成，或者可以使用分开的工艺形成。
参照图9L，可以在单元阵列区MCA和外围电路区PCA中的衬底110上形成导电阻挡层172和导电层174(均覆盖暴露的表面)。参照图9M，通过图案化单元阵列区MCA和外围电路区PCA中的导电阻挡层172和导电层174，可以在单元阵列区MCA中形成包括导电阻挡层172B和着落垫导电层174B的多个着落垫LP；而且，可以在外围电路区PCA中形成多个接触插塞CP(其包括导电阻挡层172A和着落垫导电层174A)。
如通过平面图所见，如图1所示，多个着落垫LP可以具有对应于多个岛图案的形状。多个着落垫LP可以形成为与多条位线BL的在金属硅化物层168B之上的部分垂直重叠。因为多个着落垫LP形成为岛图案形状，所以可以形成围绕多个着落垫LP的绝缘空间176S，此时，可以在绝缘空间176S的内壁处暴露上覆盖图案146。
随后，绝缘图案176可以由绝缘材料形成在单元阵列区MCA中的绝缘空间176S的内壁上。绝缘图案176可以通过旋涂工艺、CVD工艺、可流动CVD工艺等形成。
随后，可以在单元阵列区MCA中的多个着落垫LP上形成电容器下电极(未示出)。集成电路器件100可以通过上述制造方法完全形成。
根据该制造方法，可以在对位线BL执行的图案化工艺之后通过外延工艺在直接接触DC的暴露的侧壁DCS上形成增强的场钝化层FPL，其有利地包括非化学计量SiOx(0.04≤x≤0.4)。场钝化层FPL可以具有基于硅单层和氧单层的混合来调节的氧含量，因此可以使其带隙能量被类似地调节。
在通过上述制造方法制造的集成电路器件100中，因为场钝化层FPL形成在直接接触DC和间隔物结构150之间，所以可以防止在直接接触DC中形成不期望的耗尽，并且可以提高直接接触DC的导电性。因此，集成电路器件100可以具有增强的操作特性。
在以上参照图9I描述的工艺中，可以通过以下来形成牺牲间隔物结构(未示出)：在位线BL的侧壁上形成第一间隔物层152，在第一间隔物层152上依次形成牺牲层(未示出)和第二间隔物层156，以及对第一间隔物层152、牺牲层和第二间隔物层156执行各向异性刻蚀工艺。随后，通过执行去除牺牲间隔物结构的上部的一部分的回蚀刻工艺，可以降低牺牲间隔物结构的高度，并且第三间隔物层158可以进一步形成在绝缘覆盖结构140的上侧壁和第二间隔物层156上以具有一定的厚度。
随后，在以上参照图9M描述的工艺中，在形成着落垫LP之后，可以通过湿蚀刻工艺去除在绝缘空间176S处暴露的牺牲间隔物层。可以在从中去除了牺牲间隔物层的空间中形成气隙154，因此可以形成间隔物结构150A。在这种情况下，可以形成以上参照图5和图6描述的集成电路器件100A。
虽然已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请要求2020年10月8日提交的第10-2020-0130442号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用合并于此。

Claims (20)

1.一种集成电路器件，包括：
衬底，在其中具有有源区；
在所述衬底上的位线；
直接接触，在所述有源区和所述位线之间延伸并将所述位线电连接到所述有源区的一部分；
间隔物结构，在所述位线的侧壁上以及在所述直接接触的侧壁上延伸；以及
场钝化层，在所述直接接触的所述侧壁与所述间隔物结构之间延伸。
2.根据权利要求1所述的集成电路器件，其中所述间隔物结构和所述场钝化层包括不同的材料；以及其中所述场钝化层直接接触所述直接接触的所述侧壁。
3.根据权利要求2所述的集成电路器件，其中所述直接接触包括多晶硅。
4.根据权利要求2所述的集成电路器件，其中所述场钝化层包括非化学计量硅氧化物SiOx，其中0.04≤x≤0.4。
5.根据权利要求4所述的器件，其中所述场钝化层具有
Figure FDA0003293304910000011
或更小的厚度。
6.根据权利要求1所述的集成电路器件，其中所述位线包括下导电图案和在所述下导电图案上的上导电图案；其中所述间隔物结构在所述上导电图案的侧壁上延伸；以及其中所述场钝化层不在所述上导电图案的所述侧壁与所述间隔物结构之间延伸。
7.根据权利要求1所述的集成电路器件，其中所述场钝化层包括具有在从1.28eV至1.7eV的范围内的带隙能量的材料。
8.根据权利要求7所述的集成电路器件，其中所述场钝化层在其中以在从1×1016cm-3至1×1021cm-3的范围内的浓度具有杂质。
9.根据权利要求8所述的集成电路器件，其中所述杂质选自由磷(P)、砷(As)、铋(Bi)和锑(Sb)构成的组。
10.根据权利要求9所述的集成电路器件，其中所述场钝化层接触所述有源区。
11.一种集成电路器件，包括：
衬底，包括有源区；
位线，在所述衬底上在平行于所述衬底的顶表面的第一方向上延伸，并包括下导电图案和上导电图案；
直接接触，设置在所述衬底的所述有源区与所述位线之间；
间隔物结构，设置在所述位线的两个侧壁上以覆盖所述直接接触的两个侧壁；以及
场钝化层，设置在所述直接接触的所述两个侧壁与所述间隔物结构之间。
12.根据权利要求11所述的集成电路器件，其中所述场钝化层接触所述直接接触的整个侧壁。
13.根据权利要求11所述的集成电路器件，其中所述直接接触包括多晶硅；以及其中所述场钝化层包括半绝缘材料。
14.根据权利要求11所述的集成电路器件，其中所述场钝化层包括硅氧化物SiOx，其中0.04≤x≤0.4。
15.根据权利要求11所述的集成电路器件，其中所述场钝化层在垂直于所述第一方向且平行于所述衬底的所述顶表面的第二方向上具有第一厚度，所述第一厚度为
Figure FDA0003293304910000021
或更小。
16.根据权利要求11所述的集成电路器件，其中所述直接接触的顶表面与所述下导电图案的顶表面共面；以及其中所述场钝化层沿着所述下导电图案的两个侧壁延伸。
17.根据权利要求16所述的集成电路器件，其中所述场钝化层覆盖所述下导电图案的所述两个侧壁的全部；以及其中所述下导电图案不直接接触所述间隔物结构。
18.根据权利要求11所述的集成电路器件，其中所述场钝化层不设置在所述上导电图案和所述间隔物结构之间。
19.根据权利要求11所述的集成电路器件，其中所述场钝化层具有1.28eV至1.7eV的带隙能量。
20.根据权利要求11所述的集成电路器件，其中所述场钝化层包括第一杂质；以及其中所述第一杂质的浓度在从1×1016cm-3至1×1021cm-3的范围内。
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