CN106783608B - 一种终端结构及其制作方法和功率半导体器件 - Google Patents
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Abstract
本发明公开了一种终端结构及其制作方法和功率半导体器件，首先在基材表面淀积一层多晶硅层，而后分阶段淀积含氧量呈增大趋势的多层过渡掺氧半绝缘多晶硅层，最后稳定通入目标流量的一氧化二氮，以淀积一层目标含氧量的目标掺氧半绝缘多晶硅层。由于多晶硅层、过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层顺延基材的界面生长，且由于过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层的含氧量是渐变的，进而降低了界面突变产生的陷阱，减少了界面处电荷的积累，进而减小漏电电流，保证了功率半导体器件的性能高。
Description
技术领域
本发明涉及功率半导体器件，更为具体的说，涉及一种终端结构及其制作方法和功率半导体器件。
背景技术
功率半导体器件耐压由体内击穿电压与表面击穿电压决定。由于PN结在表面的曲率影响，使表面的最大电场大于体内的最大电场，故而，器件的耐压常常由表面击穿电压来决定。而且，当碰撞电离发生于表面时，电离过程产生的热载流子易进入二氧化硅，在那里形成固定电荷，改变电场分布，导致器件性能不稳定和可靠性下降。半导体表面的理想单晶晶格在表面被终止时会受到破坏，出现大量缺陷。为此对于有一定耐压要求的器件，需要材料参数、结构参数等要选择在给定电压下不发生体击穿，使表面电场减小，表面击穿电压符合要求。
在现有的IGBT(Insulated Gate Bipolar Transistor，绝缘栅双基型晶体管)器件中，通常采用掺氧半绝缘多晶硅(SIPOS)和氮化硅覆盖在表面作为终端结构，并结合场限环来改善表面电场分布，提示器件表面击穿电压。SIPOS薄膜呈半绝缘性和电中性，有以下优点：(1)SIPOS膜呈电中性，本身无固定电荷，不会影响硅衬底表面的载流子重新分布，可同时钝化N型与P型衬底。(2)SIPOS电阻介于多晶硅和SiO2之间，具体值由其氧含量决定，故载流子可在其内部运动，注入的热电子不能长时间存在于SIPOS膜中，故无载流子储存效应。但是，在现有制作工艺中，在硅界面上生长掺氧半绝缘多晶硅层时，由于界面处的变化，会出现大量的陷阱，而陷阱则会捕获电荷，从而形成电荷积累，增大漏电流。
发明内容
有鉴于此，本发明提供了一种终端结构及其制作方法和功率半导体器件，首先在基材表面淀积一层多晶硅层，而后分阶段淀积含氧量呈增大趋势的多层过渡掺氧半绝缘多晶硅层，最后稳定通入目标流量的一氧化二氮，以淀积一层目标含氧量的目标掺氧半绝缘多晶硅层。由于多晶硅层、过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层顺延基材的界面生长，且由于过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层的含氧量是渐变的，进而降低了界面突变产生的陷阱，减少了界面处电荷的积累，进而减小漏电电流，保证了功率半导体器件的性能高。
为实现上述目的，本发明提供的技术方案如下：
一种终端结构的制作方法，所述终端结构应用于功率半导体器件，包括：
放置基材至反应室；
在所述反应室中通入预设流量的硅烷，以在所述基材的一表面淀积多晶硅层；
保持通入所述预设流量的硅烷，且在所述反应室中依次通入第一流量至第N流量的一氧化二氮，以在所述多晶硅层背离所述基材一侧对应依次淀积含氧量呈增大趋势的第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层，其中，第i流量大于第i-1流量，i为大于1且不大于N的正整数，且N为不小于2的整数；
保持通入所述预设流量的硅烷，且通入目标流量的一氧化二氮，以在所述第N过渡掺氧半绝缘多晶硅层背离所述基材一侧淀积目标掺氧半绝缘多晶硅层，其中，所述目标流量大于所述第N流量，且所述目标掺氧半绝缘多晶硅层的含氧量大于所述第N过渡掺氧半绝缘多晶硅层的含氧量。
可选的，所述第i流量与所述第i-1流量的差值，与所述目标流量和所述第N流量的差值相同。
可选的，通入所述第i流量的一氧化二氮与通入所述第i-1流量的一氧化二氮的时间相同。
可选的，在淀积完毕所述目标掺氧半绝缘多晶硅层后，还包括：
在所述目标掺氧半绝缘多晶硅层背离所述基材一侧淀积钝化膜层。
可选的，所述钝化膜层为氮化硅层、氮氧化硅层或PI胶层。
可选的，所述多晶硅层的厚度范围为10埃-500埃，包括端点值。
可选的，所述第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层厚度之和的范围为大于0埃且不大于500埃。
可选的，所述目标掺氧半绝缘多晶硅层的厚度范围为3000埃-8000埃，包括端点值。
相应的，本发明还提供了一种终端结构，所述终端结构应用于功率半导体器件，包括：
基材；
淀积于所述基材一表面的多晶硅层；
依次淀积于所述多晶硅层背离所述基材一侧的第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层，其中，所述第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层的含氧量呈增大趋势，N为不小于2的整数；
以及，淀积于所述第N过渡掺氧半绝缘多晶硅层背离所述基材一侧的目标掺氧半绝缘多晶硅层，其中，所述目标掺氧半绝缘多晶硅层的含氧量大于所述第N过渡掺氧半绝缘多晶硅层的含氧量。
可选的，还包括：淀积于所述目标掺氧半绝缘多晶硅层背离所述基材一侧的钝化膜层。
可选的，所述钝化膜层为氮化硅层、氮氧化硅层或PI胶层。
可选的，所述多晶硅层的厚度范围为10埃-500埃，包括端点值。
可选的，所述第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层厚度之和的范围为大于0埃且不大于500埃。
可选的，所述目标掺氧半绝缘多晶硅层的厚度范围为3000埃-8000埃，包括端点值。
相应的，本发明还提供了一种功率半导体器件，所述功率半导体器件包括上述的终端结构。
可选的，所述功率半导体器件为IGBT。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种终端结构及其制作方法和功率半导体器件，所述终端结构应用于功率半导体器件，包括：放置基材至反应室；在所述反应室中通入预设流量的硅烷，以在所述基材的一表面淀积多晶硅层；保持通入所述预设流量的硅烷，且在所述反应室中依次通入第一流量至第N流量的一氧化二氮，以在所述多晶硅层背离所述基材一侧对应依次淀积含氧量呈增大趋势的第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层，其中，第i流量大于第i-1流量，i为大于1且不大于N的正整数，且N为不小于2的整数；保持通入所述预设流量的硅烷，且通入目标流量的一氧化二氮，以在所述第N过渡掺氧半绝缘多晶硅层背离所述基材一侧淀积目标掺氧半绝缘多晶硅层，其中，所述目标流量大于所述第N流量，且所述目标掺氧半绝缘多晶硅层的含氧量大于所述第N过渡掺氧半绝缘多晶硅层的含氧量。
由上述内容可知，本发明提供的技术方案，首先在基材表面淀积一层多晶硅层，而后分阶段淀积含氧量呈增大趋势的多层过渡掺氧半绝缘多晶硅层，最后稳定通入目标流量的一氧化二氮，以淀积一层目标含氧量的目标掺氧半绝缘多晶硅层。由于多晶硅层、过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层顺延基材的界面生长，且由于过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层的含氧量是渐变的，进而降低了界面突变产生的陷阱，减少了界面处电荷的积累，进而减小漏电电流，保证了功率半导体器件的性能高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种终端结构的制作方法的流程图；
图2为本申请实施例提供的另一种终端结构的制作方法的流程图；
图3为本申请实施例提供的一种终端结构的结构示意图；
图4为本申请实施例提供的另一种终端结构的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，在现有制作工艺中，在硅界面上生长掺氧半绝缘多晶硅层时，由于界面处的变化，会出现大量的陷阱，而陷阱则会捕获电荷，从而形成电荷积累，增大漏电流。
基于此，本申请实施例提供了一种终端结构及其制作方法和功率半导体器件，首先在基材表面淀积一层多晶硅层，而后分阶段淀积含氧量呈增大趋势的多层过渡掺氧半绝缘多晶硅层，最后稳定通入目标流量的一氧化二氮，以淀积一层目标含氧量的目标掺氧半绝缘多晶硅层。由于多晶硅层、过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层顺延基材的界面生长，且由于过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层的含氧量是渐变的，进而降低了界面突变产生的陷阱，减少了界面处电荷的积累，进而减小漏电电流，保证了功率半导体器件的性能高。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图4所示，对本申请实施例提供的技术方案进行详细的描述。
参考图1所示，为本申请实施例提供的一种终端结构的制作方法的流程图，其中，所述终端结构应用于功率半导体器件，制作方法包括：
S1、放置基材至反应室；
S2、在所述反应室中通入预设流量的硅烷，以在所述基材的一表面淀积多晶硅层；
S3、保持通入所述预设流量的硅烷，且在所述反应室中依次通入第一流量至第N流量的一氧化二氮，以在所述多晶硅层背离所述基材一侧对应依次淀积含氧量呈增大趋势的第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层，其中，第i流量大于第i-1流量，i为大于1且不大于N的正整数，且N为不小于2的整数；
S4、保持通入所述预设流量的硅烷，且通入目标流量的一氧化二氮，以在所述第N过渡掺氧半绝缘多晶硅层背离所述基材一侧淀积目标掺氧半绝缘多晶硅层，其中，所述目标流量大于所述第N流量，且所述目标掺氧半绝缘多晶硅层的含氧量大于所述第N过渡掺氧半绝缘多晶硅层的含氧量。
由上述内容可知，本申请实施例提供的技术方案，首先在基材表面淀积一层多晶硅层，而后分阶段淀积含氧量呈增大趋势的多层过渡掺氧半绝缘多晶硅层，最后稳定通入目标流量的一氧化二氮，以淀积一层目标含氧量的目标掺氧半绝缘多晶硅层。由于多晶硅层、过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层顺延基材的界面生长，且由于过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层的含氧量是渐变的，进而降低了界面突变产生的陷阱，减少了界面处电荷的积累，进而减小漏电电流，保证了功率半导体器件的性能高。
其中，在本申请一实施例中，目标掺氧半绝缘多晶硅层的含氧量为15-30％，包括端点值，对此本申请不做具体限制。以及，本申请实施例提供的制作方法中，反应室内工艺温度可以为600-650摄氏度，包括端点值。此外，本申请实施例提供的基材，其可以为N型衬底，还可以为P型衬底，对此本申请不做具体限制。
进一步的，为了达到提高制作效果，在本申请一实施例中，在制作过渡掺氧半绝缘多晶硅层和目标掺杂半绝缘多晶硅层时，每次通入的流量可以呈梯度增加，即，所述第i流量与所述第i-1流量的差值，与所述目标流量和所述第N流量的差值相同。
以及，在本申请一实施例中，在制作过渡掺氧半绝缘多晶硅层时，每次通入的时间可以相同，即，通入所述第i流量的一氧化二氮与通入所述第i-1流量的一氧化二氮的时间相同。
参考图2所示，为本申请实施例提供的另一种终端结构的制作方法的流程图，其中，在制作完毕目标掺氧半绝缘多晶硅层后，可以在其上形成一层能够阻挡水汽、阻挡钠离子、抗划伤的钝化膜层，即，在淀积完毕所述目标掺氧半绝缘多晶硅层后，还包括：
S5、在所述目标掺氧半绝缘多晶硅层背离所述基材一侧淀积钝化膜层。
在本申请一实施例中，所述钝化膜层可以为氮化硅层、氮氧化硅层或PI(Polyimide，聚酰亚胺)胶层，此外，在本申请其他实施例中，钝化膜层还可以为其他材质，对此本申请不做具体限制。
在本申请一实施例中，所述多晶硅层的厚度范围为10埃-500埃，包括端点值。其中，多晶硅层具体可以为20埃、50埃、200埃、300埃等，对此需要根据实际应用进行具体设计。
另外，本申请实施例提供的所述第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层厚度之和的范围为大于0埃且不大于500埃。其中，第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层厚度之和具体可以为50埃、100埃、200埃、350埃等，对此需要根据实际应用进行具体设计。
以及，本申请实施例提供的所述目标掺氧半绝缘多晶硅层的厚度范围为3000埃-8000埃，包括端点值。其中，目标掺氧半绝缘多晶硅层的厚度具体可以为4000埃、6000埃、7500埃等，对此需要根据实际应用进行具体设计。
需要说明的是，对于本申请实施例提供的多晶硅层、过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层的厚度范围，上述只是本申请一具体事例，对此本申请不做具体限制，需要根据实际应用进行具体设计。
相应的，参考图3所示，为本申请实施例提供的一种终端结构的结构示意图，其中，所述终端结构应用于功率半导体器件，终端结构包括：
基材100；
淀积于所述基材100一表面的多晶硅层200；
依次淀积于所述多晶硅层200背离所述基材100一侧的第一过渡掺氧半绝缘多晶硅层301至第N过渡掺氧半绝缘多晶硅层30n，其中，所述第一过渡掺氧半绝缘多晶硅层301至第N过渡掺氧半绝缘多晶硅层30n的含氧量呈增大趋势，N为不小于2的整数；
以及，淀积于所述第N过渡掺氧半绝缘多晶硅层30n背离所述基材100一侧的目标掺氧半绝缘多晶硅层400，其中，所述目标掺氧半绝缘多晶硅层400的含氧量大于所述第N过渡掺氧半绝缘多晶硅层30n的含氧量。
其中，本申请实施例提供的基材包括N型衬底，其内掺杂有多个P阱，且相邻P阱间均对应一二氧化硅层SiO2。
进一步的，为了保证功率半导体器件的性能，本申请实施例提供的终端结构，还可以在目标掺氧半绝缘多晶硅层背离基材一侧，形成一能够阻挡水汽、阻挡钠离子、抗划伤的钝化膜层。具体参考图4所示，为本申请实施例提供的另一种终端结构的结构示意图，其中，终端结构还包括：淀积于所述目标掺氧半绝缘多晶硅层400背离所述基材100一侧的钝化膜层500。
在本申请一实施例中，所述钝化膜层为氮化硅层、氮氧化硅层或PI胶层。此外，在本申请其他实施例中，钝化膜层还可以为其他材质，对此本申请不做具体限制。
在本申请一实施例中，所述多晶硅层的厚度范围为10埃-500埃，包括端点值。其中，多晶硅层具体可以为20埃、50埃、200埃、300埃等，对此需要根据实际应用进行具体设计。
另外，本申请实施例提供的所述第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层厚度之和的范围为大于0埃且不大于500埃。其中，第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层厚度之和具体可以为50埃、100埃、200埃、350埃等，对此需要根据实际应用进行具体设计。
以及，本申请实施例提供的所述目标掺氧半绝缘多晶硅层的厚度范围为3000埃-8000埃，包括端点值。其中，目标掺氧半绝缘多晶硅层的厚度具体可以为4000埃、6000埃、7500埃等，对此需要根据实际应用进行具体设计。
需要说明的是，对于本申请实施例提供的多晶硅层、过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层的厚度范围，上述只是本申请一具体事例，对此本申请不做具体限制，需要根据实际应用进行具体设计。
相应的，本申请实施例还提供了一种功率半导体器件，所述功率半导体器件包括上述任意一实施例提供的终端结构。
在本申请一实施例中，所述功率半导体器件可以为IGBT，对此类型本申请不做具体限制。
本申请实施例提供了一种终端结构及其制作方法和功率半导体器件，所述终端结构应用于功率半导体器件，包括：放置基材至反应室；在所述反应室中通入预设流量的硅烷，以在所述基材的一表面淀积多晶硅层；保持通入所述预设流量的硅烷，且在所述反应室中依次通入第一流量至第N流量的一氧化二氮，以在所述多晶硅层背离所述基材一侧对应依次淀积含氧量呈增大趋势的第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层，其中，第i流量大于第i-1流量，i为大于1且不大于N的正整数，且N为不小于2的整数；保持通入所述预设流量的硅烷，且通入目标流量的一氧化二氮，以在所述第N过渡掺氧半绝缘多晶硅层背离所述基材一侧淀积目标掺氧半绝缘多晶硅层，其中，所述目标流量大于所述第N流量，且所述目标掺氧半绝缘多晶硅层的含氧量大于所述第N过渡掺氧半绝缘多晶硅层的含氧量。
由上述内容可知，本申请实施例提供的技术方案，首先在基材表面淀积一层多晶硅层，而后分阶段淀积含氧量呈增大趋势的多层过渡掺氧半绝缘多晶硅层，最后稳定通入目标流量的一氧化二氮，以淀积一层目标含氧量的目标掺氧半绝缘多晶硅层。由于多晶硅层、过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层顺延基材的界面生长，且由于过渡掺氧半绝缘多晶硅层和目标掺氧半绝缘多晶硅层的含氧量是渐变的，进而降低了界面突变产生的陷阱，减少了界面处电荷的积累，进而减小漏电电流，保证了功率半导体器件的性能高。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (16)
1.一种终端结构的制作方法，所述终端结构应用于功率半导体器件，其特征在于，包括：
放置基材至反应室；
在所述反应室中通入预设流量的硅烷，以在所述基材的一表面淀积多晶硅层；
保持通入所述预设流量的硅烷，且在所述反应室中依次通入第一流量至第N流量的一氧化二氮，以在所述多晶硅层背离所述基材一侧对应依次淀积含氧量呈增大趋势的第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层，其中，第i流量大于第i-1流量，i为大于1且不大于N的正整数，且N为不小于2的整数；
保持通入所述预设流量的硅烷，且通入目标流量的一氧化二氮，以在所述第N过渡掺氧半绝缘多晶硅层背离所述基材一侧淀积目标掺氧半绝缘多晶硅层，其中，所述目标流量大于所述第N流量，且所述目标掺氧半绝缘多晶硅层的含氧量大于所述第N过渡掺氧半绝缘多晶硅层的含氧量。
2.根据权利要求1所述的终端结构的制作方法，其特征在于，所述第i流量与所述第i-1流量的差值，与所述目标流量和所述第N流量的差值相同。
3.根据权利要求2所述的终端结构的制作方法，其特征在于，通入所述第i流量的一氧化二氮与通入所述第i-1流量的一氧化二氮的时间相同。
4.根据权利要求1所述的终端结构的制作方法，其特征在于，在淀积完毕所述目标掺氧半绝缘多晶硅层后，还包括：
在所述目标掺氧半绝缘多晶硅层背离所述基材一侧淀积钝化膜层。
5.根据权利要求4所述的终端结构的制作方法，其特征在于，所述钝化膜层为氮化硅层、氮氧化硅层或PI胶层。
6.根据权利要求1所述的终端结构的制作方法，其特征在于，所述多晶硅层的厚度范围为10埃-500埃，包括端点值。
7.根据权利要求1所述的终端结构的制作方法，其特征在于，所述第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层厚度之和的范围为大于0埃且不大于500埃。
8.根据权利要求1所述的终端结构的制作方法，其特征在于，所述目标掺氧半绝缘多晶硅层的厚度范围为3000埃-8000埃，包括端点值。
9.一种终端结构，所述终端结构应用于功率半导体器件，其特征在于，包括：
基材；
淀积于所述基材一表面的多晶硅层；
依次淀积于所述多晶硅层背离所述基材一侧的第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层，其中，所述第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层的含氧量呈增大趋势，N为不小于2的整数；
以及，淀积于所述第N过渡掺氧半绝缘多晶硅层背离所述基材一侧的目标掺氧半绝缘多晶硅层，其中，所述目标掺氧半绝缘多晶硅层的含氧量大于所述第N过渡掺氧半绝缘多晶硅层的含氧量。
10.根据权利要求9所述的终端结构，其特征在于，还包括：淀积于所述目标掺氧半绝缘多晶硅层背离所述基材一侧的钝化膜层。
11.根据权利要求10所述的终端结构，其特征在于，所述钝化膜层为氮化硅层、氮氧化硅层或PI胶层。
12.根据权利要求9所述的终端结构，其特征在于，所述多晶硅层的厚度范围为10埃-500埃，包括端点值。
13.根据权利要求9所述的终端结构，其特征在于，所述第一过渡掺氧半绝缘多晶硅层至第N过渡掺氧半绝缘多晶硅层厚度之和的范围为大于0埃且不大于500埃。
14.根据权利要求9所述的终端结构，其特征在于，所述目标掺氧半绝缘多晶硅层的厚度范围为3000埃-8000埃，包括端点值。
15.一种功率半导体器件，其特征在于，所述功率半导体器件包括权利要求9～14任意一项所述的终端结构。
16.根据权利要求15所述的功率半导体器件，其特征在于，所述功率半导体器件为IGBT。
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Citations (4)
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| US4161744A (en) * | 1977-05-23 | 1979-07-17 | Varo Semiconductor, Inc. | Passivated semiconductor device and method of making same |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161744A (en) * | 1977-05-23 | 1979-07-17 | Varo Semiconductor, Inc. | Passivated semiconductor device and method of making same |
| US5060047A (en) * | 1989-07-21 | 1991-10-22 | Motorola, Inc. | High voltage semiconductor device |
| CN103021801A (zh) * | 2011-09-22 | 2013-04-03 | 北大方正集团有限公司 | 掺氧半绝缘多晶硅膜及其制作方法 |
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