KR20200070164A - 집적회로 장치 및 그 제조 방법 - Google Patents

집적회로 장치 및 그 제조 방법 Download PDF

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Abstract

집적회로 장치는 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 비트 라인; 상기 기판 상에서 상기 복수의 비트 라인 중 인접한 두 개의 비트 라인들 사이에 배치되는 도전성 플러그; 상기 도전성 플러그 상에 배치되는 랜딩 패드; 및 상기 랜딩 패드의 측벽을 둘러싸는 절연 구조물로서, 상기 비트 라인과 상기 도전성 플러그 사이의 절연 공간을 채우며, 로우-k 물질을 포함하는 제1 물질층과, 상기 제1 물질층 상에서 상기 랜딩 패드의 측벽을 둘러싸는 제2 물질층을 포함하는, 상기 절연 구조물을 포함한다.

Description

집적회로 장치 및 그 제조 방법{Integrated Circuit devices and manufacturing methods for the same}
본 발명의 기술적 사상은 집적회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 비트 라인 구조물을 포함하는 집적회로 장치 및 그 제조 방법에 관한 것이다.
집적회로 장치의 다운스케일링에 따라 집적회로 장치를 구현하기 위한 개별미세 회로 패턴의 사이즈는 더욱 감소되고 있다. 또한 집적회로 장치가 고집적화됨에 따라 기생 커패시턴스와 누설 전류가 증가될 수 있고, 증가된 기생 커패시턴스 및 증가된 누설 전류에 의해 집적회로 장치의 동작 성능과 같은 전기적 성능이 저하되는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감소된 기생 커패시턴스 및 감소된 누설 전류를 갖는 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감소된 기생 커패시턴스 및 감소된 누설 전류를 갖는 집적회로 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 비트 라인; 상기 기판 상에서 상기 복수의 비트 라인 중 인접한 두 개의 비트 라인들 사이에 배치되는 도전성 플러그; 상기 도전성 플러그 상에 배치되는 랜딩 패드; 및 상기 랜딩 패드의 측벽을 둘러싸는 절연 구조물로서, 상기 비트 라인과 상기 도전성 플러그 사이의 절연 공간을 채우며, 로우-k 물질을 포함하는 제1 물질층과, 상기 제1 물질층 상에서 상기 랜딩 패드의 측벽을 둘러싸는 제2 물질층을 포함하는, 상기 절연 구조물;을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 비트 라인; 상기 기판 상에서 상기 복수의 비트 라인 중 인접한 두 개의 비트 라인들 사이에 배치되는 도전성 플러그; 상기 도전성 플러그 상에 배치되는 랜딩 패드; 및 상기 랜딩 패드의 측벽을 둘러싸는 절연 구조물로서, 상기 비트 라인과 상기 도전성 플러그 사이와 상기 랜딩 패드의 측벽 상에 배치되고, 로우-k 물질을 포함하는 제1 물질층과, 상기 제1 물질층 상에서 상기 랜딩 패드의 측벽을 둘러싸는 제2 물질층을 포함하는, 상기 절연 구조물을 포함하고, 상기 제1 물질층은 상기 비트 라인의 바닥면과 동일한 레벨에 배치되는 바닥면을과, 상기 랜딩 패드의 상면과 동일한 레벨에 배치되는 상면을 가지며, 상기 로우-k 물질은 4 이하의 유전 상수를 갖는 절연 물질을 포함한다.
본 발명의 기술적 사상에 따르면, 비트 라인 구조물과 도전성 플러그 사이에 로우-k 물질을 포함하는 절연 구조물이 형성될 수 있다. 따라서 비트 라인 구조물 측벽에 상대적으로 높은 유전 상수를 갖는 스페이서가 형성되는 경우에 발생하는 기생 커패시턴스가 감소될 수 있고, 누설 전류가 감소될 수 있다. 집적회로 장치는 우수한 전기적 성능을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 A-A' 및 B-B'선에 따른 단면도이다.
도 3은 도 2의 CX1 부분의 확대도이다.
도 4는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 5는 도 4의 CX2 부분의 확대도이다.
도 6은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 7는 도 5의 CX2 부분의 확대도이다.
도 8은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 9a 내지 도 9m은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 A-A' 및 B-B'선에 따른 단면도이고, 도 3은 도 2의 CX1 부분의 확대도이다.
도 1 내지 도 3을 참조하면, 집적회로 장치(100)는 셀 어레이 영역(MCA)과 주변 회로 영역(PCA)을 포함하는 기판(110)을 포함할 수 있다. 기판(110)에는 소자 분리용 트렌치(112T)가 형성되고, 소자 분리용 트렌치(112T) 내에는 소자 분리막(112)이 형성될 수 있다. 소자 분리막(112)에 의해 셀 어레이 영역(MCA)에서는 기판(110)에 복수의 제1 활성 영역(AC1)이 정의되고, 주변 회로 영역(PCA)에서는 기판(110)에 제2 활성 영역(AC2)이 정의될 수 있다.
복수의 제1 활성 영역(AC1)은 각각 X 방향 및 Y 방향에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 워드 라인(WL)이 복수의 제1 활성 영역(AC1)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 제1 활성 영역(AC1)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 X 방향 및 Y 방향을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 제1 활성 영역(AC1)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 소자 분리막(112)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(MCA)에서, 기판(110)에는 제1 방향(X 방향)으로 연장되는 복수의 워드 라인 트렌치(도시 생략)가 형성되어 있고, 복수의 워드 라인 트렌치 내에는 복수의 게이트 유전막(도시 생략), 복수의 워드 라인(도시 생략), 및 복수의 캡핑 절연막(도시 생략)이 형성되어 있다. 복수의 워드 라인은 도 1에 예시한 복수의 워드 라인(WL)에 대응할 수 있다. 복수의 게이트 유전막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film)을 포함할 수 있다. 복수의 워드 라인은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합을 포함할 수 있다. 복수의 캡핑 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(MCA)에서 기판(110) 상에 버퍼막(122)이 형성될 수 있다. 버퍼막(122)은 제1 절연막(122A) 및 제2 절연막(122B)을 포함할 수 있다. 제1 절연막(122A) 및 제2 절연막(122B)은 각각 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 기판(110) 상의 복수의 다이렉트 콘택 홀(DCH) 내에 복수의 다이렉트 콘택(DC)이 형성될 수 있다. 복수의 다이렉트 콘택(DC)은 복수의 제1 활성 영역(AC1)에 연결될 수 있다. 복수의 다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다.
기판(110) 및 복수의 다이렉트 콘택(DC) 위에 복수의 비트 라인(BL)이 제2 방향(Y 방향)을 따라 길게 연장될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 제1 활성 영역(AC1)에 연결될 수 있다. 복수의 비트 라인(BL)은 각각 기판(110) 상에 차례로 적층된 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)을 포함할 수 있다. 하부 도전 패턴(132B)은 도핑된 폴리실리콘을 포함할 수 있다. 중간 도전 패턴(134B) 및 상부 도전 패턴(136B)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 중간 도전 패턴(134B)은 TiN, TiSiN, 또는 이들의 조합으로 이루어지고, 상부 도전 패턴(136B)은 W을 포함할 수 있다.
복수의 비트 라인(BL)은 각각 절연 캡핑 구조물로 덮일 수 있다. 상기 절연 캡핑 구조물은 하부 캡핑 패턴(142B), 절연층 패턴(144), 상부 캡핑 패턴(146), 및 절연 라이너(148)를 포함할 수 있다. 하부 캡핑 패턴(142B), 절연층 패턴(144), 상부 캡핑 패턴(146), 및 절연 라이너(148)는 각각 실리콘 질화막을 포함할 수 있다. 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)는 복수의 비트 라인(BL) 상에 순차적으로 적층될 수 있고, 절연 라이너(148)는 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)의 Y 방향으로 연장되는 2개의 측벽들 중 하나의 측벽 상에 배치될 수 있다.
다이렉트 콘택(DC)은 기판(110)에 형성된 다이렉트 콘택 홀(DCH) 내에 형성되며, 기판(110)의 상면 레벨(LV0)보다 높은 레벨까지 연장될 수 있다. 다이렉트 콘택(DC)의 하측은 절연 라이너(148R)와 다이렉트 콘택 스페이서(154)에 의해 둘러싸일 수 있고, 다이렉트 콘택(DC)의 상측은 후술할 절연 구조물(170)에 의해 둘러싸일 수 있다.
복수의 비트 라인(BL) 각각의 사이에는 복수의 도전성 플러그(156) 및 복수의 절연 펜스(도시 생략)가 Y 방향을 따라 일렬로 배치될 수 있다. 복수의 도전성 플러그(156)는 기판(110)에 형성된 리세스 공간(RS)으로부터 수직 방향(Z 방향)을 따라 길게 연장될 수 있다. 복수의 절연 펜스는 상기 복수의 워드 라인 트렌치 상측에 배치된 상기 캡핑 절연막 상에 배치되고, 복수의 도전성 플러그(156) 각각의 사이에 하나씩 배치될 수 있다. Y 방향에서 복수의 도전성 플러그(156) 각각의 양 측벽은 복수의 절연 펜스에 의해 상호 절연될 수 있다. 복수의 절연 펜스는 실리콘 질화막을 포함할 수 있다. 복수의 도전성 플러그(156)는 도 1에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
복수의 도전성 플러그(156) 위에는 복수의 금속 실리사이드막(158B) 및 복수의 랜딩 패드(LP)가 형성될 수 있다. 금속 실리사이드막(158B) 및 랜딩 패드(LP)는 도전성 플러그(156)와 수직으로 오버랩되도록 배치될 수 있다. 금속 실리사이드막(158B)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다. 복수의 랜딩 패드(LP)는 각각 금속 실리사이드막(158B)을 통해 도전성 플러그(156)에 연결될 수 있다.
복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 상부 캡핑 패턴(146)의 상면의 적어도 일부를 덮을 수 있다. 복수의 랜딩 패드(LP)는 각각 도전성 배리어막(162B) 및 랜딩 패드 도전층(164B)을 포함할 수 있다. 도전성 배리어막(162B)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 랜딩 패드 도전층(164B)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 랜딩 패드 도전층(164B)은 W을 포함할 수 있다. 복수의 랜딩 패드(LP)는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다.
복수의 랜딩 패드(LP)는 복수의 랜딩 패드(LP) 주위의 절연 공간(170S)을 채우는 절연 구조물(170)에 의해 상호 전기적으로 절연될 수 있다. 절연 구조물(170)은 제1 물질층(172)과 제2 물질층(174)을 포함할 수 있다. 제1 물질층(172)은 비트 라인(BL)의 양 측벽과 랜딩 패드(LP)의 측벽을 둘러쌀 수 있고, 제2 물질층(174)은 제1 물질층(172) 상에서 랜딩 패드(LP)를 둘러쌀 수 있다.
제1 물질층(172)은 비트 라인(BL)과 도전성 플러그(156) 사이에 배치되는 절연 공간(170S)의 하측을 완전히 채우며, 비트 라인(BL)의 양 측벽, 예를 들어 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)의 양 측벽들을 커버할 수 있다. 제1 물질층(172)이 랜딩 패드(LP)의 측벽을 둘러싸며 랜딩 패드(LP)의 측벽 상에서 상대적으로 균일한 두께로 형성되고, 제2 물질층(174)은 랜딩 패드(LP)와 접촉하지 않으며 절연 공간(170S)의 상측을 채울 수 있다.
일부 실시예들에서, 제1 물질층(172)은 로우-k 물질을 포함할 수 있고, 상기 로우-k 물질은 4 이하의 유전 상수를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제1 물질층(172)은 SiO2, SiOCH, SiOC를 포함할 수 있다. 제1 물질층(172)은 스핀 코팅, 화학 기상 증착(CVD) 공정, flowable CVD 공정 등에 의해 절연 공간(170S)을 채움에 의해 형성될 수 있는 절연 물질을 포함할 수 있다. 제2 물질층(174)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 3에 예시적으로 도시된 것과 같이, 비트 라인(BL)은 Y 방향으로 연장되는 제1 측벽(BLS1)과 제2 측벽(BLS2)을 포함할 수 있고, 제1 물질층(172)은 비트 라인(BL)의 제1 측벽(BLS1) 상에 배치되는 제1 부분(172P1)과, 비트 라인(BL)의 제2 측벽(BLS2) 상에 배치되는 제2 부분(172P2)을 포함할 수 있다. 제1 부분(172P1)은 랜딩 패드(LP)와 수직 오버랩될 수 있고, 제1 부분(172P1)의 상면이 절연 라이너(148)의 바닥면과 접촉할 수 있다. 제2 부분(172P2)은 비트 라인(BL)의 측벽 상에서 수직 방향으로 연장되어 랜딩 패드(LP)의 상부 측벽을 둘러싸도록 배치될 수 있다.
도 3에 예시적으로 도시된 것과 같이, 제1 물질층(172)은 비트 라인(BL)의 바닥면에 대응되는 제1 수직 레벨(LV1)과 동일한 레벨에 배치되는 바닥면을 가지며, 랜딩 패드(LP)의 상면에 대응되는 제2 수직 레벨(LV2)과 동일한 레벨에 배치되는 상면을 가질 수 있다. 예시적인 실시예들에서, 제2 물질층(174)의 바닥면은 비트 라인(BL)의 상면보다 높은 레벨에 배치될 수 있고, 이에 따라 비트 라인(BL)과 이에 인접한 도전성 플러그(156) 사이에 제2 물질층(174)이 개재되지 않을 수 있다.
주변 회로 영역(PCA)에서 제2 활성 영역(AC2) 상에 게이트 구조물(PG)이 형성될 수 있다. 게이트 구조물(PG)은 제2 활성 영역(AC2) 상에 차례로 적층된 게이트 유전막(124), 게이트 전극(130), 및 게이트 캡핑 패턴(142A)을 포함할 수 있다. 게이트 유전막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 중에서 선택되는 적어도 하나로 이루어질 수 있다. 게이트 전극(130)은 하부 도전 패턴(132A), 중간 도전 패턴(134A), 및 상부 도전 패턴(136A)을 포함할 수 있다. 하부 도전 패턴(132A), 중간 도전 패턴(134A), 및 상부 도전 패턴(136A) 각각의 구성 물질은 각각 셀 어레이 영역(MCA)에 있는 비트 라인(BL)에 포함된 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)의 구성 물질과 동일할 수 있다. 게이트 캡핑 패턴(136A)은 실리콘 질화막을 포함할 수 있다.
게이트 구조물(PG)의 양 측벽은 절연 스페이서(138)로 덮일 수 있다. 절연 스페이서(138)는 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 게이트 구조물(PG) 및 절연 스페이서(138)는 보호막(150)으로 덮일 수 있다. 보호막(150)은 실리콘 질화막을 포함할 수 있다. 보호막(150) 위에서 게이트 구조물(PG) 주위에 층간 절연막(152A)이 형성될 수 있다. 층간 절연막(152A)은 TOSZ(Tonen SilaZene)을 포함할 수 있으나, 이에 한정되지 않는다. 게이트 구조물(PG), 보호막(150), 및 층간 절연막(152A)은 상부 절연 캡핑층(152B)으로 덮일 수 있다. 상부 절연 캡핑층(152B)은 실리콘 질화막을 포함할 수 있다.
주변 회로 영역(PCA)에는 상부 절연 캡핑층(152B), 층간 절연막(152A), 및 보호막(150)을 수직 방향으로 관통하여 기판(110)의 제2 활성 영역(AC2)까지 연장되는 콘택 플러그(CP)가 형성될 수 있다. 콘택 플러그(CP)는 셀 어레이 영역(MCA)에 형성된 복수의 랜딩 패드(LP)와 동일하게, 도전성 배리어막(162A) 및 랜딩 패드 도전층(164A)을 포함할 수 있다. 제2 활성 영역(AC2)과 콘택 플러그(CP)과의 사이에는 금속 실리사이드막(158A)이 개재될 수 있다. 금속 실리사이드막(158A)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다.
일반적으로 비트 라인(BL)의 양 측벽 상에는 실리콘 질화물을 사용하여 스페이서층을 형성하거나, 실리콘 질화물로 구성된 스페이서층이 에어 공간을 둘러싸는 에어 스페이서 구조물을 형성한다. 비트 라인(BL)의 폭이 감소하더라도 이에 대응하여 에어 스페이서 구조물에 포함되는 스페이서층의 두께를 감소시키기 어려우며, 상대적으로 높은 유전 상수를 갖는 실리콘 질화물로 구성된 스페이서층에 의해 비트 라인(BL)과 이에 인접한 도전성 플러그(156) 사이에 원치 않는 기생 커패시턴스의 증가가 발생하여 집적회로 장치의 전기적 성능이 저하되는 문제가 있다.
그러나 전술한 예시적인 실시예들에 따르면, 비트 라인(BL)과 도전성 플러그(156) 사이에 상대적으로 낮은 유전 상수를 갖는 로우-k 물질의 단일층으로 구성된 제1 물질층(172)이 형성될 수 있고, 이에 따라 비트 라인(BL)과 도전성 플러그(156) 사이의 기생 커패시턴스가 감소될 수 있다. 따라서 집적회로 장치(100)는 우수한 전기적 성능을 가질 수 있다.
도 4는 예시적인 실시예들에 따른 집적회로 장치(100A)를 나타내는 단면도이고, 도 5는 도 4의 CX2 부분의 확대도이다. 도 4 및 도 5에서, 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 4 및 도 5를 참조하면, 절연 구조물(170A)은 제1 물질층(172A)과 제2 물질층(174A)을 포함하고, 제1 물질층(172A)은 약 1.0의 유전 상수를 갖는 에어(air)로 구성되는 에어 공간을 포함할 수 있다. 여기에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 포함하는 공간을 의미할 수 있다. 상기 에어 공간은 비트 라인(BL) 측벽 상에 배치되는 절연 라이너(148)의 일부분, 스페이서(140A)(도 9i 참조), 및 희생 스페이서(140B)(도 9i 참조)가 제거됨에 의해 형성되는 공간일 수 있다.
제1 물질층(172A)은 비트 라인(BL)과 도전성 플러그(156) 사이에 배치되는 절연 공간(170S)의 하측을 채울 수 있고, 예를 들어, 비트 라인(BL)의 제1 측벽(BLS1)은 제1 물질층(172A)의 제1 부분(172PA1)과 접촉하고, 비트 라인(BL)의 제2 측벽(BLS2)은 제1 물질층(172A)의 제2 부분(172PA2)과 접촉할 수 있다. 예를 들어, 제1 물질층(172A)이 에어 공간을 포함함에 따라, 비트 라인(BL)의 측벽(BLS1, BLS2)과 도전성 플러그(156)의 측벽이 상기 에어 공간과 접촉할 수 있다. 여기에서, 비트 라인(BL)의 측벽(BLS1, BLS2)이 에어 공간과 접촉한다는 것은 비트 라인(BL)의 측벽(BLS1, BLS2)과 에어 공간 사이에 개재되는 층이 없이 비트 라인(BL)의 측벽(BLS1, BLS2)이 에어 공간에 노출되는 것을 의미할 수 있다.
제2 물질층(174A)은 제1 물질층(172A) 상에서 랜딩 패드(LP)의 측벽을 둘러쌀 수 있다. 제2 물질층(174A)은 실리콘 질화막 또는 실리콘 산질화물을 포함할 수 있다. 제2 물질층(174A)은 랜딩 패드(LP)의 측벽, 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)의 측벽과 접촉하며 절연 공간(170S)의 상측을 매립할 수 있고, 절연 공간(170S)의 하측에 제2 물질층(174A) 아래에 제1 물질층(172A)이 위치할 수 있다.
전술한 예시적인 실시예들에 따르면, 비트 라인(BL)과 도전성 플러그(156) 사이에, 예를 들어 절연 공간(170S)의 하측에 실리콘 질화물을 포함하는 스페이서층의 형성 없이 에어 공간만이 배치되므로, 이에 따라 비트 라인(BL)과 도전성 플러그(156) 사이의 기생 커패시턴스가 감소될 수 있다. 따라서 집적회로 장치(100A)는 우수한 전기적 성능을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 집적회로 장치(100B)를 나타내는 단면도이고, 도 7는 도 6의 CX3 부분의 확대도이다. 도 6 및 도 7에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 6 및 도 7을 참조하면, 절연 구조물(170B)은 제1 물질층(172B)과 제2 물질층(174B)을 포함하고, 제1 물질층(172B)은 로우-k 물질을 포함할 수 있고, 상기 로우-k 물질은 4 이하의 유전 상수를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제1 물질층(172B)은 SiO2, SiOCH, SiOC를 포함할 수 있다. 제1 물질층(172B)은 비트 라인(BL)의 측벽(BLS1, BLS2)과 도전성 플러그(156)의 측벽 상에, 그리고 랜딩 패드(LP)의 측벽 상에 콘포말하게 형성될 수 있고, 제1 물질층(172B)은 절연 공간(170S)의 하측에 배치되는 심(172S)을 포함할 수 있다. 심(172S)은 에어로 구성되는 공간을 가리킬 수 있으며, 제1 물질층(172B)을 형성하는 공정에서 비트 라인(BL)의 측벽(BLS1, BLS2)과 도전성 플러그(156)의 측벽 상에 콘포말하게 제1 물질층(172B)이 형성되는 동안 비트 라인(BL)과 도전성 플러그(156) 사이의 일부 영역이 채워지지 않음에 따라 심(172S)이 형성될 수 있다.
전술한 예시적인 실시예들에 따르면, 비트 라인(BL)과 도전성 플러그(156) 사이에, 예를 들어 절연 공간(170S)의 하측에 실리콘 질화물을 포함하는 스페이서층의 형성 없이 로우-k 물질을 포함하는 제1 물질층(172B)이 형성되고, 제1 물질층(172B)은 내부에 에어로 구성되는 심(172S)을 포함하므로, 비트 라인(BL)과 도전성 플러그(156) 사이의 기생 커패시턴스가 감소될 수 있다. 따라서 집적회로 장치(100B)는 우수한 전기적 성능을 가질 수 있다.
도 8은 예시적인 실시예들에 따른 집적회로 장치(100C)를 나타내는 단면도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 8을 참조하면, 버퍼막(122)은 제1 절연막(122A1) 및 제2 절연막(122B1)을 포함할 수 있다. 제2 절연막(122B1)은 T 형상의 수직 단면을 가질 수 있고, 제1 절연막(122A1)은 제2 절연막(122B1)과 기판(110) 사이에 개재될 수 있다. 제2 절연막(122B1)이 T 형상의 수직 단면을 가짐에 따라 제2 절연막(122B1) 상에 배치되는 비트 라인(BL)과 제2 절연막(122B1) 아래에 배치되는 리세스 영역(RS) 사이의 이격 거리, 또는 비트 라인(BL)과 도전성 플러그(156)의 바닥부 사이의 이격 거리가 증가될 수 있고, 리세스 영역(RS) 형성을 위한 식각 공정에서 비트 라인(BL)이 노출되는 불량이 방지될 수 있다.
도 9a 내지 도 9m은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9m을 참조하여 도 1 내지 도 3에 예시한 집적회로 장치(100)의 제조 방법을 설명한다.
도 9a를 참조하면, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)을 가지는 기판(110)에 복수의 소자 분리용 트렌치(T1)와 복수의 소자 분리막(112)을 형성하여, 기판(110)의 셀 어레이 영역(MCA)에 복수의 제1 활성 영역(AC1)을 정의하고, 주변 회로 영역(PCA)에 제2 활성 영역(AC2)을 정의한다.
셀 어레이 영역(MCA)에서 기판(110)에 상호 평행하게 연장되는 복수의 워드 라인 트렌치(도시 생략)를 형성할 수 있다. 복수의 워드 라인 트렌치가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치 내에 복수의 게이트 유전막(도시 생략), 복수의 워드 라인(도시 생략), 및 복수의 캡핑 절연막(도시 생략)을 차례로 형성할 수 있다. 복수의 제1 활성 영역(AC1)에서 복수의 워드 라인의 양측 부분들에 불순물 이온을 주입하여 복수의 제1 활성 영역(AC1)의 상부에 복수의 소스/드레인 영역을 형성할 수 있다.
이후, 셀 어레이 영역(MCA)에서 기판(110) 상에 제1 절연막(122A) 및 제2 절연막(122B)을 포함하는 버퍼막(122)을 형성하고, 주변 회로 영역(PCA)에서 기판(110) 상에 게이트 유전막(124)을 형성할 수 있다.
이후, 셀 어레이 영역(MCA)의 버퍼막(122) 및 주변 회로 영역(PCA)의 게이트 유전막(124) 상에 하부 도전층(132)을 형성할 수 있다.
도 9b를 참조하면, 하부 도전층(132) 상에 제1 마스크 패턴(도시 생략)을 형성한 후, 셀 어레이 영역(MCA)에서 제1 마스크 패턴의 개구(도시 생략)를 통해 노출되는 하부 도전층(132)을 식각하고 그 결과 노출되는 기판(110)의 일부 및 소자 분리막(112)의 일부를 식각하여 기판(110)의 제1 활성 영역(AC1)을 노출시키는 다이렉트 콘택 홀(DCH)을 형성할 수 있다.
이후, 제1 마스크 패턴을 제거하고, 다이렉트 콘택 홀(DCH) 내에 다이렉트 콘택(DC)을 형성한다. 다이렉트 콘택(DC)을 형성하기 위한 예시적인 공정에서, 다이렉트 콘택 홀(DCH)의 내부 및 하부 도전층(132)의 상부에 다이렉트 콘택 홀(DCH)을 채우기에 충분한 두께의 도전층을 형성하고, 상기 도전층이 다이렉트 콘택 홀(DCH) 내에만 남도록 상기 도전층을 에치백할 수 있다. 상기 도전층은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다.
이후, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에서 하부 도전층(132) 및 다이렉트 콘택(DC)의 상부에 중간 도전층(134), 상부 도전층(136), 및 하부 캡핑층(142)을 순차적으로 형성할 수 있다. 중간 도전층(134) 및 상부 도전층(136)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 하부 캡핑층(142)은 실리콘 질화막을 포함할 수 있다.
도 9c를 참조하면, 셀 어레이 영역(MCA)을 마스크 패턴(도시 생략)으로 덮은 상태에서 주변 회로 영역(PCA)에서 게이트 유전막(124), 하부 도전층(132), 중간 도전층(134), 상부 도전층(136), 및 하부 캡핑층(142)을 패터닝하여, 게이트 유전막(124) 상에 하부 도전 패턴(132A), 중간 도전 패턴(134A), 및 상부 도전 패턴(136A)으로 이루어지는 게이트 전극(130)과, 게이트 전극(130)을 덮는 게이트 캡핑 패턴(136A)을 형성한다. 그 후, 게이트 유전막(124), 게이트 전극(140), 및 게이트 캡핑 패턴(136A)의 적층 구조로 이루어지는 게이트 구조물(PG)의 양 측벽에 절연 스페이서(138)를 형성하고, 게이트 구조물(PG)의 양측에서 제2 활성 영역(AC2)에 소스/드레인 영역을 형성하기 위한 이온 주입 공정을 수행한다.
그 후, 셀 어레이 영역(MCA)을 덮었던 마스크 패턴을 제거하여 셀 어레이 영역(MCA)에서 하부 캡핑층(142)을 노출시키고, 셀 어레이 영역(MCA)에서 하부 캡핑층(142) 상에 절연층(144L)을 형성하고, 주변 회로 영역(PCA)에서 게이트 구조물(PG) 및 절연 스페이서(138)를 커버하는 보호막(150)을 형성할 수 있다. 이후, 주변 회로 영역(PCA)에서 게이트 구조물(PG) 주위의 공간을 채우는 층간 절연막(152A)을 형성한다. 절연층(144L)은 보호막(150)과 동일한 물질을 사용하여 동시에 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 9d를 참조하면, 주변 회로 영역(PCA)에서 보호막(150) 및 층간 절연막(152A) 상에 상부 절연 캡핑층(152B)을 형성한다. 이후 셀 어레이 영역(MCA)에서 절연층(144L) 상에 상부 캡핑층(도시 생략)을 형성한다.
이후 셀 어레이 영역(MCA)에서 상기 상부 캡핑층, 절연층(144L), 하부 캡핑층(142)을 패터닝하여, 상부 도전층(136) 위에 차례로 적층된 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)을 형성한다.
이후, 셀 어레이 영역(MCA)에서 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)을 식각 마스크로 이용하여 상부 도전층(136), 중간 도전층(134), 및 하부 도전층(132)을 식각하여, 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)으로 이루어지는 복수의 비트 라인(BL)을 형성한다.
복수의 비트 라인(BL)의 형성 공정에서, 다이렉트 콘택(DC)의 측벽 일부분이 제거되고 다이렉트 콘택 홀(DCH)의 일부분이 노출될 수 있다. 이후 복수의 비트 라인(BL) 측벽 및 상면 상에 콘포말하게 절연 라이너(148)를 형성한다. 절연 라이너(148)를 형성하는 공정에서, 다이렉트 콘택 홀(DCH) 내벽 상에도 절연 라이너(148R)가 콘포말하게 형성될 수 있다. 이후 다이렉트 콘택 홀(DCH) 내벽을 채우는 절연층을 형성하고, 상기 절연층을 이방성 식각하여 다이렉트 콘택 홀(DCH) 내부를 채우는 다이렉트 콘택 스페이서(154)를 형성할 수 있다.
이후 비트 라인(BL)의 측벽 상에 절연 라이너(148)를 커버하는 제1 스페이서막을 형성하고, 상기 제1 스페이서막에 이방성 식각을 수행하여 비트 라인(BL)의 측벽 상에 희생 스페이서(140B)를 남길 수 있다. 이후, 희생 스페이서(140B)의 측벽을 덮는 스페이서(140A)를 형성할 수 있다. 희생 스페이서(140B)는 절연 라이너(148) 및 스페이서(140A)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 희생 스페이서(140B)는 실리콘 산화막을 포함할 수 있고, 스페이서(140A)는 실리콘 질화막을 포함할 수 있다.
도 9e를 참조하면, 셀 어레이 영역(MCA)에서 복수의 비트 라인(BL) 각각의 사이에 복수의 절연 펜스(도시 생략)를 형성할 수 있다. 이에 의해 복수의 절연 펜스 중 인접한 두개의 절연 펜스 사이와, 두 개의 비트 라인(BL) 사이에 콘택 공간(156S)이 정의될 수 있다.
복수의 절연 펜스를 형성하는 동안 식각 분위기에 노출된 희생 스페이서(140B)와 스페이서(140A)의 상측 일부분이 함께 제거되어 희생 스페이서(140B)와 스페이서(140A)의 높이가 감소될 수 있다. 다른 실시예들에서, 복수의 절연 펜스를 형성한 이후에, 희생 스페이서(140B)와 스페이서(140A)의 높이를 감소시키기 위한 에치백 공정이 더 수행될 수도 있다.
도 9f를 참조하면, 복수의 콘택 공간(156S)을 통해 노출되는 버퍼막(122) 및 기판(110) 일부분을 제거하여, 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 제1 활성 영역(AC1)을 노출시키는 복수의 리세스 공간(RS)을 형성한다.
도 9g를 참조하면, 셀 어레이 영역(MCA)에서 복수의 비트 라인(BL) 각각의 사이에서 복수의 리세스 공간(RS)을 채우면서 복수의 비트 라인(BL) 각각의 사이의 콘택 공간(156S)의 일부분을 채우는 복수의 도전성 플러그(156)를 형성한다.
이후, 주변 회로 영역(PCA)에서 상부 절연 캡핑층(152B), 층간 절연막(152A), 및 보호막(150)을 식각하여, 기판(110)의 제2 활성 영역(AC2)을 노출시키는 복수의 콘택 홀(CPH)을 형성한다.
도 9h를 참조하면, 셀 어레이 영역(MCA)에서 복수의 콘택 공간(156S)을 통해 노출되는 도전성 플러그(156) 위에 금속 실리사이드막(158B)을 형성하고, 주변 회로 영역(PCA)에서 복수의 콘택 홀(CPH)을 통해 노출되는 제2 활성 영역(AC2)의 표면에 금속 실리사이드막(158A)를 형성할 수 있다. 금속 실리사이드막(158A, 158B)은 동시에 형성될 수도 있고, 별도의 공정으로 형성될 수도 있다.
이후, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에서 기판(110) 상에 노출된 표면을 덮는 도전성 배리어막(162) 및 도전층(164)을 형성할 수 있다.
도 9i를 참조하면, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에서 도전층(164) 및 도전성 배리어막(162)을 패터닝하여, 셀 어레이 영역(MCA)에는 도전성 배리어막(162B) 및 랜딩 패드 도전층(164B)으로 구성되는 복수의 랜딩 패드(LP)를 형성하고, 주변 회로 영역(PCA)에는 도전성 배리어막(162A) 및 랜딩 패드 도전층(164A)으로 구성되는 복수의 콘택 플러그(CP)를 형성한다. 복수의 랜딩 패드(LP)는 도 1에 예시한 바와 같이 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다. 복수의 랜딩 패드(LP)는 금속 실리사이드막(158B) 위에서 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 형성될 수 있다.
복수의 랜딩 패드(LP)가 아일랜드형 패턴 형상으로 형성됨에 따라, 복수의 랜딩 패드(LP)를 둘러싸는 절연 공간(170S)이 형성될 수 있고, 이 때 절연 공간(170S)의 내벽에 상부 캡핑 패턴(146)이 노출되고, 절연 공간(170S)의 바닥부에 희생 스페이서(140B)의 상면이 노출될 수 있다.
도 9j를 참조하면, 절연 공간(170S)의 바닥부에 노출된 희생 스페이서(140B)를 제거할 수 있다. 예를 들어, 희생 스페이서(140B)의 제거 공정은 등방성 식각 공정일 수 있으나 이에 한정되는 것은 아니다. 희생 스페이서(140B)의 제거 공정을 수행함에 따라 절연 공간(170S)은 비트 라인(BL)과 도전성 플러그(156) 사이까지 수직 방향으로 하향 연장될 수 있다.
도 9k를 참조하면, 절연 공간(170S)의 바닥부에 노출된 스페이서(140A)와 절연 라이너(148)를 제거할 수 있다. 예를 들어, 스페이서(140A)와 절연 라이너(148)의 제거 공정은 등방성 식각 공정일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 등방성 식각 공정은 인산(HPO3)을 포함하는 식각 에천트를 사용한 습식 식각 공정일 수 있다.
스페이서(140A)와 절연 라이너(148)의 제거 공정을 수행함에 따라 절연 공간(170S)의 측벽에 비트 라인(BL)과 도전성 플러그(156)이 노출될 수 있다. 한편, 비트 라인(BL)의 제1 측벽(BLS1)(도 3 참조) 상에 배치되고 도전성 배리어막(162B)에 의해 커버된 절연 라이너(148)의 일부분은 상기 등방성 식각 공정에서 제거되지 않고 잔류할 수 있다. 또한 다이렉트 콘택 홀(DCH) 내에 배치되고 다이렉트 콘택 스페이서(154)에 의해 커버되는 절연 라이너(148)의 일부분 역시 상기 등방성 식각 공정에서 제거되지 않고 잔류할 수 있다.
도 9l을 참조하면, 셀 어레이 영역(MCA)에서 절연 공간(170S)의 내벽 상에 제1 물질층(172)을 형성할 수 있다. 제1 물질층(172)은 로우-k 물질을 사용하여 스핀 코팅, 화학 기상 증착(CVD) 공정, flowable CVD 공정 등에 의해 형성될 수 있다. 예를 들어, 제1 물질층(172)은 SiO2, SiOCH, SiOC를 포함할 수 있다.
제1 물질층(172)은 절연 공간(170S)의 하측에서, 비트 라인(BL)과 이에 인접한 도전성 플러그(156) 사이, 비트 라인(BL)과 이에 인접한 절연 펜스(도시 생략) 사이의 공간을 완전히 채울 수 있고, 절연 공간(170S)의 상측에서 랜딩 패드(LP)의 측벽 상에 상대적으로 균일한 두께로 형성될 수 있다. 비트 라인(BL)보다 높은 레벨에 배치되는 절연 공간(170S)의 상측 일부분은 제1 물질층(172)에 의해 완전히 채워지지 않고 잔류할 수 있다.
도 9m을 참조하면, 제1 물질층(172) 상에서 절연 공간(170S)의 상측을 채우는 제2 물질층(174)을 형성할 수 있다.
이후, 셀 어레이 영역(MCA)에서 복수의 랜딩 패드(LP) 위에 커패시터 하부 전극(도시 생략)을 형성할 수 있다.
전술한 제조 방법에 따라 집적회로 장치(100)가 완성된다. 예시적인 제조 방법에 따르면, 스페이서(140A)와 희생 스페이서(140B)를 완전히 제거한 이후에 비트 라인(BL)과 도전성 플러그(156) 사이의 절연 공간(170S)의 하측에 로우-k 물질을 포함하는 제1 물질층(172)을 형성할 수 있다. 따라서 비트 라인(BL)과 도전성 플러그(156) 사이의 원치 않는 기생 커패시턴스 증가가 감소되거나 방지될 수 있다.
한편, 도 9k를 참조로 설명한 공정을 수행한 이후에, 절연 공간(170S)의 상측에 스텝 커버리지가 우수하지 못한 물질을 사용하여 제2 물질층(174A)을 형성할 수 있다. 제2 물질층(174A)은 절연 공간(170S)의 상측에 상대적으로 큰 두께로 우선적으로 형성되어 절연 공간(170S)의 입구를 막을 수 있다. 이에 의해 비트 라인(BL)과 도전성 플러그(156) 사이의 공간, 즉 절연 공간(170S)의 하측은 제2 물질층(174A)의 형성을 위한 소스 물질들이 공급되지 못하여 절연 공간(170S)의 하측에 에어 공간을 포함하는 제1 물질층(172A)이 형성될 수 있다. 이러한 경우에 도 4 및 도 5를 참조로 설명한 집적회로 장치(100A)가 형성될 수 있다.
한편, 도 9l를 참조로 설명한 공정에서, 로우-k 물질을 사용하여 제1 물질층(172B)을 형성할 때, 비트 라인(BL)과 도전성 플러그(156) 사이의 공간, 즉 절연 공간(170S)의 하측에 콘포말하게 제1 물질층(172B)이 형성되는 동안 비트 라인(BL)과 도전성 플러그(156) 사이의 일부 영역이 채워지지 않을 수 있고, 이에 따라 심(172S)이 형성될 수 있다. 이러한 경우에 도 6 및 도 7을 참조로 설명한 집적회로 장치(100B)가 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 BL: 비트 라인
156: 도전성 플러그 170: 절연 구조물
172: 제1 물질층 174: 제2 물질층

Claims (10)

  1. 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 비트 라인;
    상기 기판 상에서 상기 복수의 비트 라인 중 인접한 두 개의 비트 라인들 사이에 배치되는 도전성 플러그;
    상기 도전성 플러그 상에 배치되는 랜딩 패드; 및
    상기 랜딩 패드의 측벽을 둘러싸는 절연 구조물로서,
    상기 비트 라인과 상기 도전성 플러그 사이의 절연 공간을 채우며, 로우-k 물질을 포함하는 제1 물질층과,
    상기 제1 물질층 상에서 상기 랜딩 패드의 측벽을 둘러싸는 제2 물질층을 포함하는, 상기 절연 구조물을 포함하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 제1 물질층은 상기 랜딩 패드의 상면과 동일한 레벨에 배치되는 상면을 가지고,
    상기 제1 물질층은 상기 비트 라인의 바닥면과 동일한 레벨에 배치되는 바닥면을 갖는 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서,
    상기 제1 물질층은 상기 비트 라인의 측벽 및 상기 도전성 플러그의 측벽과 접촉하고,
    상기 제1 물질층은 상기 랜딩 패드의 측벽과 접촉하며,
    상기 제2 물질층은 상기 랜딩 패드와 접촉하지 않는 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 비트 라인과 상기 기판 사이에 배치되는 다이렉트 콘택; 및
    상기 다이렉트 콘택의 측벽 하측을 둘러싸는 콘택 스페이서를 더 포함하고,
    상기 제1 물질층이 상기 다이렉트 콘택의 측벽 상측을 둘러싸는 것을 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 로우-k 물질은 4 이하의 유전 상수를 갖는 절연 물질을 포함하고,
    상기 제1 물질층은 상기 비트 라인과 상기 도전성 플러그 사이에 배치되는 상기 절연 공간의 하측을 완전히 채우는 것을 특징으로 하는 집적회로 장치.
  6. 제1항에 있어서,
    상기 제1 물질층은 에어 공간을 포함하고,
    상기 에어 공간은 상기 비트 라인과 상기 도전성 플러그 사이에 배치되는 상기 절연 공간의 하측 내에 배치되는 것을 특징으로 하는 집적회로 장치.
  7. 제6항에 있어서,
    상기 비트 라인의 상기 측벽과 상기 도전성 플러그의 상기 측벽이 상기 에어 공간과 접촉하는 것을 특징으로 하는 집적회로 장치.
  8. 제6항에 있어서,
    상기 제2 물질층은 상기 에어 공간 상에서 상기 절연 공간의 상측을 채우고,
    상기 제2 물질층은 상기 랜딩 패드의 측벽과 접촉하는 것을 특징으로 하는 집적회로 장치.
  9. 제1항에 있어서,
    상기 제1 물질층은 상기 비트 라인과 상기 도전성 플러그 사이에 배치되는 상기 절연 공간의 하측의 내벽 상에 콘포말하게 배치되고,
    상기 제1 물질층은 심(seam)을 포함하고, 상기 심이 상기 절연 공간의 상기 하측에 배치되는 것을 특징으로 하는 집적회로 장치.
  10. 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 비트 라인;
    상기 기판 상에서 상기 복수의 비트 라인 중 인접한 두 개의 비트 라인들 사이에 배치되는 도전성 플러그;
    상기 도전성 플러그 상에 배치되는 랜딩 패드; 및
    상기 랜딩 패드의 측벽을 둘러싸는 절연 구조물로서,
    상기 비트 라인과 상기 도전성 플러그 사이와 상기 랜딩 패드의 측벽 상에 배치되고, 로우-k 물질을 포함하는 제1 물질층과,
    상기 제1 물질층 상에서 상기 랜딩 패드의 측벽을 둘러싸는 제2 물질층을 포함하는, 상기 절연 구조물을 포함하고,
    상기 제1 물질층은 상기 비트 라인의 바닥면과 동일한 레벨에 배치되는 바닥면을과, 상기 랜딩 패드의 상면과 동일한 레벨에 배치되는 상면을 가지며,
    상기 로우-k 물질은 4 이하의 유전 상수를 갖는 절연 물질을 포함하는 것을 특징으로 하는 집적회로 장치.
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