CN107819032B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。在有效区域(ACR)中，在沟槽(TRC)内配置有栅电极(GEL)。与栅电极(GEL)隔开距离地在沟槽(TRC)内配置有发射极电极(EEL)。在有效区域(ACR)形成有源极扩散层(SDR)和基极扩散层(BDR)。基极扩散层(BDR)的基极底部以发射极电极(EEL)侧的基极底部的部分位于比栅电极(GEL)侧的基极底部的部分深的位置的形态倾斜。接触部(CCN)的接触底部以与发射极电极(EEL)接触的接触底部的部分位于比与基极扩散层(BDR)接触的接触底部的部分深的位置的形态倾斜。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，例如，能够适用于具备沟槽栅IGBT的半导体器件。
背景技术
作为功率半导体器件，有具备沟槽栅IGBT(Insulated Gate BipolarTransistor)作为开关元件的功率半导体器件。在沟槽栅IGBT中，为了降低导通电压，寻求提高IE(Injection Enhancement：注入增强)效应。作为实现IE效应的专利文献之一，有专利文献1(特开2013－140885号公报)。将这种沟槽栅IGBT记为IE型沟槽栅IGBT。
在IE型沟槽栅IGBT中，将有效(active)区域和无效(inactive)区域交互配置。在有效区域形成有沟槽，在该沟槽内形成有栅电极。在IE型沟槽栅IGBT中，阻止从集电极侧注入的空穴通过无效区域而漏到发射极侧，由此使有效区域和集电极侧之间的空穴的浓度变高。当空穴的浓度变高时，促进来自发射极(源极)侧的电子注入，电子的浓度也变高。像这样，通过使载流子的浓度变高(IE效应)，引起电导率调制，可能使导通电压降低。
发明内容
在具备IE型沟槽栅IGBT的半导体器件中，为了降低导通电压，寻求提高IE效应，而进行了各种提案。
一实施方式的半导体器件是具备沟槽栅双极晶体管的半导体器件，其具备半导体衬底、第一区域及第二区域、栅电极、发射极电极、源极区域、基极区域、浮置区域、接触部。第一区域及第二区域以彼此相邻的方式规定于半导体衬底上。栅电极隔着第一绝缘膜形成于从位于第一区域的半导体衬底的第一表面到达第一深度的第一沟槽内。发射极电极以隔着位于第一区域的半导体衬底的区域的形态与栅电极隔开距离，隔着第二绝缘膜形成于从第一表面到达第一深度的第二沟槽内。源极区域形成于从位于栅电极和发射极电极之间的第一区域的半导体衬底第一表面到比第一深度浅的第二深度内。基极区域形成于从位于栅电极和发射极电极之间的第一区域的半导体衬底的第二深度到比第二深度深且比第一深度浅的位置。浮置区域形成于从位于第二区域的半导体衬底的第一表面到比第一深度深的位置。接触部与发射极电极、源极区域及基极区域电连接。接触部以跨过发射极电极和基极区域的形态形成。接触部的接触底部以与发射极电极接触的接触底部的第一部分位于比与基极区域接触的接触底部第二部分深的位置的形态倾斜。
另一实施方式的半导体器件是具备沟槽栅双极晶体管的半导体器件，其具备半导体衬底、第一区域及第二区域、栅电极、源极区域、基极区域、包含发射极电极的载流子穿过阻止部、接触部。第一区域及第二区域以彼此相邻的方式规定于半导体衬底上。栅电极隔着第一绝缘膜形成于从位于第一区域的半导体衬底的第一表面到达第一深度的第一沟槽内。源极区域形成于从位于栅电极和第二区域之间的半导体衬底的第一表面到比第一深度浅的第二深度。基极区域形成于从位于栅电极和第二区域之间的半导体衬底的第二深度到比第二深度深的位置的范围内。包含发射极电极的载流子穿过阻止部以隔着位于第一区域的半导体衬底的区域的形态与栅电极隔开距离，形成于位于第二区域的半导体衬底的区域，阻止载流子流动。接触部与发射极电极、源极区域及基极区域电连接。接触部的底部与发射极电极接触。接触部的接触侧部与源极区域及基极区域接触。
又一实施方式的半导体器件的制造方法是具备沟槽栅双极晶体管的半导体器件的制造方法，具备以下工序。在具有第一表面的第一导电型的半导体衬底上规定彼此相邻的第一区域和第二区域。隔着第一绝缘膜在从位于第一区域的从半导体衬底的第一表面到达第一深度的第一沟槽内形成栅电极，并且与第一沟槽隔开距离且隔着第二绝缘膜在从半导体衬底的第一表面到达第一深度的第二沟槽内形成发射极电极。通过向位于第二区域的半导体衬底导入第二导电型的杂质来形成浮置区域。在从位于栅电极和发射极电极之间的第一区域的半导体衬底的第一表面到第二深度形成第一导电型的源极区域。在从位于栅电极和发射极电极之间的第一区域的半导体衬底的第二深度到比第二深度深且比第一深度浅的位置形成第二导电型的基极区域。以覆盖第一区域及第二区域的方式形成接触层间绝缘膜。通过对接触层间绝缘膜进行蚀刻处理，以跨过发射极电极和源极区域的形态形成露出发射极电极及源极区域的开口部。以形成有开口部的接触层间绝缘膜作为蚀刻掩模，对发射极电极、源极区域及基极区域进行蚀刻处理，由此形成接触开口部。将接触开口部内的残渣除去。在接触开口部内形成与发射极电极、基极区域及源极区域电连接的接触部。
根据一实施方式的半导体器件，能够提高IE效应。
根据另一实施方式的半导体器件，能够提高IE效应。
根据又一实施方式的半导体器件的制造方法，能够制造能够提高IE效应的半导体器件。
其它课题和新的特征将根据本说明书的记载及附图变得明确。
附图说明
图1是表示各实施方式的半导体器件的平面构造的俯视图。
图2是实施方式1的半导体器件的局部俯视图。
图3是同实施方式中，图2所示的剖面线III－III的剖视图。
图4是同实施方式中，图2所示的剖面线IV－IV的剖视图。
图5是表示同实施方式中，半导体器件的制造方法的一工序的剖视图。
图6是表示同实施方式中，图5所示的工序之后进行的工序的剖视图。
图7是表示同实施方式中，图6所示的工序之后进行的工序的剖视图。
图8是表示同实施方式中，图7所示的工序之后进行的工序的剖视图。
图9是表示同实施方式中，图8所示的工序之后进行的工序的剖视图。
图10是表示同实施方式中，图9所示的工序之后进行的工序的剖视图。
图11是表示同实施方式中，图10所示的工序之后进行的工序的剖视图。
图12是表示同实施方式中，图11所示的工序之后进行的工序的剖视图。
图13是表示同实施方式中，图12所示的工序之后进行的工序的剖视图。
图14是表示同实施方式中，图13所示的工序之后进行的工序的剖视图。
图15是表示同实施方式中，图14所示的工序之后进行的工序的剖视图。
图16是表示同实施方式中，图15所示的工序之后进行的工序的剖视图。
图17是表示同实施方式中，图16所示的工序之后进行的工序的剖视图。
图18是比较例的半导体器件的局部剖视图。
图19是实施方式2的半导体器件的局部俯视图。
图20是同实施方式中，图19所示的剖面线XX－XX的剖视图。
图21是表示同实施方式中，半导体器件的制造方法的一工序的剖视图。
图22是表示同实施方式中，图21所示的工序之后进行的工序的剖视图。
图23是表示同实施方式中，图22所示的工序之后进行的工序的剖视图。
图24是表示同实施方式中，图23所示的工序之后进行的工序的剖视图。
图25是表示同实施方式中，图24所示的工序之后进行的工序的剖视图。
图26是表示同实施方式中，图25所示的工序之后进行的工序的剖视图。
图27是实施方式3的半导体器件的局部俯视图。
图28是同实施方式中，图27所示的剖面线XXVIII－XXVIII的剖视图。
图29是表示同实施方式中，半导体器件的制造方法的一工序的剖视图。
图30是表示同实施方式中，图29所示的工序之后进行的工序的剖视图。
图31是表示同实施方式中，图30所示的工序之后进行的工序的剖视图。
图32是表示同实施方式中，图31所示的工序之后进行的工序的剖视图。
图33是表示同实施方式中，图32所示的工序之后进行的工序的剖视图。
图34是表示同实施方式中，图33所示的工序之后进行的工序的剖视图。
图35是表示同实施方式中，图34所示的工序之后进行的工序的剖视图。
具体实施方式
首先，对E型沟槽栅IGBT整体的构造进行说明。如图1所示，以包围形成有IE型沟槽栅IGBT的单元区域CER的周围的方式，彼此隔开间隔形成有环状的多个场板FLP。以包围该场板FLP的方式形成有环状的保护环GUR。
以覆盖单元区域CER的方式形成有金属发射极电极MEE。在金属发射极电极MEE的中央部配置有金属发射极焊盘MEP。在金属发射极焊盘MEP上接合有导线(未图示)。
在单元区域CER和场板FLP之间形成有金属栅极布线MGI。金属栅极布线MGI与金属栅电极MGL电连接。在金属栅电极MGL的中央部配置有栅极焊盘GEP。在栅极焊盘GEP上接合有导线(未图示)。
以下，在各实施方式中，对形成于单元区域CER的IE型沟槽栅IGBT的构造进行具体说明。此外，在各实施方式中，代表性地示出图1所示的单元区域CER的外周部和在其附近的虚线框内所示的区域RR的构造。
实施方式1
对具备实施方式1的IE型沟槽栅IGBT的半导体器件进行说明。
如图2及图3所示，在半导体衬底SUB(单元区域CER)交互规定有有效区域ACR(第一区域)和无效区域IACR(第二区域)。有效区域ACR位于一个无效区域IACR和另一个无效区域IACR之间。在有效区域ACR，以沿Y方向延伸的方式配置有栅电极GEL。栅电极GEL隔着栅极绝缘膜GIF形成于沟槽TRC内。
以与栅电极GEL夹着有效区域ACR(半导体衬底SUB的区域)沿X方向隔开距离且与栅电极GEL相对的方式配置有发射极电极EEL。发射极电极EEL沿Y方向延伸。发射极电极EEL隔着发射极绝缘膜EIF形成于沟槽TRC内。
在位于栅电极GEL和发射极电极EEL之间的有效区域ACR(半导体衬底SUB的区域)内，从半导体衬底SUB的一表面至规定的深度地形成有n+型的源极扩散层SDR。在从该源极扩散层SDR的底部进一步至规定的深度地形成有p型的基极扩散层BDR。基极扩散层BDR的基极底部以发射极电极EEL侧的基极底部的部分位于比栅电极GEL侧的基极底部的部分深的位置的形态倾斜。
从基极扩散层BDR的靠栅电极GEL侧的基极底部的部分至栅电极GEL的下端为止的长度比从基极扩散层BDR的靠发射极电极EEL侧的基极底部的部分至栅电极GEL的下端为止的长度长。在从该基极扩散层BDR的底部进一步至规定的深度地形成有n型的空穴阻挡层HBR。空穴阻挡层HBR形成为到达栅电极GEL的下端部的程度。
在无效区域IACR形成有p型的浮置扩散层FPR。浮置扩散层FPR形成于从半导体衬底SUB的一表面到比发射极电极EEL的下端部更深的位置。
以覆盖栅电极GEL、源极扩散层SDR及发射极电极EEL等的方式形成有接触层间绝缘膜CIL。以贯穿接触层间绝缘膜CIL而与发射极电极EEL、基极扩散层BDR及源极扩散层SDR接触的方式形成有接触部CCN。
接触部CCN作为共用的接触部，以跨过发射极电极EEL和基极扩散层BDR的方式形成。接触部CCN的接触底部以与发射极电极EEL接触的接触底部的部分位于比与基极扩散层BDR接触的接触底部的部分深的位置的形态倾斜。以与该接触部CCN接触的方式形成有金属发射极电极MEE。金属发射极电极MEE例如由铝膜形成。
在从半导体衬底SUB的另一表面至规定的深度地形成有p型的集电极扩散层CDR。在从该集电极扩散层CDR的底进一步至规定的深度地形成有N型缓冲层NBR。以与集电极扩散层CDR相接的方式形成有背面电极BEL(集电极电极)。
接着，对栅电极GEL和金属栅极布线MGI的连接构造进行说明。如图2及图4所示，栅电极GEL延伸至配置有金属栅极布线MGI的区域的正下方。相邻的一栅电极GEL的端部和另一栅电极GEL的端部经由沿X方向延伸的栅电极GEL的部分相连。
在金属栅极布线MGI的正下方形成有栅极布线引出部MGE。栅极布线引出部MGE以与沿X方向延伸的栅电极GEL的部分接触的方式形成。栅极布线引出部MGE经由栅极接触部GEC与金属栅极布线MGI电连接。
像这样，在具备IE型沟槽栅IGBT的半导体器件中，发射极电极EEL和基极扩散层BDR及源极扩散层SDR通过与发射极电极EEL、基极扩散层BDR及源极扩散层SDR接触的共用的接触部CCN而电连接。该接触部CCN的接触底部以与发射极电极EEL接触的接触底部的部分位于比与基极扩散层BDR接触的接触底部的部分更深的位置的形式倾斜。
另外，在基极扩散层BDR，基极扩散层BDR的基极底部以发射极电极EEL侧的基极底部的部分位于比栅电极GEL侧的基极底部的部分更深的位置的形式倾斜。从基极扩散层BDR的靠栅电极GEL侧的基极底部的部分至栅电极GEL的下端的长度比从基极扩散层BDR的靠发射极电极EEL侧的基极底部的部分至栅电极GEL的下端的长度长。
在上述的半导体器件中，在使IE型沟槽栅IGBT导通时，当通过对栅电极GEL施加阈值电压以上的电压，而从源极扩散层SDR经由沟道向半导体衬底SUB的N型区域NSR注入电子时，N型区域NSR和集电极扩散层CDR的PN结成为正向偏压的状态，从集电极扩散层CDR向N型区域NSR注入空穴。通过无效区域IACR阻止所注入的空穴漏到源极扩散层SDR(发射极)侧，在半导体衬底SUB的N型区域NSR和浮置扩散层FPR蓄积空穴，空穴的浓度变高。
当N型区域NSR等的空穴的浓度变高时，促进电子从源极扩散层SDR(发射极)的注入，电子的浓度也变高。像这样，通过使N型区域NSR等的载流子的浓度变高，而引起电导率调制，从而能够降低导通电压。
接着，对具备上述的IE型沟槽栅IGBT的半导体器件的制造方法的一例进行说明。
如图5所示，首先，以覆盖半导体衬底的一表面的方式形成有氧化硅膜SOF1。接着，通过以形成有该氧化硅膜SOF1的状态向无效区域IACR注入p型的杂质，形成成为浮置扩散层的P型区域PR。接着，通过向有效区域ACR注入n型的杂质，形成成为空穴阻挡层的N型区域NR。
接着，形成用于形成沟槽的例如由氧化硅膜等构成的硬掩模(未图示)。接着，以该硬掩模作为蚀刻掩模，对半导体衬底SUB进行蚀刻处理，由此形成沟槽TRC(参照图6)。之后，除去硬掩模，如图6所示，使形成有沟槽TRC的半导体衬底SUB的表面露出。
沟槽TRC的深度例如约为3μm～5μm左右。沟槽TRC的宽度例如约为0.4μm～0.5μm左右。相邻的沟槽TRC间的间隔例如约为0.8μm～0.9μm左右。此外，这些树脂只不过是一例。
接着，通过进行规定的热处理，使P型区域PR的p型的杂质扩散，由此形成浮置扩散层FPR。另外，通过N型区域NR的n型的杂质扩散，形成空穴阻挡层HBR。之后，如图7所示，例如通过进行热氧化处理，在包含沟槽TRC的内壁面的半导体衬底SUB的表面形成成为栅极绝缘膜等的绝缘膜IF。
接着，如图8所示，例如，通过CVD(Chemical Vapor Deposition：化学气相沉积)法，以填充沟槽TRC内的形式覆盖半导体衬底SUB地形成多晶硅膜PSF。
接着，通过对多晶硅膜PSF的整个面进行蚀刻处理，除去位于半导体衬底SUB的上表面上的多晶硅膜PSF的部分。进而，对多晶硅膜PSF进行过蚀刻处理。由此，如图9所示，残留于沟槽TRC内的多晶硅膜PSF的上表面位于比半导体衬底SUB的表面低的位置。
接着，如图10所示，将在半导体衬底SUB的上表面上露出的绝缘膜IF除去。由此，在沟槽TRC内隔着栅极绝缘膜GIF形成栅电极GEL，并且在沟槽TRC内隔着发射极绝缘膜EIF地形成有发射极电极EEL。
接着，如图11所示，以覆盖半导体衬底SUB的方式形成有氧化硅膜SOF2。接着，通过进行规定的照相制版处理，形成用于形成源极扩散层及基极扩散层的光致抗蚀剂图案(未图示)。接着，以该光致抗蚀剂图案为注入掩模，注入p型的杂质。进而，以光致抗蚀剂图案为注入掩模，注入n型的杂质。之后，除去光致抗蚀剂图案。
由此，如图11所示，在从位于有效区域ACR的半导体衬底SUB的表面至规定的深度地形成有源极扩散层SDR。在位于从该源极扩散层SDR的底至更深的位置形成有基极扩散层BDR。在该时间点，基极扩散层BDR的底部位于大致一定的深度。
接着，如图12所示，以覆盖半导体衬底SUB的方式形成有接触层间绝缘膜CIL。接着，通过进行规定的照相制版处理，形成有用于形成接触部(接触开口部)的光致抗蚀剂图案(未图示)。接着，以该光致抗蚀剂图案作为蚀刻掩模，对接触层间绝缘膜CIL进行蚀刻处理，由此形成开口部HOP(参照图13)。
此时，通过过蚀刻，蚀刻了栅极绝缘膜GIF，形成凹部。由于需要最终形成没有局部高低差的接触开口部，所以在该接触层间绝缘膜CIL的蚀刻处理中，需要设定考虑了之后的蚀刻处理的蚀刻量的条件。之后，除去光致抗蚀剂图案。
像这样，如图13所示，作为硬掩模，形成了形成有开口部HOP的接触层间绝缘膜CIL。开口部HOP以跨过源极扩散层SDR和发射极电极EEL的方式形成。接着，如图14所示，以作为硬掩模的接触层间绝缘膜CIL作为蚀刻掩模，对露出的源极扩散层SDR(半导体衬底SUB)及发射极电极EEL(多晶硅膜PSF)等进行蚀刻处理，形成接触开口部COP。
此时，发射极电极EEL(多晶硅膜PSF)的蚀刻速度比源极扩散层SDR(半导体衬底SUB)的蚀刻速度高。因此，在接触开口部COP，发射极电极EEL侧的深度比基极扩散层BDR侧的深度深。
另外，在发射极电极EEL的蚀刻速度和基极扩散层BDR的蚀刻速度的差异的基础上，通过在半导体衬底SUB和发射极电极EEL(多晶硅膜PSF)之间隔设发射极绝缘膜EIF，使发射极绝缘膜EIF的一部分和硅(半导体衬底SUB)的一部分等作为残渣RES而残留。
接着，如图15所示，通过进行干式蚀刻处理，除去该残渣RES。进而，对发射极电极EEL和基极扩散层BDR进行蚀刻处理，形成规定的深度的接触开口部COP。在接触开口部COP，开口底面以接触开口部COP的发射极电极EEL侧的开口底面的部分比基极扩散层BDR侧的开口底面的部分深的形态倾斜。
接着，如图16所示，以形成有接触开口部COP的接触层间绝缘膜CIL作为注入掩模，将p型的杂质注入基极扩散层BDR。此时，通过从接触开口部COP注入p型的杂质，在基极扩散层BDR，发射极电极EEL侧的部分形成至比栅电极GEL侧的部分更深的位置。由此，基极扩散层BDR的基极底部以发射极电极EEL侧的基极底部的部分位于比栅电极GEL侧的基极底部的部分更深的位置的形式倾斜。
接着，如图17所示，以覆盖接触开口部COP的内壁面的方式在接触层间绝缘膜CIL上形成例如钛钨膜等的阻挡金属膜BME。接着，以填充接触开口部COP内的形式覆盖阻挡金属膜BME地形成有例如铝膜。利用填充于接触开口部COP内的阻挡金属膜BME的部分和铝膜的部分形成了接触部CCN。另外，形成与接触部CCN电连接的金属发射极电极MEE。
另一方面，通过向半导体衬底SUB的另一方表面注入n型的杂质，形成N型缓冲层NBR。接着，通过向半导体衬底SUB的另一方表面注入p型的杂质，形成p型的集电极扩散层CDR。之后，形成与集电极扩散层CDR接触的背面电极BEL，完成图2及图3等所示的半导体器件的主要部分。
在具备上述的IE型沟槽栅IGBT的半导体器件中，能够进一步提高IE效应。对于此，与比较例的具备IE型沟槽栅IGBT的半导体器件进行比较来说明。
如图18所示，在比较例的半导体器件中，与发射极电极EEL电连接的接触部CNE、和与源极扩散层SDR及基极扩散层BDR电连接的接触部CNP分别形成。此外，针对除此以外的结构，对于与实施方式1的半导体器件相同的部件标注同一附图标记，除必要的情况之外，不再重复其说明。
通常，在具备IE型沟槽栅IGBT的半导体器件中，为了提高IE效应，如下三点是有效的。即，缩窄栅电极与发射极电极的间隔(台宽度)(方法A)、延长从基极扩散层至沟槽的下端(栅电极的下端)为止的距离(方法B)、加宽无效区域(方法C)。在此，主要从方法A的观点出发，实现IE效应的提高。
比较例的半导体器件中，当缩窄台宽度MW时，接触部CNP会接近栅电极GEL，接触部CNP和栅电极GEL可能电短路。因此，对台宽度MW缩窄是受限的。
相对于比较例的半导体器件，在实施方式1的半导体器件中，作为与发射极电极EEL电连接的接触部、和与源极扩散层SDR及基极扩散层BDR电连接的接触部，而形成有共用的接触部CCN。该接触部CCN以跨过源极扩散层SDR及基极扩散层BDR和发射极电极EEL的方式形成。由此，与比较例的半导体器件相比，能够进一步缩窄台宽度MW(参照图3)。其结果为，能够进一步提高IE效应，能够降低导通电压。
另外，在实施方式的半导体器件中，接触开口部COP以在接触开口部COP的底面露出发射极电极EEL和基极扩散层BDR，且在接触开口部COP的侧面露出基极扩散层BDR和源极扩散层SDR的方式形成。通过从该接触开口部COP向基极扩散层BDR注入p型的杂质，在基极扩散层BDR，发射极电极EEL侧的部分形成至比栅电极GEL侧的部分更深的位置。
由此，能够与接触开口部COP的底部的倾斜相配合地，较浅地形成基极扩散层BDR的靠栅电极GEL侧的深度，能够使从基极扩散层BDR的靠栅电极GEL侧的底部的部分至栅电极GEL的下端的长度LG更长(参照图3，方法B)。其结果为，能够进一步提高IE效应。
另外，在使IE型沟槽栅IGBT关断时，蓄积于N型区域NSR的载流子(空穴)流经基极扩散层BDR的、形成至比靠发射极电极EEL侧更深的位置的部分，能够抑制空穴流经基极扩散层BDR的栅电极GEL侧的部分所引起的寄生晶体管的动作。
实施方式2
作为具备实施方式2的IE型沟槽栅IGBT的半导体器件，对进一步缩窄台宽度的半导体器件进行说明。
如图19及图20所示，在有效区域ACR，以沿Y方向延伸的方式配置有栅电极GEL。栅电极GEL隔着栅极绝缘膜GIF形成于沟槽TRC内。
以与栅电极GEL夹着有效区域ACR(半导体衬底SUB的区域)沿X方向隔开距离且与栅电极GEL相对的方式配置有发射极电极EEL。发射极电极EEL沿Y方向延伸。发射极电极EEL隔着发射极绝缘膜EIF形成于沟槽TRC内。发射极电极EEL的宽度EW形成为比栅电极GEL的宽度GW宽。
共用的接触部CCN在接触部CCN的接触底部与发射极电极EEL接触。另外，在接触部CCN的接触侧部与源极扩散层SDR和基极扩散层BDR接触。发射极电极EEL的上表面位于比栅电极GEL的上表面靠下的位置。此外，除此以外的结构与图1～图3所示的半导体器件的结构相同，因此，对于同一部件标注同一附图标记，除必要的情况之外，不再重复其说明。
接着，对上述的半导体器件的制造方法的一例进行说明。在经过与图5及图6所示的工序相同的工序之后，如图21所示，在半导体衬底SUB上形成规定的深度的沟槽TRC和沟槽TRCW。形成发射极电极的沟槽TRCW的宽度TEW为比形成栅电极的沟槽TRC的宽度TGW更宽的宽度。
接着，如图22所示，以填充沟槽TRC内及沟槽TRCW内的方式，形成多晶硅膜PSF，以覆盖半导体衬底SUB，接着，对多晶硅膜PSF的整个面进行蚀刻处理，将位于半导体衬底SUB的上表面上的多晶硅膜PSF的部分除去。进而，对多晶硅膜PSF进行过蚀刻处理。由此，如图23所示，残留于沟槽TRC的多晶硅膜PSF的上表面的位置位于比半导体衬底SUB的表面低的位置。
另外，此时，填充于宽度宽的沟槽TRCW内的多晶硅膜PSF的蚀刻速率比填充于宽度窄的沟槽TRC内的多晶硅膜PSF的蚀刻速率快。因此，通过1次的蚀刻处理，能够使残留于沟槽TRCW内的多晶硅膜PSF的上表面的位置比残留于沟槽TRC内的多晶硅膜PSF的上表面的位置低。
此外，该情况下，通过形成光致抗蚀剂图案，也可以区分残留于沟槽TRCW内的多晶硅膜PSF和残留于沟槽TRC内的多晶硅膜PSF进行蚀刻处理。
接着，经过与图9～图13所示的工序相同的工序，如图24所示，以贯穿接触层间绝缘膜CIL的方式形成接触开口部COP。在接触开口部COP的底面露出发射极电极EEL，在接触开口部COP的侧面露出源极扩散层SDR和基极扩散层BDR。
接着，如图25所示，以形成有接触开口部COP的接触层间绝缘膜CIL为注入掩模，将p型的杂质注入基极扩散层BDR。此时，通过从接触开口部COP注入p型的杂质，在基极扩散层BDR，靠发射极电极EEL侧的部分形成至比靠栅电极GEL侧的部分深的位置。由此，基极扩散层BDR的基极底部以靠发射极电极EEL侧的基极底部的部分位于比靠栅电极GEL侧的基极底部的部分更深的位置的形态倾斜。
接着，如图26所示，以覆盖接触开口部COP的内壁面的方式在接触层间绝缘膜CIL上形成阻挡金属膜BME。接着，以填充接触开口部COP内的方式形成铝膜，以覆盖阻挡金属膜BME。由填充于接触开口部COP内的阻挡金属膜BME的部分和铝膜的部分形成接触部CCN。另外，形成与接触部CCN电连接的金属发射极电极MEE。
另一方面，在半导体衬底SUB的另一方表面形成N型缓冲层NBR及p型的集电极扩散层CDR。之后，形成与集电极扩散层CDR接触的背面电极BEL，完成图19及图20所示的半导体器件的主要部分。
在上述半导体器件中，发射极电极EEL的宽度比栅电极GEL的宽度宽，接触部CCN的底面整体与发射极电极EEL接触。这相当于使实施方式1的半导体器件的发射极电极EEL更接近栅电极GEL的侧的构造。由此，将发射极电极EEL和栅电极GEL之间的台宽度MW进一步缩小(方法A)。其结果为，能够进一步提高IE效应。
另外，如上所述，能够与接触开口部COP的底部的倾斜相配合地，较浅地形成基极扩散层BDR的栅电极GEL侧的深度，能够使从基极扩散层BDR的靠栅电极GEL侧的底部的部分至栅电极GEL的下端为止的长度LG更长(参照图20，方法B)。其结果为，能够有助于提高IE效应。
另外，通过将发射极电极EEL的宽度形成为比栅电极GEL的宽度宽，能够提高形成接触部CCN的接触开口部COP的尺寸的自由度。由此，能够降低接触开口部COP的纵横比(深度/底的尺寸)，能够改善阻挡金属膜BME的覆盖范围，并且能够可靠地填充成为接触部CCN的铝膜。
实施方式3
作为具备实施方式3的IE型沟槽栅IGBT的半导体器件，对在无效区域形成有发射极电极的半导体器件进行说明。
如图27及图28所示，在有效区域ACR，以沿Y方向延伸的方式配置有栅电极GEL。栅电极GEL隔着栅极绝缘膜GIF形成于沟槽TRC内。
以与栅电极GEL夹着有效区域ACR(半导体衬底SUB的区域)沿X方向隔开距离且与栅电极GEL相对的方式配置有发射极电极EEL。发射极电极EEL形成在无效区域IACR的整个范围内。发射极电极EEL隔着发射极绝缘膜EIF形成于沟槽TRCH内。为了确保耐压，发射极绝缘膜EIF的厚度形成为比栅极绝缘膜GIF的厚度厚。
共用的接触部CCN在接触部CCN的接触底部与发射极电极EEL接触。另外，在接触部CCM的接触侧部与源极扩散层SDR和基极扩散层BDR接触。发射极电极EEL的上表面位于比栅电极GEL的上表面靠下的位置。此外，除此以外的结构与图1～图3所示的半导体器件的结构相同，因此，对于同一部件标注同一附图标记，除必要的情况之外，不再重复其说明。
接着，对上述半导体器件的制造方法的一例进行说明。在经过了与图5及图6所示的工序相同的工序之后，如图29所示，在半导体衬底SUB上形成具有规定的深度的沟槽TRC和沟槽TRCH。形成发射极电极的沟槽TRCH形成在无效区域IACR的整个范围内。
接着，如图30所示，通过进行热氧化处理，在包含沟槽TRC及沟槽TRCH各自的内壁面的半导体衬底SUB的表面形成较厚的绝缘膜IFC。接着，通过进行规定的照相制版处理，露出形成于沟槽TRC内的绝缘膜IFC，形成覆盖位于沟槽TRCH内的绝缘膜IFC的光致抗蚀剂图案(未图示)。
接着，以该光致抗蚀剂图案作为蚀刻掩模，进行蚀刻处理，除去形成于沟槽TRC内的绝缘膜IFC，由此使半导体衬底SUB露出。
接着，如图31所示，通过进行热氧化处理，在沟槽TRC内露出的半导体衬底SUB的表面形成较薄的绝缘膜IFN。较薄的绝缘膜IFN成为栅极绝缘膜，较厚的绝缘膜IFC成为发射极绝缘膜。
接着，以填充沟槽TRC及沟槽TRCH的方式形成多晶硅膜(未图示)。接着，通过对多晶硅膜的整个面进行蚀刻处理，除去位于半导体衬底SUB的上表面上的多晶硅膜的部分。进而，对多晶硅膜进行过蚀刻处理。由此，如图32所示，残留于沟槽TRC的多晶硅膜PSF的上表面的位置位于比半导体衬底SUB的表面低的位置。
此时，在形成在无效区域IACR的整个范围内的沟槽TRCH内填充的多晶硅膜PSF的蚀刻速率比在沟槽TRC内填充的多晶硅膜PSF的蚀刻速率快。因此，通过1次的蚀刻处理，能够使残留于沟槽TRCH内的多晶硅膜PSF的上表面的位置比残留于沟槽TRC内的多晶硅膜PSF的上表面的位置低。
接着，经过与图9～图13所示的工序相同的工序，如图33所示，以贯穿接触层间绝缘膜CIL的方式形成接触开口部COP。在接触开口部COP的底面露出发射极电极EEL，在接触开口部COP的侧面露出源极扩散层SDR和基极扩散层BDR。
接着，如图34所示，以形成有接触开口部COP的接触层间绝缘膜CIL作为注入掩模，将p型的杂质注入基极扩散层BDR。此时，通过从接触开口部COP注入p型的杂质，在基极扩散层BDR，将靠发射极电极EEL侧的部分形成至比靠栅电极GEL侧的部分深的位置。由此，基极扩散层BDR的基极底部以靠发射极电极EEL侧的基极底部的部分位于比靠栅电极GEL侧的基极底部的部分更深的位置的形态倾斜。
接着，如图35所示，以覆盖接触开口部COP的内壁面的方式在接触层间绝缘膜CIL上形成阻挡金属膜BME。接着，以填充接触开口部COP内的形式，覆盖阻挡金属膜BME地形成铝膜。通过填充在接触开口部COP内的阻挡金属膜BME的部分和铝膜的部分形成接触部CCN。另外，形成与接触部CCN电连接的金属发射极电极MEE。
另一方面，在半导体衬底SUB的另一方表面形成N型缓冲层NBR及p型的集电极扩散层CDR。之后，形成与集电极扩散层CDR接触的背面电极BEL，完成图27及图28所示的半导体器件的主要部分。
在上述的半导体器件中，与上述的半导体器件同样地，将发射极电极EEL和栅电极GEL之间的台宽度MW进一步缩小(方法A)。其结果为，能够进一步提高IE效应。另外，能够与接触开口部COP的底部的倾斜相配合地，较浅地形成基极扩散层BDR的靠栅电极GEL侧的深度，能够使从基极扩散层BDR的靠栅电极GEL侧的底部的部分至栅电极GEL的下端为止的长度LG更长(参照图28，方法B)。其结果为，能够有助于提高IE效应。
进而，在实施方式3的半导体器件中，能够获得如下效果。首先，在无效区域IACR的整个范围内形成有发射极电极EEL。由此，不需要在无效区域INACR形成浮置扩散层。
另外，从集电极扩散层CDR注入的空穴未蓄积于浮置扩散层，而蓄积于N型区域NSR。由此，在使IGBT关断时，能够以没有蓄积于浮置扩散层的空穴的量地更快地关断。
另外，因为未形成浮置扩散层，所以关断时的电场会非常强。因此，通过将介于发射极电极EEL和沟槽TRCH之间的发射极绝缘膜EIF的膜厚形成为比栅极绝缘膜GIF的膜厚更厚，能够确保关断时的耐压。特别是，相对于沟槽的角部的电场集中，能够确保耐压。
此外，关于各实施方式中说明的半导体器件和其制造方法，根据需要可以进行各种组合。
以上，基于实施方式具体地说明了由本发明人创建的发明，但本发明不限于上述实施方式，还能够在不脱离其主旨的范围内进行各种变更。
上述的实施方式2、3包含以下的方面。
(附注1)
一种半导体器件制造方法，该半导体器件具备沟槽栅双极晶体管，所述制造方法具备：
在具有第一表面的第一导电型的半导体衬底(SUB)上规定彼此相邻的第一区域(ACR)和第二区域(IACR)的工序；
形成从位于上述第一区域(ACR)的上述半导体衬底(SUB)的上述第一表面到达第一深度且具有第一宽度的第一沟槽(TRC)，并且形成与上述第一沟槽(TRC)隔开距离并从上述半导体衬底(SUB)的上述第一表面到达上述第一深度且具有比上述第一宽度宽的第二宽度的第二沟槽(TRC)的工序；
隔着第一绝缘膜(GIF)在上述第一沟槽(TRC)内形成栅电极(GEL)，并且隔着第二绝缘膜(EIF)在上述第二沟槽(TRC)内形成上端比上述栅电极(GEL)的上端低的发射极电极(EEL)的工序；
通过向上述第二区域(IACR)导入第二导电型的杂质，形成浮置扩散层的工序；
在从位于上述栅电极(GEL)和上述发射极电极(EEL)之间的上述半导体衬底(SUB)的上述第一表面到第二深度形成第一导电型的源极区域(SDR)的工序；
在从位于上述栅电极(GEL)和上述发射极电极(EEL)之间的上述半导体衬底(SUB)的上述第二深度到比上述第二深度深且比上述第一深度浅的位置形成第二导电型的基极区域(BDR)的工序；
以覆盖上述第一区域(ACR)及上述第二区域(IACR)的方式形成接触层间绝缘膜(CIL)的工序；
通过对上述接触层间绝缘膜(CIL)进行蚀刻处理，形成在底面露出上述发射极电极(EEL)且在侧面露出上述源极区域(SDR)及上述基极区域(BDR)的接触开口部(COP)的工序；
在上述接触开口部(COP)内形成具有接触底部和接触侧部且上述接触底部与上述发射极电极(EEL)接触，上述接触侧部与上述基极区域(BDR)及上述源极区域(SDR)接触的接触部(CCN)的工序。
(附注2)
在附注1所述的半导体器件的制造方法中，
形成上述基极区域(BDR)的工序包含如下的工序：通过经由上述接触开口部(COP)向上述基极区域(BDR)注入第二导电型的杂质并使其热扩散，以上述基极区域(BDR)的上述栅电极(GEL)侧的基极底部的第一部分比上述基极区域(BDR)的上述发射极电极(EEL)侧的上述基极底部的第二部分深的形态使上述基极区域(BDR)的上述基极底部倾斜。
(附注3)
在附注1所述的半导体器件的制造方法中，
形成上述栅电极(GEL)及上述发射极电极(EEL)的工序包含：
以将上述第一沟槽(TRC)内及上述第二沟槽(TRC)内填充的形态且以覆盖上述半导体衬底(SUB)的方式形成导电性膜的工序；
通过对上述导电性膜的整个面进行蚀刻处理，除去位于上述半导体衬底(SUB)的上述第一表面上的上述第一导电性膜的部分，将上述第一沟槽(TRC)内及上述第二沟槽(TRC)内分别残存的上述第一导电性膜的部分的上表面的位置降至低于上述半导体衬底的上述第一表面的位置的工序；
使残存于上述第二沟槽(TRC)内的上述导电性膜的部分的上表面的位置降至低于残存于上述第一沟槽(TRC)内的上述导电性膜的部分的上表面的位置的工序。
(附注4)
一种半导体器件的制造方法，该半导体器件具备沟槽栅双极晶体管，其具备：
在具有第一表面的第一导电型的半导体衬底(SUB)上规定彼此相邻的第一区域(ACR)和第二区域(IACR)的工序；
形成从位于上述第一区域(ACR)的上述半导体衬底(SUB)的上述第一表面到达第一深度的第一沟槽(TRC)，并且形成与上述第一沟槽(TRC)隔开距离并从位于上述第二区域(IACR)的上述半导体衬底(SUB)的上述第一表面到达上述第一深度的第二沟槽(TRC)的工序；
在上述第一沟槽(TRC)内形成具有第一膜厚的第一绝缘膜(GIF)，在上述第二沟槽(TRC)内形成具有比上述第一膜厚更厚的第二膜厚的第二绝缘膜(EIF)的工序；
在上述第一沟槽(TRC)内隔着上述第一绝缘膜(GIF)形成栅电极(GEL)，并且在上述第二沟槽(TRC)内隔着上述第二绝缘膜(EIF)形成上端比上述栅电极(GEL)的上端低的发射极电极(EEL)的工序；
在从位于上述栅电极(GEL)和上述发射极电极(EEL)之间的上述第一区域(ACR)的上述半导体衬底(SUB)的上述第一表面至第二深度形成第一导电型的源极区域(SDR)的工序；
在从位于上述栅电极(GEL)和上述发射极电极(EEL)之间的上述第一区域(ACR)的上述半导体衬底(SUB)的上述第二深度至比上述第二深度深且比上述第一深度浅的位置形成第二导电型的基极区域(BDR)的工序；
以覆盖上述第一区域(ACR)及上述第二区域(IACR)的方式形成接触层间绝缘膜(CIL)的工序；
通过对上述接触层间绝缘膜(CIL)进行蚀刻处理，形成在底面露出上述发射极电极(EEL)且在侧面露出上述源极区域(SDR)及上述基极区域(BDR)的接触开口部(COP)的工序；
在上述接触开口部(COP)内形成具有接触底部和接触侧部且上述接触底部与上述发射极电极(EEL)接触，上述接触侧部与上述基极区域(BDR)及上述源极区域(SDR)接触的接触部(CCN)的工序。
(附注5)
在附注4所述的半导体器件的制造方法中，
形成上述基极区域(BDR)的工序包含如下的工序：通过经由上述接触开口部(COP)向上述基极区域(BDR)注入第二导电型的杂质并使其热扩散，以上述基极区域(BDR)的靠上述栅电极(GEL)侧的基极底部的第一部分比上述基极区域(BDR)的靠上述发射极电极(EEL)侧的上述基极底部的第二部分深的形式使上述基极区域(BDR)的上述基极底部倾斜。
(附注6)
在附注4所述的半导体器件的制造方法中，
形成上述栅电极(GEL)及上述发射极电极(EEL)的工序包含：
以将上述第一沟槽(TRC)内及上述第二沟槽(TRC)内填充的形态且以覆盖上述半导体衬底(SUB)的方式形成导电性膜的工序；
通过对上述导电性膜的整个面进行蚀刻处理，除去位于上述半导体衬底(SUB)的上述第一表面上的上述第一导电性膜的部分，将上述第一沟槽(TRC)内及上述第二沟槽(TRC)内分别残存的上述第一导电性膜的部分的上表面的位置降至低于上述半导体衬底的上述第一表面位置的工序；
将残存于上述第二沟槽(TRC)内的上述导电性膜的部分的上表面的位置降至低于残存于上述第一沟槽(TRC)内的上述导电性膜的部分的上表面的位置的工序。

Claims (14)

1.一种半导体器件，其具备沟槽栅双极晶体管，其特征在于，
具备：
第一导电型的半导体衬底，其具有第一表面；
第一区域及第二区域，其以彼此相邻的方式规定于所述半导体衬底上；
栅电极，其隔着第一绝缘膜形成于从位于所述第一区域的所述半导体衬底的所述第一表面到达第一深度的第一沟槽内；
发射极电极，其以隔着位于所述第一区域的所述半导体衬底的区域的形态与所述栅电极隔开距离，隔着第二绝缘膜形成于从所述第一表面到达所述第一深度的第二沟槽内；
第一导电型的源极区域，其形成于从位于所述栅电极和所述发射极电极之间的所述第一区域的所述半导体衬底的所述第一表面到比所述第一深度浅的第二深度内；
第二导电型的基极区域，其形成于从位于所述栅电极和所述发射极电极之间的所述第一区域的所述半导体衬底所述第二深度到比所述第二深度深且比所述第一深度浅的位置；
第二导电型的浮置区域，其形成于从位于所述第二区域的所述半导体衬底的所述第一表面到比所述第一深度深的位置；以及
接触部，其与所述发射极电极、所述源极区域及所述基极区域电连接，
所述接触部以跨过所述发射极电极和所述基极区域的形态形成，
所述接触部的接触底部以与所述发射极电极接触的所述接触底部的第一部分位于比与所述基极区域接触的所述接触底部的第二部分深的位置的形态倾斜，
所述基极区域的基极底部以所述发射极电极侧的所述基极底部的第一部分位于比所述栅电极侧的所述基极底部的第二部分深的位置的形态倾斜。
2.根据权利要求1所述的半导体器件，其特征在于，
从所述基极底部的所述第二部分到所述栅电极的下端为止的长度比从所述基极底部的所述第一部分到所述栅电极的下端为止的长度长。
3.根据权利要求1所述的半导体器件，其特征在于，
所述接触部的所述接触底部与所述发射极电极和所述基极区域接触，
所述接触部接触侧部与所述源极区域和所述基极区域接触。
4.一种半导体器件，其具备沟槽栅双极晶体管，其特征在于，
具备：
第一导电型的半导体衬底，其具有第一表面；
第一区域及第二区域，其以彼此相邻的方式规定于所述半导体衬底上；
栅电极，其隔着第一绝缘膜形成于从位于所述第一区域的所述半导体衬底的所述第一表面到达第一深度的第一沟槽内；
第一导电型的源极区域，其形成于从位于所述栅电极和所述第二区域之间的所述半导体衬底的所述第一表面到比所述第一深度浅的第二深度；
第二导电型的基极区域，其形成于从位于所述栅电极和所述第二区域之间的所述半导体衬底的所述第二深度到比所述第二深度深的位置；
包含发射极电极的载流子穿过阻止部，其以隔着位于所述第一区域的所述半导体衬底区域的形态与所述栅电极隔开距离，形成于位于所述第二区域的所述半导体衬底的区域，阻止载流子流动；以及
接触部，其与所述发射极电极、所述源极区域及所述基极区域电连接，
所述接触部的底部与所述发射极电极接触，
所述接触部的接触侧部与所述源极区域及所述基极区域接触，
所述发射极电极以隔着位于所述第一区域的所述半导体衬底的区域的形态与所述栅电极隔开距离，并隔着第二绝缘膜形成于从所述第一表面到达所述第一深度的第二沟槽内，
所述基极区域的基极底部以所述发射极电极侧的所述基极底部的第一部分位于比所述栅电极侧的所述基极底部的第二部分深的位置的形态倾斜，
所述发射极电极的宽度比所述栅电极的宽度宽。
5.根据权利要求4所述的半导体器件，其特征在于，
所述载流子穿过阻止部包含所述发射极电极和第二导电型的浮置区域，
所述浮置区域形成于从位于所述第二区域的所述半导体衬底的所述第一表面到比所述第一深度深的位置。
6.根据权利要求5所述的半导体器件，其特征在于，
从所述基极底部的所述第二部分到所述栅电极的下端为止的长度比从所述基极底部的所述第一部分到所述栅电极的下端为止的长度长。
7.根据权利要求5所述的半导体器件，其特征在于，
所述发射极电极的上端位于比所述栅电极的上端低的位置。
8.根据权利要求4所述的半导体器件，其特征在于，
所述载流子穿过阻止部是所述发射极电极，
所述发射极电极隔着所述第二绝缘膜形成于从位于所述第二区域的整个范围内的所述半导体衬底的所述第一表面到达所述第一深度的所述第二沟槽内。
9.根据权利要求8所述的半导体器件，其特征在于，
所述第二绝缘膜的厚度比所述第一绝缘膜的厚度厚。
10.根据权利要求8所述的半导体器件，其特征在于，
所述基极区域的基极底部以所述发射极电极侧的所述基极底部的第一部分位于比所述栅电极侧的所述基极底部的第二部分深的位置的形态倾斜，
从所述基极底部的所述第二部分到所述栅电极下端为止的长度比从所述基极底部的所述第一部分到所述栅电极的下端为止的长度长。
11.根据权利要求8所述的半导体器件，其特征在于，
所述发射极电极的上端位于比所述栅电极的上端低的位置。
12.一种半导体器件的制造方法，所述半导体器件具备沟槽栅双极晶体管，所述制造方法的特征在于，
具备：
在具有第一表面的第一导电型的半导体衬底上规定彼此相邻的第一区域和第二区域的工序；
隔着第一绝缘膜在从位于所述第一区域的所述半导体衬底的所述第一表面到达第一深度的第一沟槽内形成栅电极，并且与所述第一沟槽隔开距离且隔着第二绝缘膜在从所述半导体衬底的所述第一表面到达所述第一深度的第二沟槽内形成发射极电极的工序；
通过向位于所述第二区域的所述半导体衬底导入第二导电型的杂质来形成浮置区域的工序；
在从位于所述栅电极和所述发射极电极之间的所述第一区域的所述半导体衬底的所述第一表面到第二深度形成第一导电型的源极区域的工序；
在从位于所述栅电极和所述发射极电极之间的所述第一区域的所述半导体衬底的所述第二深度到比所述第二深度深且比所述第一深度浅的位置形成第二导电型的基极区域的工序；
以覆盖所述第一区域及所述第二区域的方式形成接触层间绝缘膜的工序；
通过对所述接触层间绝缘膜进行蚀刻处理，以跨过所述发射极电极和所述源极区域的形态形成露出所述发射极电极及所述源极区域的开口部的工序；
以形成有所述开口部的所述接触层间绝缘膜作为蚀刻掩模，对所述发射极电极、所述源极区域及所述基极区域进行蚀刻处理，由此形成接触开口部的工序；
将所述接触开口部内的残渣除去的工序；
在所述接触开口部内形成与所述发射极电极、所述基极区域及所述源极区域电连接的接触部的工序，
形成所述基极区域的工序包含如下的工序：
经由所述接触开口部向所述基极区域注入第二导电型的杂质并使其热扩散，以所述基极区域的所述发射极电极侧的基极底部的第一部分比所述基极区域的所述栅电极侧的所述基极底部的第二部分深的形态使所述基极底部倾斜。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，
形成所述栅电极及所述发射极电极的工序包含：
以将所述第一沟槽内及所述第二沟槽内填充的形态且以覆盖所述半导体衬底的方式形成第一导电性膜的工序；以及
通过对所述第一导电性膜的整个面进行蚀刻处理，除去位于所述半导体衬底的所述第一表面上的所述第一导电性膜的部分，将所述第一沟槽内及所述第二沟槽内分别残存的所述第一导电性膜的部分的上表面的位置降至低于所述半导体衬底的所述第一表面的位置的工序。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，
形成所述接触开口部的工序包含如下的工序：以所述接触开口部的所述发射极电极侧的开口底面的第一部分位于比所述接触开口部的所述基极区域侧的所述开口底面的第二部分深的位置的形态使所述开口底面倾斜，
形成所述接触部的工序包含如下的工序：以所述接触部的所述发射极电极侧的接触底部的第一部分位于比所述基极区域侧的所述接触底部的第二部分深的位置的形态使所述接触底部倾斜。
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