WO2018221032A1 - 半導体装置 - Google Patents

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WO2018221032A1
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semiconductor device
igbt
gate electrode
conductivity type
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智之 三好
森　睦宏
悠次郎 竹内
智康 古川
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株式会社 日立パワーデバイス
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a semiconductor device and a power conversion device using the semiconductor device, and more particularly to a technology effective for reducing the power loss of the IGBT and increasing the efficiency of the power conversion device.
  • IGBTs insulated gate bipolar transistors
  • FIG. 20 shows a partial circuit diagram of a conventional inverter.
  • a diode 72 is connected to the IGBT 70 having the insulated gate terminal 71 in antiparallel with the IGBT 70.
  • the inverter is configured to control the power supplied to the inductive load 68 connected to the inductive load 68 by being supplied with power from the DC voltage source 69 and applying a voltage to the insulated gate 71 of the IGBT 70 and repeatedly turning on and off at high speed.
  • the inductive load 68 is, for example, a motor (electric motor).
  • the IGBT 70 and the diode 72 Since the IGBT 70 and the diode 72 generate a conduction loss when conducting, and generate a switching loss when switching, it is necessary to reduce the conduction loss and switching loss of the IGBT 70 and the diode 72 in order to reduce the size and increase the efficiency of the inverter.
  • the switching loss is composed of turn-on loss and turn-off loss generated from the IGBT, and recovery loss generated from the diode at the time of turn-on.
  • FIG. 21 is a cross-sectional view of the IGBT described in Patent Document 1.
  • Both the gates G1 and G2 have a trench shape, and when a high voltage is applied to the gate electrode 91 of the gate G1 and the gate electrode 92 of the gate G2 with respect to the emitter electrode 7, the gate of the p-type well layer 2 is applied. An electronic layer as an inversion layer is generated at the electrode interface.
  • a forward voltage is applied between the collector electrode 8 and the emitter electrode 7
  • electron carriers are transferred from the emitter electrode 7 to the n ⁇ type drift layer 1 through the electron layers formed on the surfaces of G 1 and G 2.
  • hole carriers are extracted from the p-type collector layer 4, conductivity modulation occurs inside the n ⁇ -type drift layer 1, and the IGBT becomes conductive.
  • this structure having two independently controllable gates, it is possible to apply a voltage less than the threshold voltage to one of the gates G2 before G1 immediately before the turn-off, and conduct conductivity modulation. It is possible to temporarily form a suppressed drift region. Thereby, the electric current by the carrier discharged
  • FIG. 22 is a cross-sectional view of an IGBT having two independently controllable gates described in Patent Document 2.
  • the p-type well layer 2 is formed only on one side of the two gate electrodes G1 and G2, and the p-type floating layer 93 is provided on the opposite electrode side.
  • the distance a between the gate electrodes 91 and 92 sandwiching the p-type well layer 2 is shorter than the distance b sandwiching the p-type floating layer 93.
  • this structure is characterized in that the region of the p-type well layer 2 is reduced compared to the structure of Patent Document 1, and an IGBT having a high hole carrier accumulation effect during conduction and a small conduction loss can be realized.
  • an object of the present invention is to provide an IGBT capable of achieving both low conduction loss and low switching loss in an IGBT and reducing power consumption, and a power conversion device using the IGBT.
  • the present invention provides a first conductive type semiconductor layer formed on a first main surface of a semiconductor substrate, the first conductive type semiconductor layer being in contact with the first conductive type semiconductor layer.
  • a second conductivity type well region formed in contact with the first conductivity type semiconductor layer and the second conductivity type well region via a gate insulating film, and sandwiching the second conductivity type well region.
  • a first gate electrode and a second gate electrode formed adjacent to each other; a first conductivity type emitter region formed on the first main surface side of the second conductivity type well region; A second conductivity type power supply region penetrating through the conductivity type emitter region and electrically connected to the second conductivity type well region, and the second conductivity type power supply region via the second conductivity type power supply region
  • a second conductive type collector layer formed on the second main surface side of the semiconductor substrate opposite to the first main surface side and in contact with the body layer; the second conductive type collector layer; And a collector electrode connected to each other, wherein an interval between the first gate electrode and the second gate electrode is narrower than an interval between other adjacent gate electrodes, and the first gate electrode and the second gate electrode
  • Each of the two gate electrodes is electrically connected to either the switching gate wiring or the carrier control gate wiring, and the number of gate electrodes connected to the carrier control gate wiring is connected to the switching gate wiring. More than the number
  • the trade-off relationship between the on-voltage and the turn-off loss can be improved, and both the low conduction loss and the low switching loss can be achieved.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • the semiconductor device which is the 1st Example of this invention, the voltage more than a threshold voltage is applied to GS gate and GC gate, and it is a figure which shows notionally the carrier distribution in IGBT.
  • the carrier distribution when the voltage higher than the threshold voltage is applied to the GS gate, the voltage lower than the threshold voltage is applied to the GC gate, and the IGBT is in a conductive state is conceptually illustrated.
  • FIG. 6 is a plan layout view of a semiconductor device according to a second embodiment of the present invention. It is sectional drawing of the semiconductor device which is a modification of the 2nd Example of this invention.
  • FIG. 10 is a cross-sectional view of a semiconductor device to which the related art described in Patent Document 1 is applied. It is sectional drawing of the semiconductor device to which the prior art described in patent document 2 is applied.
  • FIG. 1 is a partial cross-sectional view of the IGBT 100 of this embodiment.
  • the present embodiment is an IGBT having a trench gate shape and two independently controllable gates (GS, GC), and is adjacent to the n ⁇ type drift layer 1 in the vertical direction.
  • GS, GC independently controllable gates
  • a p-type collector layer 4 adjacent to the n ⁇ -type drift layer 1 in the vertical direction is provided on the opposite side of the p-type well layer 2 and the p-type well layer 2, a p-type collector layer 4 adjacent to the n ⁇ -type drift layer 1 in the vertical direction is provided.
  • the p-type power supply layer 12 and the n-type emitter layer 3 are adjacent to each other above the p-type well layer 2.
  • the p-type well layer 2 and the n-type emitter layer 3 include a trench gate type first insulating gate (GS gate) 6 having a gate electrode through a gate insulating film (gate oxide film) 5 and a trench gate type. In contact with the second insulating gate (GC gate) 13.
  • GS gate first insulating gate
  • GC gate second insulating gate
  • the semiconductor layer used here is made of silicon (silicon: Si) or silicon carbide (SiC), and the gate insulating film 5 is made of silicon dioxide (SiO 2 ). Further, a region where the p-type well layer 2, the GS gate 6, and the GC gate 13 are not formed between the n ⁇ -type drift layer 1 and the emitter electrode 7 is a p-type floating layer or an n ⁇ -type drift layer 15. .
  • FIG. 2 a voltage for generating an electron layer as an inversion layer in the p-type well layer 2 is applied to the GS gate 6 and the GC gate 13, and a forward voltage for conducting between the collector electrode 8 and the emitter electrode 7 is applied.
  • the distribution of electron and hole carriers when applied is schematically shown.
  • the voltage applied to the GS gate 6 and the GC gate 13 is, for example, a positive voltage equal to or higher than the threshold voltage. This voltage causes inversion due to the gate voltage at the interface of the gate insulating film 5 in contact with the GS gate 6 and the GC gate 13 of the p-type well layer 2 to form a channel layer in which electrons are accumulated.
  • Electrons are injected from the emitter electrode 7 into the n ⁇ type drift layer 1 through the channel layer via this channel layer. Then, in the n ⁇ type drift layer 1, it is induced by the injected electrons and holes are injected from the p type collector layer 4, and conductivity modulation 94 is generated inside the n ⁇ type drift layer 1, and the forward direction of the IGBT The voltage drops.
  • the p-type well layer 2 is arranged only on one side plane, and the p-type layer or the n ⁇ type drift layer 15 having a floating potential is arranged on the other side plane. That is, one channel layer is formed for one trench gate. As shown in FIG. 1, the distance a between the gate electrodes on the side where the p-type well layer 2 is disposed is arranged to be shorter than the distance b between the gate electrodes on the side where the p-type well layer 2 is not disposed.
  • FIG. 10 An operation when a voltage for forming a channel in the p-type well layer 2 is applied to the GS gate 6 and a voltage lower than a threshold voltage for not forming a channel in the p-type well layer 2 is applied to the GC gate 13 is shown in FIG. It explains using.
  • the voltage that does not form a channel in the p-type well layer 2 is, for example, a negative voltage lower than the threshold voltage.
  • a channel is formed by an electronic layer as an inversion layer at the insulating film interface of the p-type well layer 2 in contact with the GS gate 6, while the p-type well layer 2 in contact with the GC gate 13 A hole accumulation layer is formed at the insulating film interface.
  • the carrier concentration inside the IGBT can be controlled by controlling the voltage applied to the GC gate 13 while the IGBT is in a conducting state.
  • the turn-off loss can be reduced by this structure and the voltage control that can control the carrier concentration inside the IGBT.
  • the number of channels generated by the voltage applied to the GC gate 13 is increased with respect to the number of channels generated by the voltage applied to the GS gate 6. It is possible to increase the controllability of the conductivity modulation, and therefore it is possible to maintain a low conduction loss and reduce the turn-off loss.
  • a GS gate drive signal 18, a GC gate drive signal 19, an IGBT collector-emitter voltage waveform 20, an IGBT collector current waveform 21, and an IGBT current / voltage product 22 are arranged in this order from the top.
  • the solid line 29 shown in the IGBT collector current waveform 21, the IGBT collector-emitter voltage waveform 20, and the IGBT current-voltage product 22 has a structure to which the first embodiment (Example 1) of the present invention is applied.
  • the dotted line 28 is a waveform obtained by a conventional IGBT.
  • the collector-emitter voltage 20 is low, and a small conduction loss performance can be realized.
  • the GC gate drive signal 19 is lowered to the threshold voltage 26 or less prior to the GS gate signal 18.
  • the carrier concentration inside the IGBT is reduced, the conductivity modulation effect is suppressed, and the collector-emitter voltage 20 temporarily rises.
  • the carrier injection of the IGBT is stopped, and depletion progresses inside the IGBT due to the power supply voltage applied between the collector and the emitter.
  • the emitter-to-emitter voltage 20 rises, and carriers are discharged to reduce the collector current 21.
  • the solid line waveform 29 of the present invention changes in a short time with respect to the conventional dotted line waveform 28, that is, high-speed turn-off is performed.
  • the carrier concentration is lowered by the voltage control of the GC gate in the period 24 immediately before the turn-off, so that IGBT depletion and carrier discharge are performed at high speed.
  • the power loss of the IGBT is derived by time integration of the current / voltage product 22, it shows that the power loss can be reduced by high-speed turn-off. That is, it is shown that a low conduction loss and a low turn-off loss can be achieved by the structure of the IGBT having two gates shown in this embodiment and their control signals.
  • FIG. 5 shows the correlation between the ratio of the number of channels formed by applying voltage to the GC gate and the number of channels formed by applying voltage to the GS gate and the loss.
  • This figure shows an increase 30 in conduction loss caused by applying a voltage less than the threshold voltage only to the GC gate in the period 24 immediately before the turn-off, a turn-off switching loss 31 due to a time change of voltage / current in the turn-off period 25, Furthermore, the correlation between the total turn-off loss 32 defined by the sum of them and the ratio of the number of GC / GS channels is shown.
  • FIG. 6A is a partial cross-sectional view of the IGBT according to the present embodiment
  • FIG. 6B is a plan layout view of the IGBT according to the present embodiment.
  • the cross section taken along the line AA ′ in FIG. 6B is the cross-sectional view of FIG. Applicable.
  • This embodiment is an IGBT having a trench gate shape and two independently controllable gates.
  • a p-type collector layer 4 adjacent to the n ⁇ -type drift layer 1 in the vertical direction is provided.
  • the p-type power supply layer 12 and the n-type emitter layer 3 are adjacent to each other above the p-type well layer 2.
  • the p-type well 2 and the n-type emitter layer 3 include a trench gate type first insulating gate (GS gate) 6 having a gate electrode through a gate insulating film (gate oxide film) 5 and a trench gate type. It is in contact with the second insulating gate (GC gate) 13.
  • GS gate trench gate type first insulating gate
  • GC gate second insulating gate
  • the semiconductor layer used here is made of silicon (silicon: Si) or silicon carbide (SiC), and the gate insulating film 5 is made of silicon dioxide (SiO 2 ). Further, a region where the p-type well layer 2, the GS gate 6, and the GC gate 13 are not formed between the n ⁇ -type drift layer 1 and the emitter electrode 7 is a p-type floating layer or an n ⁇ -type drift layer 15. .
  • This embodiment is characterized in that the two GS gates 6 and GC gates 13 sandwiching the p-type well layer 2 can be controlled independently of each other.
  • the two gates 6 and 13 are connected to a GS gate wiring 40 and a GC gate wiring 41, which are two gate wirings that can introduce independent electrical signals, respectively.
  • each gate wiring and each gate electrode are connected via a contact layer 42, and a plurality of gate electrodes are bundled to each gate wiring via this contact layer 42, and two GS gate wirings 40.
  • the input signal given to the GC gate wiring 41 is transmitted to each gate electrode.
  • the place where the contact layer 42 is disposed is a terminal portion of the active region where the IGBT operation occurs, and if the contact layer 42 at this terminal portion is disposed so as to overlap the GS gate wiring 40, the gate electrode
  • the contact layer 42 is arranged so as to overlap the GC gate wiring 41, a GC signal can be sent to the gate electrode. That is, according to this embodiment of the present invention, it is possible to select whether the gate electrode functions as GC or GS depending on the arrangement of the contact layer 42.
  • FIGS. 7A and 7B are examples in which the ratio of the number of channels formed by applying a voltage to the GS gate 6 and the GC gate 13 is changed depending on the arrangement of the contact layer 42.
  • FIG. 7A is a cross-sectional view of the IGBT 201 according to the present modification
  • FIG. 7B is a plan layout view of the IGBT 201 according to the present modification.
  • a cross section taken along line AA ′ in FIG. 7B corresponds to the cross-sectional view of FIG. .
  • the two contact layers 42 arranged at the center in FIG. 7B are arranged so as to overlap the GC gate wiring 41.
  • the central gate electrode has the function of the GC gate 6.
  • the ratio of the number of channels formed by applying a voltage to the GS gate 6 and the GC gate 13 (GC / GS The ratio of the number of channels) can be increased relative to the structure shown in FIG. 6A.
  • the ratio of the number of channels by GS and the number of channels by GC can be arbitrarily adjusted.
  • the ratio of the number of channels of GS and GC is important as an adjustment parameter for reducing the turn-off loss of the IGBT, and the optimum ratio is the depth of the n ⁇ type drift layer 1. It varies depending on the dimensions and impurity concentration of various IGBT structures, such as the thickness in the vertical direction. Therefore, according to the present invention, it is possible to realize an optimum channel number ratio that can maintain a low conduction loss and can bring out an effect of suppressing conductivity modulation due to a bias applied to the GC, thereby achieving both a low conduction loss and a low turn-off loss. It is possible to provide an optimal IGBT structure.
  • FIG. 8 is a cross-sectional view of the IGBT 300 of this embodiment.
  • This embodiment relates to a side gate shape in which a gate electrode is disposed only on a side wall with respect to a trench, and is an IGBT having two independently controllable gates.
  • a p-type well layer 2 vertically adjacent to the n ⁇ -type drift layer 1 and a p-type collector layer 4 adjacent to the n ⁇ -type drift layer 1 in the vertical direction on the opposite side of the p-type well layer 2 are provided. Further, the p-type power supply layer 12 and the n-type emitter layer 3 are adjacent to each other above the p-type well layer 2.
  • the p-type well layer 2 and the n-type emitter layer 3 include a side gate type first insulating gate (GS gate) 6 having a gate electrode through a gate insulating film (gate oxide film) 5 and a side gate type. It is in contact with a second insulating gate (GC gate) 13.
  • GS gate side gate type first insulating gate
  • GC gate second insulating gate
  • the p-type well layer 2 is arranged only on one side plane, and the other side plane is constituted by a side gate shape in which a thick insulating film 16 is arranged. That is, one channel layer is formed for one side gate.
  • the distance a between the gate electrodes on the side where the p-type well layer 2 is disposed is set shorter than the distance b between the gate electrodes on the side where the p-type well layer 2 is not disposed.
  • the switching loss can be further reduced at turn-off or turn-on than the IGBT 100 described in the first embodiment. This is because the feedback capacitance that exists parasitically between the collector and gate of the IGBT is reduced due to the side gate shape.
  • FIG. 9A and 9B show the cross sections of the trench gate type and side gate type IGBTs in Example 1 and Example 3, respectively, and the feedback capacitances corresponding to them.
  • the p type well layer 2 is opposed.
  • the MOS capacitance formed by the p-type floating layer or the n-type drift layer 15, the gate insulating film 5, and the GS gate 6 is arranged in parallel.
  • the feedback capacity 43 of the trench gate type IGBT is large, and when the IGBT is turned off or turned on, a mirror period for charging the capacity is generated, which prevents a high-speed current / voltage change and increases the loss. Become.
  • the thick insulating film 16 is disposed on the plane facing the p-type well layer 2, and there is no capacitance component. Therefore, the feedback capacitor 44 is formed only by the MOS capacitor formed by the gate electrode (GS gate 6), the gate insulating film 5 and the n ⁇ type drift layer 1 below the side gate. The capacity value is small. Therefore, when the switching is performed with respect to the trench gate type, a faster current / voltage change occurs and the loss is reduced.
  • FIG. 10 shows an IGBT 301 including a GS gate 6 and a GC gate 13 having a sidewall shape. Due to restrictions on the semiconductor manufacturing process, the side gate type IGBT structure is realized by the GS gate 6 and the GC gate 13 having such a sidewall shape, and it is possible to draw out a feature with a small feedback capacity.
  • the effect of the low turn-off loss shown in the first embodiment can be further enhanced, and an IGBT having high efficiency with further reduced conduction loss and turn-off loss can be realized.
  • the drive signal (control method) of the insulated gate (gate control type) semiconductor device according to the fourth embodiment of the present invention will be described.
  • the target semiconductor device is an IGBT having two independently controllable gates shown in the first to third embodiments of the present invention.
  • the GS gate drive signal 18 and the GC gate drive signal 19 are both less than the threshold voltage 26, a channel is not formed, and a high voltage is applied between the collector and emitter.
  • a voltage equal to or higher than the threshold voltage 26 is applied to both the GS gate drive signal 18 and the GC gate drive signal 19 to form a channel.
  • the IGBT becomes conductive.
  • the voltage of the GS gate 18 and the GC gate 19 is continuously applied with the threshold voltage 26 or higher. IGBT conductivity modulation is promoted and low conduction loss is realized.
  • a voltage lower than the threshold voltage 26 is applied only to the GC gate drive signal 19.
  • the channel formed by the GC gate 19 disappears, hole carriers in the drift region are extracted to the emitter through the generated storage layer, and a state in which the carrier concentration in the drift region is lowered is temporarily formed.
  • this period is preferably 10 to 100 ⁇ sec.
  • a voltage lower than the threshold voltage 26 is also applied to the GS gate 18, and the IGBT shifts to a non-conduction state.
  • the collector-emitter voltage increases and the current decreases at high speed, and the effect of reducing the turn-off loss can be derived.
  • the target semiconductor device is an IGBT having two independently controllable gates shown in the first to third embodiments of the present invention.
  • both the GS gate drive signal 18 and the GC gate drive signal 19 are not more than the threshold voltage 26, and no channel is formed. A high voltage is applied to.
  • the turn-on period 46 only the GS gate 18 is preceded and a voltage equal to or higher than the threshold voltage 26 is applied. As a result, a channel is formed only on the GS gate side, and the IGBT becomes conductive.
  • the IGBT is turned on with a low transconductance (gm). can do.
  • FIG. 13 shows a collector by the turn-on driving in which the GS gate 18 and the GC gate 19 are simultaneously set to the threshold voltage 26 or more, and the turn-on driving shown in FIG.
  • the time change of the voltage waveform 20 between emitters and the collector current waveform 21 is shown.
  • the dotted line in the figure is a waveform 47 generated by the former driving, and the solid line in the figure is a waveform 48 generated by the latter driving.
  • dv / dt is maintained and di / dt is increased by turn-on driving in which the GS gate 18 is set to a threshold voltage 26 or higher prior to the GC gate 19.
  • the turn-on period 46 is preferably 0.5 to 10 ⁇ sec.
  • the driving method in the conduction period 23, the period 24 immediately before the turn-off, and the turn-off period 25 is the same as that in FIG. 12, so that a low conduction loss and a low turn-off loss can be obtained at the same time.
  • the target semiconductor device is the IGBT having two independently controllable gates shown in the first to third embodiments of the present invention.
  • both the GS gate drive signal 18 and the GC gate drive signal 19 are less than the threshold voltage 26, and no channel is formed. A high voltage is applied to.
  • a voltage equal to or higher than the threshold voltage 26 is simultaneously applied to the GS gate 18 and the GC gate 19.
  • the GC gate 19 is once dropped below the threshold voltage 26, and then the GC gate 19 is again set to the threshold voltage 26 or higher.
  • a voltage higher than the threshold voltage 26 is simultaneously applied to the GS gate 18 and the GC gate 19, whereby a channel is formed by GS and GC, carriers are injected into the IGBT, and a collector current flows.
  • the collector current waveform 21 becomes constant, the collector-emitter voltage waveform 20 starts to decrease.
  • only the GC gate drive signal 19 is once dropped below the threshold voltage 26, and the collector-emitter voltage 20 is sufficiently lowered to stabilize in the vicinity of the on-voltage of the IGBT.
  • the voltage is 26 or more.
  • di / dt can be increased by generating channels on both sides of the GS gate 18 and the GC gate 19 and increasing the carrier injection efficiency.
  • a channel is generated only on one side of the GS gate 18 and carriers are injected, so that the transconductance (gm) of the IGBT is lowered appropriately. Suppressed dv / dt can be realized.
  • FIG. 15 shows a turn-on drive in which the GS gate drive signal 18 and the GC gate drive signal 19 shown in FIG. 11 are simultaneously set to the threshold voltage 26 or more, and the GC gate drive signal 19 shown in FIG.
  • the turn-on drive for setting the GS gate drive signal 18 to the threshold voltage 26 or higher, and the GS gate drive signal 18 and the GC gate drive signal 19 shown in FIG. 19 shows temporal changes of the collector-emitter voltage waveform 20 and the collector current waveform 21 when turn-on driving in which 19 is once dropped below the threshold voltage 26 and then the GC gate drive signal 19 is again raised to the threshold voltage 26 or higher is applied.
  • the dotted line in FIG. 15 is the turn-on waveform 47 generated by the drive of FIG. 11, the thin solid line is the turn-on waveform 48 generated by the drive of FIG. 12, and the thick solid line is the turn-on waveform 49 generated by the drive of FIG.
  • the dv / dt can be adjusted to an appropriate value, and the period in which the collector current 21 changes is the GS gate 18, GC gate. 19, the di / dt can be maximized by applying a voltage equal to or higher than the threshold voltage 26.
  • the turn-on period 46 is preferably 0.5 to 10 ⁇ sec. Further, the driving method in the conduction period 23, the period 24 immediately before the turn-off, and the turn-off period 25 is the same as that in FIG. 11, so that a low conduction loss and a low turn-off loss can be obtained at the same time.
  • the power conversion apparatus 500 of the present embodiment includes an IGBT 76 for the upper and lower arms and a drive circuit 67 for driving the diode 66 in accordance with an IGBT command signal from the control circuit 64.
  • the IGBT 76 is a semiconductor device having two GS gate terminals 77 and GC gate terminals 78 that can be independently controlled as shown in the first to fourth embodiments of the present invention (IGBTs 100, 200, 201, 300, 301).
  • the drive circuit 67 is mainly a level shift circuit that converts an input from the control circuit 64 into an input signal of an IGBT gate.
  • a power conversion device (drive device) 500 according to the present embodiment is an inverter that drives an inductive load 68 mainly composed of a motor, and a DC voltage (power) 69 is a three-phase AC voltage of U phase, V phase, and W phase. It performs the function of converting to (electric power) and transmitting the three-phase AC voltage (electric power) to the inductive load 68.
  • control circuit 64 sends the optimum drive voltage to the GS gate terminal 77 and the GC gate terminal 78 in order to produce the low loss performance of the IGBT together with the function of generating the timing signal for driving the inductive load 68.
  • the present invention as an example is applied to the IGBTs 76 of all these upper and lower arms. With the low loss performance of the IGBT according to the present invention shown in the first to fourth embodiments, a high-efficiency power conversion device with small power loss can be realized.
  • the power conversion device 501 of the present modification is an example in which a Schottky barrier diode 81 mainly including a SiC crystal is applied to the diode.
  • this modification includes a drive circuit 67 that drives the IGBTs 76 of the upper and lower arms and the Schottky barrier diode 81 in accordance with an IGBT command signal from the control circuit 64.
  • the IGBT 76 is a semiconductor device having two GS gate terminals 77 and GC gate terminals 78 that can be independently controlled as shown in the first to fourth embodiments of the present invention (IGBTs 100, 200, 201, 300, 301).
  • the drive circuit 67 is mainly a level shift circuit that converts an input from the control circuit 64 into an input signal of an IGBT gate.
  • a power conversion device (drive device) 501 of this modification is an inverter that drives an inductive load 68 mainly composed of a motor, and a DC voltage (power) 69 is converted into a three-phase AC voltage of U phase, V phase, and W phase. It performs the function of converting to (electric power) and transmitting the three-phase AC voltage (electric power) to the inductive load 68.
  • control circuit 64 sends the optimum drive voltage to the GS gate terminal 77 and the GC gate terminal 78 in order to produce the low loss performance of the IGBT together with the function of generating the timing signal for driving the inductive load 68.
  • the present invention as an example is applied to the IGBTs 76 of all these upper and lower arms.
  • the Schottky barrier diode 81 is applied to all these upper and lower arm diodes.
  • the power converter 502 of this modification is an example in which an insulated gate control type diode 82 that can dynamically control the carrier concentration during conduction and switching is applied to the diode.
  • this modification includes a drive circuit 67 that drives the IGBTs 76 of the upper and lower arms and the insulated gate control type diode 82 in response to the IGBT command signal from the control circuit 64.
  • the IGBT 76 is a semiconductor device having two GS gate terminals 77 and GC gate terminals 78 that can be independently controlled as shown in the first to fourth embodiments of the present invention (IGBTs 100, 200, 201, 300, 301).
  • the drive circuit 67 is mainly a level shift circuit that converts an input from the control circuit 64 into an input signal of an IGBT gate.
  • a power conversion device (drive device) 502 of this modification is an inverter that drives an inductive load 68 mainly composed of a motor, and a DC voltage (power) 69 is converted into a three-phase AC voltage of U phase, V phase, and W phase. It performs the function of converting to (electric power) and transmitting the three-phase AC voltage (electric power) to the inductive load 68.
  • control circuit 64 sends the optimum drive voltage to the GS gate terminal 77 and the GC gate terminal 78 in order to produce the low loss performance of the IGBT together with the function of generating the timing signal for driving the inductive load 68.
  • in order to produce the low-loss performance of the insulated gate diode it has a function of generating a timing signal for sending an optimum drive voltage to the insulated gate terminal 83 of the diode.
  • the present invention as an example is applied to the IGBTs 76 of all these upper and lower arms. Further, the insulated gate control type diode 82 is applied to all the upper and lower arm diodes.
  • the low-loss performance of the IGBT according to the present invention shown in the first to fourth embodiments and the low switching loss performance of the insulated gate control diode can realize a highly efficient power conversion device with small power loss.
  • the power conversion device 503 of this modification is an example in which an insulated gate control type diode 84 composed of two insulated gates capable of dynamically controlling the carrier concentration during conduction and switching is applied to the diode.
  • the present modification includes a drive circuit 67 that drives an IGBT 76 for the upper and lower arms and an insulated gate control type diode 84 composed of two insulated gates in response to an IGBT command signal from the control circuit 64.
  • the IGBT 76 is a semiconductor device having two GS gate terminals 77 and GC gate terminals 78 that can be independently controlled as shown in the first to fourth embodiments of the present invention (IGBTs 100, 200, 201, 300, 301).
  • the drive circuit 67 is mainly a level shift circuit that converts an input from the control circuit 64 into an input signal of an IGBT gate.
  • a power conversion device (drive device) 503 of this modification is an inverter that drives an inductive load 68 mainly composed of a motor, and a DC voltage (power) 69 is converted into a three-phase AC voltage of U phase, V phase, and W phase. It performs the function of converting to (electric power) and transmitting the three-phase AC voltage (electric power) to the inductive load 68.
  • control circuit 64 sends the optimum drive voltage to the GS gate terminal 77 and the GC gate terminal 78 in order to produce the low loss performance of the IGBT together with the function of generating the timing signal for driving the inductive load 68.
  • the drive is optimal for the two insulated gate terminals (first insulated gate terminal 85 and second insulated gate terminal 86) of the diode. It has a function of generating a timing signal for sending a voltage.
  • the present invention as an example is applied to the IGBTs 76 of all these upper and lower arms. Furthermore, an insulated gate control type diode composed of two insulated gates is applied to all the upper and lower arm diodes. Highly efficient power conversion with low power loss due to the low loss performance of the IGBT according to the present invention shown in the first to fourth embodiments and the low switching loss performance by the insulated gate control type diode composed of two insulated gates A device can be realized.
  • the present invention is a semiconductor device, a semiconductor circuit driving device, and electric power suitable for a wide range of use from a low power device such as an air conditioner or a microwave oven to a high power device such as an inverter of a car, a railway or a steelworks. It can be applied to a conversion device.
  • the present invention is not limited to the above-described embodiments, and includes various modifications.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.
  • the present invention also has the following features.
  • a method for controlling a semiconductor device comprising:
  • the semiconductor device is a dual gate IGBT including a switching gate electrode and a carrier control gate electrode that can be controlled independently of each other, An interval between the switching gate electrode and the carrier control gate electrode is narrower than an interval between other adjacent gate electrodes, and the number of the carrier control gate electrodes is larger than the number of the switching gate electrodes,
  • A a first state in which a voltage equal to or higher than a threshold voltage is applied to both the switching gate electrode and the carrier control gate electrode;
  • B a second state in which a voltage equal to or higher than a threshold voltage is applied to the switching gate electrode, and a voltage lower than the threshold is applied to the carrier control gate electrode;
  • C a third state in which a voltage less than a threshold is applied to both the switching gate electrode and the carrier control gate electrode;
  • a method for controlling a semiconductor device comprising:
  • Appendix 2 A method for controlling a semiconductor device according to appendix 1, wherein The method of controlling a semiconductor device, wherein when the dual-gate IGBT shifts from a conductive state to a non-conductive state, the dual-gate IGBT shifts in the order of (a), (b), and (c).
  • Appendix 3 A method for controlling a semiconductor device according to appendix 1, wherein The method of controlling a semiconductor device, wherein when the dual-gate IGBT shifts from a non-conductive state to a conductive state, the dual-gate IGBT shifts in the order of (c), (b), and (a).
  • Appendix 4 A method for controlling a semiconductor device according to appendix 1, wherein A method of controlling a semiconductor device, characterized in that, when the dual gate type IGBT shifts from a non-conductive state to a conductive state, the transition is performed in the order of (c), (a), (b), and (a). .
  • Appendix 5 A method of controlling a semiconductor device according to any one of appendix 1 to appendix 4, The method of controlling a semiconductor device, wherein when the dual gate type IGBT shifts from a conducting state to a non-conducting state, the time for elapse of (b) is 10 ⁇ sec or more.
  • Appendix 6 A method for controlling a semiconductor device according to any one of appendix 1 to appendix 5, The method of controlling a semiconductor device, wherein when the dual gate type IGBT shifts from a non-conducting state to a conducting state, the time for elapse of (b) is 0.5 ⁇ sec or more.
  • IGBT as a switching element, A diode connected in antiparallel with the IGBT and serving as a rectifying element; A control circuit for outputting the IGBT drive signal; A drive circuit for converting a drive signal from the control circuit into an input signal to the gate of the IGBT; A power conversion device comprising: 11. The power conversion device according to claim 1, wherein the IGBT uses the semiconductor device according to any one of claims 1 to 10.
  • Appendix 8 The power conversion device according to appendix 7, The power converter according to claim 1, wherein the diode is a Schottky barrier diode using silicon carbide as a semiconductor substrate.
  • the power conversion device according to appendix 7,
  • the diode is an insulated gate control type diode capable of dynamically controlling internal carriers.
  • IGBT 23 Current-voltage product of IGBT 23 ... Conduction period of (IGBT) 24 ... Period immediately before turn-off 25 ... Turn-off period 26 ... Threshold voltage (forming an inversion layer in p-type well layer 2) 27 ... Power supply voltage 28 ... Conventional IGBT 29 ... IGBT to which the first embodiment (Example 1) of the present invention is applied 30 ... Increase amount of conduction loss (in the period 24 immediately before turn-off) 31 ... Turn-off switching loss (in the turn-off period 25) 32 ... Total turn-off loss 40 ... GS gate wiring 41 ... GC gate wiring 42 ... Contact layer 43 ... (trench gate) Feedback capacitance 44 (of the type IGBT) ...
  • the fourth embodiment of the present invention IGBT driving method 500 of the second modification (500) (the fifth embodiment of the present invention). 501... (Of a first modification of the fifth embodiment of the present invention) 502... (A second modification of the fifth embodiment of the present invention) 503.

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Abstract

低導通損失と低スイッチング損失を両立するIGBT とそれを適用した電力変換装置を提供する。半導体基板と、第１導電型の半導体層と、第２導電型のウェル領域と、ゲート絶縁膜を介して前記半導体層および前記ウェル領域に接し、前記ウェル領域を挟んで互いに隣接して形成された第１ゲート電極および第２ゲート電極と、第１導電型のエミッタ領域と、第２導電型の給電領域と、エミッタ電極と、第２導電型のコレクタ層と、コレクタ電極と、を備え、前記第１ゲート電極および前記第２ゲート電極の間隔は、各々に隣接する他のゲート電極との間隔よりも狭く、前記第１ゲート電極および前記第２ゲート電極の各々は、スイッチングゲート配線またはキャリア制御ゲート配線のいずれか一方と電気的に接続され、前記キャリア制御ゲート配線に接続されるゲート電極の数が前記スイッチングゲート配線に接続されるゲート電極の数よりも多いことを特徴とする。

Description

半導体装置
　本発明は、半導体装置及びそれを用いた電力変換装置に係り、特に、IGBTの電力損失低減と電力変換装置の高効率化に有効な技術に関する。
　地球温暖化が世界共通の重要な緊急課題となっており、その対策の一つとしてパワーエレクトロニクス技術の貢献期待度が高まっている。特に、電力変換機能を司るインバータの高効率化に向けて、それを構成するパワースイッチング機能を果たすIGBT（Insulated Gate Bipolar Transistor）と、整流機能を果たすダイオードを主としたパワー半導体デバイスの低消費電力化が求められている。
　図２０に、従来のインバータの部分回路図を示す。絶縁ゲート端子７１を有するIGBT７０には、IGBT７０と逆並列にダイオード７２が接続されている。インバータは、直流電圧源６９から電力が供給され、IGBT７０の絶縁ゲート７１に電圧が印加され高速にターンオン、ターンオフを繰り返すことで接続された誘導性負荷６８に供給する電力を制御する構成となっている。なお、誘導性負荷６８は、例えばモータ（電動機）である。
　IGBT７０とダイオード７２は導通時に導通損失を発生し、スイッチング時にスイッチング損失を発生するため、インバータを小型化・高効率化するにはIGBT７０とダイオード７２の導通損失とスイッチング損失を低減する必要がある。ここで、スイッチング損失は、IGBTから発生するターンオン損失とターンオフ損失、ターンオン時にダイオードから発生するリカバリー損失から構成される。
　IGBTの導通損失とターンオフ損失を低減する技術として、例えば、特許文献１および特許文献２に記載されているような「２つの独立した制御が可能なゲートを有するIGBT構造」に関する技術が知られている。
　図２１は、特許文献１に記されたIGBTの断面図である。ゲートG1とG2はともに、トレンチ形状を有しており、エミッタ電極７に対し、ゲートG1のゲート電極９１とゲートG2のゲート電極９２に高電圧が印加されると、ｐ型ウェル層２のゲート電極界面に反転層である電子層が生成される。これにより、コレクタ電極８とエミッタ電極７の間に順方向電圧が印加されると、エミッタ電極７からG1とG2の表面に形成された電子層を介し、電子キャリアがn-型ドリフト層１に注入されて、p型コレクタ層４から正孔キャリアを引き出し、n-型ドリフト層１の内部で伝導度変調が生じIGBTは導通状態となる。
　次に、ターンオフ時は、p型ウェル層２のゲート電極界面に反転層を形成しない閾値電圧未満の電圧をゲートに印加することで伝導度変調に寄与していたキャリアがエミッタ電極７とコレクタ電極８へ排出され非導通状態へ移行し、その際に生じる電流と、エミッタ電極７とコレクタ電極８に印加される逆方向電圧によって、ターンオフ損失と呼ばれる電力損失が生じる。
　ここで、２つの独立した制御が可能なゲートを有する本構造では、ターンオフ直前に、一方のゲートG2をG1に先行して閾値電圧未満の電圧を印加することが可能であり、伝導度変調を抑制したドリフト領域を一時的に形成することが可能である。これにより、ターンオフ時に排出されるキャリアによる電流を低減でき、また高速に逆方向電圧がコレクタ、エミッタ間に印加されることで、ターンオフ損失を低減できる。すなわち、G1とG2に印加するゲートバイアスを、導通状態と、非導通状態の直前で、動的に制御することが可能であり、その制御によってターンオフ時に発生する損失を低減することが可能な技術である。
　図２２は、特許文献２に記された２つの独立した制御が可能なゲートを有するIGBTの断面図である。本構造は、２つのゲート電極G1とG2に対しp型ウェル層２は、それぞれの片側にのみ形成され、その対極側にはp型のフローティング層９３が設けられている。また、p型ウェル層２を挟むゲート電極９１，９２の間隔ａを、p型フローティング層９３を挟む間隔ｂよりも短く配置している。これは、IGBTの導通状態において、伝導度変調を促進し、導通損失を低減する効果を狙った構造である。
　導通状態において、エミッタ電極７から電子キャリアが、p型コレクタ層４から正孔キャリアがn-型ドリフト層１にそれぞれ注入される。ここで、正孔キャリアはp型ウェル層２を介してエミッタ電極７へ抜ける電流経路が存在する為、その経路の抵抗を高くし、正孔キャリア抜け難くすることが、IGBTの伝導度変調を促進する為に必要である。そこで、本構造では、ｐ型ウェル層２の領域を特許文献１の構造に対し少なくした点に特徴があり、導通時に正孔キャリアの蓄積効果が高く、導通損失の小さいIGBTを実現できる。
特開２０１６－１３４５６８号公報 国際公開第２０１４／０３８０６４号
　これら従来のIGBTに対し、更なる損失低減を図るには、導通時とターンオフ時のドリフト領域における伝導度変調の制御性をさらに改善することが有効である。すなわち、導通時には伝導度変調を促進するため、キャリアの蓄積効果を高め、一方、ターンオフ直前においては、伝導度変調を抑制するため、キャリアの引き抜き効率を高めることのできる構造が必要である。
　しかしながら、図２１のIGBTでは、導通時の伝導度変調を高めることは困難であり、また図２２のIGBTでは、ターンオフ直前にキャリアを引き抜く作用に乏しく、これら構造による更なるIGBTの導通損失とターンオフ損失のトレードオフ関係の改善は難しかった。
　そこで、本発明の目的は、IGBTにおいて低導通損失と低スイッチング損失を両立し、低消費電力化が可能なIGBTとそれを適用した電力変換装置を提供することにある。
　上記課題を解決するため、本発明は、半導体基板の第１の主面に形成された第１導電型の半導体層と、前記第１導電型の半導体層に接し、前記第１の主面側に形成された第２導電型のウェル領域と、ゲート絶縁膜を介して前記第１導電型の半導体層および前記第２導電型のウェル領域に接し、前記第２導電型のウェル領域を挟んで互いに隣接して形成された第１ゲート電極および第２ゲート電極と、前記第２導電型のウェル領域の前記第１の主面側に形成された第１導電型のエミッタ領域と、前記第１導電型のエミッタ領域を貫通し、前記第２導電型のウェル領域と電気的に接続された第２導電型の給電領域と、前記第２導電型の給電領域を介して、前記第２導電型のウェル領域と電気的に接続されたエミッタ電極と、前記第１導電型の半導体層に接し、前記第１の主面側とは反対側の前記半導体基板の第２の主面側に形成された第２導電型のコレクタ層と、前記第２導電型のコレクタ層と電気的に接続されたコレクタ電極と、を備え、前記第１ゲート電極および前記第２ゲート電極の間隔は、各々に隣接する他のゲート電極との間隔よりも狭く、前記第１ゲート電極および前記第２ゲート電極の各々は、スイッチングゲート配線またはキャリア制御ゲート配線のいずれか一方と電気的に接続され、前記キャリア制御ゲート配線に接続されるゲート電極の数が前記スイッチングゲート配線に接続されるゲート電極の数よりも多いことを特徴とする。
　本発明によれば、IGBTにおいて、伝導度変調の制御性を高めることで、オン電圧とターンオフ損失のトレードオフ関係を改善し、低導通損失と低スイッチング損失を両立することができる。
　また、これにより、低消費電力化が可能なIGBTとそれを適用した電力変換装置を実現できる。
　上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。
本発明の第１の実施例である半導体装置の断面図である。 本発明の第１の実施例である半導体装置において、GSゲートとGCゲートに閾値電圧以上の電圧が印加され、IGBTが導通状態でのキャリア分布を概念的に示す図である。 本発明の第１の実施例である半導体装置において、GSゲートに閾値電圧以上の電圧が印加され、GCゲートに閾値電圧未満の電圧が印加され、IGBTが導通状態でのキャリア分布を概念的に示す図である。 本発明の第１の実施例である半導体装置に適用するターンオフ時の駆動波形と、それにより得られるIGBTのコレクタエミッタ間電圧波形、コレクタ電流波形、電流・電圧積を示す図である。 本発明により得られるIGBTのターンオフ損失と、GSゲートにより生成されるチャネル本数に対するGCゲートにより生成されるチャネル本数比率の相関を示す図である。 本発明の第２の実施例である半導体装置の断面図である。 本発明の第２の実施例である半導体装置の平面配置図である。 本発明の第２の実施例の変形例である半導体装置の断面図である。 本発明の第２の実施例の変形例である半導体装置の平面配置図である。 本発明の第３の実施例である半導体装置の断面図である。 本発明の第１の実施例である半導体装置が有する帰還容量を示す図である。 本発明の第３の実施例である半導体装置が有する帰還容量を示す図である。 本発明の第３の実施例の変形例である半導体装置の断面図である。 本発明の第４の実施例である半導体装置の駆動信号を示す図である。 本発明の第４の実施例の変形例（変形例１）である半導体装置の駆動信号を示す図である。 本発明の第４の実施例の変形例（変形例１）である半導体装置の駆動信号と、それにより得られるIGBTのコレクタエミッタ間電圧波形、コレクタ電流波形を示す図である。 本発明の第４の実施例の別の変形例（変形例２）である半導体装置の駆動信号を示す図である。 本発明の第４の実施例の別の変形例（変形例２）である半導体装置の駆動信号と、それにより得られるIGBTのコレクタエミッタ間電圧波形、コレクタ電流波形を示す図である。 本発明の第５の実施例である電力変換装置の回路構成を示す図である。 本発明の第５の実施例の変形例（変形例１）である電力変換装置の回路構成を示す図である。 本発明の第５の実施例の別の変形例（変形例２）である電力変換装置の回路構成を示す図である。 本発明の第５の実施例の他の変形例（変形例３）である電力変換装置の回路構成を示す図である。 従来技術を適用した電力変換装置の回路構成を示す図である。 特許文献１に記載の従来技術を適用した半導体装置の断面図である。 特許文献２に記載の従来技術を適用した半導体装置の断面図である。
　以下、図面を参照して本発明の実施例について説明する。なお、各図面において、同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。また、図中のn-、nという表記は、半導体層がn型であることを示し、かつこの順に不純物濃度が相対的に高いことを示す。同様に、p-、pという表記は、半導体層がp型であることを示し、かつこの順に不純物濃度が相対的に高いことを示す。
　図１から図５を参照して、本発明の第１実施形態の絶縁ゲート型（ゲート制御型）の半導体装置（IGBT）１００について説明する。図１は本実施例のIGBT１００の一部断面図である。
　本実施例は、図１に示すように、トレンチゲート形状で、２つの独立した制御が可能なゲート（GS，GC）を有するIGBTであり、n-型ドリフト層１に縦方向で隣接するp型ウェル層２、p型ウェル層２とは反対側においてn-型ドリフト層１と縦方向で隣接するp型コレクタ層４を備える。さらに、p型ウェル層２の上部には、p型給電層１２とn型エミッタ層３が隣接して存在する。そして、これらp型ウェル層２、n型エミッタ層３は、ゲート絶縁膜（ゲート酸化膜）５を介してゲート電極を有するトレンチゲート型の第一の絶縁ゲート（GSゲート）６とトレンチゲート型の第二の絶縁ゲート(GCゲート)１３と接している。
　エミッタ電極７は、下に凸のトレンチ形状を有して、p型給電層１２とn型エミッタ層３と接している。また、厚い絶縁膜１６を介して、第一の絶縁ゲート電極（GSゲート）６、および第二の絶縁ゲート電極（GCゲート）１３とは、電気的に分離されている。また、エミッタ電極７と、p型ウェル層２は、p型給電層１２を介して電気的に接続される。さらに、コレクタ電極８は、p型コレクタ層４と、電気的に接続される。さらに、GSゲート６に対するGCゲート１３の本数比率は１以上となる様に配置される。本実施例の図１においては、その比率が２（GS：GC＝１：２）となる様に配置されている。なお、ここで用いる半導体層は、ケイ素（シリコン：Si）もしくは炭化ケイ素（SiC）から形成され、ゲート絶縁膜５は二酸化ケイ素（SiO2）から形成される。また、n-型ドリフト層１とエミッタ電極７の間において、p型ウェル層２、GSゲート６、GCゲート１３が形成されない領域は、p型フローティング層またはn-型ドリフト層１５となっている。
　次に、本実施例の半導体装置（IGBT）１００の動作について、図２および図３を参照して説明する。図２は、GSゲート６とGCゲート１３に、p型ウェル層２に反転層である電子層を生成させる電圧を印加し、さらにコレクタ電極８とエミッタ電極７の間に導通させる順方向電圧を印加した際の電子と正孔のキャリアの分布を模式的に示している。ここで、GSゲート６とGCゲート１３に印加する電圧は、例えば閾値電圧以上の正電圧である。この電圧によって、p型ウェル層２のGSゲート６とGCゲート１３に接するゲート絶縁膜５の界面では、ゲート電圧による反転化が生じて電子が蓄積されたチャネル層が形成される。
　このチャネル層を経由して、エミッタ電極７から、チャネル層を介しn-型ドリフト層１に電子が注入される。そして、n-型ドリフト層１において、注入された電子に誘発され、p型コレクタ層４から正孔が注入されて、n-型ドリフト層１内部で伝導度変調９４が生じてIGBTの順方向電圧が低下する。
　ここで、GSゲート６とGCゲート１３において、p型ウェル層２は、片側平面にのみ配置され、もう片側平面はフローティング電位のp型層もしくはn-型ドリフト層１５が配置される。すなわち１つのトレンチゲートに対してチャネル層は１つ形成されることとなる。そして、図１に示すように、p型ウェル層２が配置される側のゲート電極の間隔aは、p型ウェル層２が配置されない側のゲート電極の間隔ｂに対し短くなる様に配置される。（ａ＜ｂ）これにより、導通状態において、p型コレクタ層４から注入された正孔キャリアに対し、エミッタ電極７への電流経路となるp型ウェル層２の領域が狭まり、その部位の抵抗が高まる為、正孔キャリアの蓄積効果が高まり、IGBTの伝導度変調効果を促進することができる。したがって、本構造の半導体装置（IGBT）１００とGSゲート６並びにGCゲート１３に対する電圧の制御によって、IGBT導通時の導通損失を低減することができる。
　次に、GSゲート６にp型ウェル層２にチャネルを形成する電圧を、GCゲート１３にp型ウェル層２にチャネルを形成しない閾値電圧未満の電圧を印加した際の動作を、図３を用いて説明する。ここで、p型ウェル層２にチャネルを形成しない電圧とは、例えば閾値電圧よりも低い負電圧である。これら電圧を印加することで、GSゲート６と接するp型ウェル層２の絶縁膜界面には、反転層である電子層によってチャネルが形成され、一方、GCゲート１３と接するp型ウェル層２の絶縁膜界面には、正孔の蓄積層が形成される。
　この状態でコレクタ電極８とエミッタ電極７の間に導通させる順方向電圧を印加すると、GSゲート６界面のチャネル層を介してエミッタ電極７から電子キャリアがn-型ドリフト層１に注入され、p型コレクタ層４から正孔キャリアを引き出す一方で、n-型ドリフト層１内部の正孔キャリアの一部が、GCゲート１３界面の正孔蓄積層を介してエミッタ電極７に排出される。したがって、GSゲート６とGCゲート１３の両方に、p型ウェル層２にチャネルを形成する電圧を印加した時よりも、n-型ドリフト層１の正孔キャリア濃度を低減することができ、IGBTの伝導度変調効果を抑制することができる。すなわち、IGBTが導通状態において、GCゲート１３に対する印加電圧を制御することで、IGBT内部のキャリア濃度を制御することができる。
　ここで、IGBTが導通状態から非導通状態へ移行するターンオフ動作を考えると、非導通状態へ移行する際の電流と電圧の変化は、導通時に伝導度変調に寄与していたキャリア量に依存することから、IGBT内部のキャリア濃度を制御できる本構造と電圧制御によって、ターンオフ損失を低減することができる。そして、GCゲート１３に印加する電圧によって生成されるチャネル本数を、GSゲート６に印加する電圧によって生成されるチャネル本数に対し、高めることを特徴とした本実施例では、GCゲートの印加電圧による伝導度変調の制御性を高めることができ、したがって、低い導通損失を維持し、ターンオフ損失の低減を図ることが可能である。
　次に、図４を参照して、導通時及びターンオフ時における本発明の効果を説明する。図４に、GSゲートの駆動信号１８、GCゲートの駆動信号１９、IGBTのコレクタエミッタ間電圧波形２０、IGBTのコレクタ電流波形２１、IGBTの電流・電圧積２２、を上から順に並べる。ここで、IGBTのコレクタ電流波形２１、IGBTのコレクタエミッタ間電圧波形２０、IGBTの電流・電圧積２２において示される実線２９は、本発明の第１実施形態（実施例１）を適用した構造で得られる波形であり、一方、点線２８は、従来のIGBTで得られる波形である。IGBTが導通期間２３においては、GSゲート、GCゲート共に閾値電圧２６以上の信号が入力され、コレクタエミッタ間電圧２０は低く、小さな導通損失性能を実現できる。
　次に、ターンオフ直前の期間２４において、GCゲートの駆動信号１９をGSゲート信号１８に先行して閾値電圧２６以下に下げる。これによって、IGBT内部のキャリア濃度が低減して伝導度変調効果は抑制され、一時的にコレクタエミッタ間電圧２０が上昇する。
　次に、ターンオフ期間２５において、GSゲートの駆動信号１８が閾値電圧２６未満に下がると、IGBTのキャリア注入は停止し、コレクタエミッタ間に印加された電源電圧によってIGBT内部では空乏化が進み、コレクタエミッタ間電圧２０は上昇し、また、キャリアが吐き出されてコレクタ電流２１は低減する。
　ここで、本発明の実線波形２９は、従来の点線波形２８に対し、短い時間で変化が生じ、すなわち、高速なターンオフが行われる。これはターンオフ直前の期間２４における、GCゲートの電圧制御によって、キャリア濃度が低くなっており、IGBTの空乏化とキャリアの排出が高速に行われる為である。IGBTの電力損失は、電流・電圧積２２の時間積分で導出されることから、高速なターンオフによって電力損失を低減できることを示している。すなわち、本実施例により示された２つのゲートを有するIGBTの構造と、それらの制御信号によって、低い導通損失と低いターンオフ損失を両立できることを示している。
　図５に、GCゲートへの電圧印加により形成されるチャネル本数とGSゲートへの電圧印加により形成されるチャネル本数の比率と損失の相関を示す。本図には、ターンオフ直前の期間２４において、GCゲートにのみ閾値電圧未満の電圧を印加することで生じる導通損失の上昇量３０、ターンオフ期間２５における電圧・電流の時間変化によるターンオフスイッチング損失３１、さらにそれらの和で定義される合計ターンオフ損失３２とGC/GSチャネル本数の比率の相関を示す。
　図５に示すように、GC/GSチャネル本数の比率を増加することで、キャリア濃度が低減することによる一時的な導通損失上昇は増加傾向を示す一方、スイッチングの高速化によって大きくターンオフ損失は低減できる。そして、GC/GSチャネル本数の比率を従来の１よりも大きくした際に最も合計ターンオフ損失を下げることができる。即ち、上記特許文献１や特許文献２に示された２つの独立したゲートを有するIGBTに対し、本発明を適用することで、高い損失低減効果を導出することが可能である。
　以上より、デュアルゲート型IBGTに本発明を適用することで、低導通損失と低ターンオフ損失を両立した低損失なIGBTを実現可能であることを示した。
　図６Ａおよび図６Ｂを参照して、本発明の第２実施形態の絶縁ゲート型（ゲート制御型）の半導体装置（IGBT）２００について説明する。図６Ａは本実施例のIGBTの一部断面図であり、また図６Ｂは本実施例のIGBTの平面配置図であり、図６Ｂ中のＡ－Ａ’部の断面が図６Ａの断面図に該当する。
　本実施例は、トレンチゲート形状で、２つの独立した制御が可能なゲートを有するIGBTであり、n-型ドリフト層１に縦方向で隣接するp型ウェル層２、p型ウェル層２とは反対側においてn-型ドリフト層１と縦方向で隣接するp型コレクタ層４を備える。さらに、p型ウェル層２の上部には、p型給電層１２とn型エミッタ層３が隣接して存在する。そして、これらp型ウェル２、n型エミッタ層３は、ゲート絶縁膜（ゲート酸化膜）５を介してゲート電極を有するトレンチゲート型の第一の絶縁ゲート（GSゲート）６とトレンチゲート型の第二の絶縁ゲート（GCゲート）１３と接している。
　エミッタ電極７は、下に凸のトレンチ形状を有して、p型給電層１２とn型エミッタ層３と接している。また、厚い絶縁膜１６を介して、第一の絶縁ゲート電極（GSゲート）６、および第二の絶縁ゲート電極（GCゲート）１３とは、電気的に分離されている。また、エミッタ電極７と、p型ウェル層２は、p型給電層１２を介して電気的に接続される。さらに、コレクタ電極８は、p型コレクタ層４と、電気的に接続される。さらに、GSゲート６に対するGCゲート１３の本数比率は１以上となる様に配置される。本実施例の図６Ａにおいては、その比率が２（GS：GC＝１：２）となる様に配置されている。なお、ここで用いる半導体層は、ケイ素（シリコン：Si）もしくは炭化ケイ素（SiC）から形成され、ゲート絶縁膜５は二酸化ケイ素（SiO2）から形成される。また、n-型ドリフト層１とエミッタ電極７の間において、p型ウェル層２、GSゲート６、GCゲート１３が形成されない領域は、p型フローティング層またはn-型ドリフト層１５となっている。
　本実施例は、p型ウェル層２を挟む２つのGSゲート６とGCゲート１３が、互いに独立した制御が可能である特徴を有する。図６Ｂの平面図に示す様に、２つのゲート６と１３は、各々に独立した電気的な信号を導入できる２つのゲート配線である、GSゲート配線４０とGCゲート配線４１にそれぞれ接続される。ここで各ゲート配線と各ゲート電極は、コンタクト層４２を介して接続され、また、複数存在するゲート電極は、このコンタクト層４２を介して各ゲート配線に束ねられ、２本のGSゲート配線４０とGCゲート配線４１に与えられた入力信号が、各ゲート電極へ伝達される。
　ここで、コンタクト層４２が配置される場所は、IGBT動作が生じるアクティブ領域の終端部であり、この終端部でのコンタクト層４２をGSゲート配線４０と重ねる様に配置すれば、ゲート電極にはGSの信号が送られ、一方、コンタクト層４２をGCゲート配線４１と重ねる様に配置すれば、ゲート電極にはGCの信号を送ることが可能となる。すなわち、本発明の本実施形態によれば、コンタクト層４２の配置によって、ゲート電極をGC、GSのいずれの機能にするかを選択することが可能である。
　図７Ａおよび図７Ｂを参照して、本実施例の変形例を説明する。図７Ａおよび図７Ｂは、GSゲート６とGCゲート１３に電圧を与えることで形成されるチャネルの本数比を、コンタクト層４２の配置により変更した例である。図７Ａは本変形例のIGBT２０１の断面図であり、また図７Ｂは本変形例のIGBT２０１の平面配置図であり、図７Ｂ中のＡ－Ａ’部の断面が図７Ａの断面図に該当する。
　本構造では、図７Ｂ中における中央に配置された２つのコンタクト層４２を、GCゲート配線４１と重なる様に配置した。これにより中央部のゲート電極はGCゲート６の機能を有することとなり、図７Ａに示す様に、GSゲート６とGCゲート１３に電圧を与えることで形成されるチャネルの本数の比率（GC/GSチャネル本数の比率）を、図６Ａに示した構造に対し上昇することができる。このように、本発明によれば、コンタクト層の配置を調整することで、GSによるチャネル本数とGCによるチャネル本数の比率を任意に調整することができる。
　なお、IGBTのターンオフ損失を最も下げるための調整パラメータとしてGSとGCのチャネル本数比が重要であることは図５にて述べた通りであり、その最適比率は、n-型ドリフト層１の深さ方向の厚さ等、様々なIGBT構造の寸法や不純物濃度等によって異なる。従って、本発明によれば、低い導通損失を維持すると共に、GCへの印加バイアスによる伝導度変調の抑制効果を引き出せる最適なチャネル本数比率を実現でき、低導通損失と低ターンオフ損失を両立するに最適なIGBT構造を提供することが可能である。
　図８から図９Ｂを参照して、本発明の第３実施形態の絶縁ゲート型（ゲート制御型）の半導体装置（IGBT）３００について説明する。図８は本実施例のIGBT３００の断面図である。
　本実施例はトレンチに対してゲート電極を側壁にのみ配置したサイドゲート形状に関するものであり、また、２つの独立した制御が可能なゲートを有するIGBTである。n-型ドリフト層１に縦方向で隣接するp型ウェル層２、p型ウェル層２とは反対側においてn-型ドリフト層１と縦方向で隣接するp型コレクタ層４を備える。さらに、p型ウェル層２の上部には、p型給電層１２とn型エミッタ層３が隣接して存在する。そしてこれらp型ウェル層２、n型エミッタ層３は、ゲート絶縁膜（ゲート酸化膜）５を介してゲート電極を有するサイドゲート型の第一の絶縁ゲート（GSゲート）６とサイドゲート型の第二の絶縁ゲート(GCゲート)１３と接している。
　エミッタ電極７は、下に凸のトレンチ形状を有して、p型給電層１２とn型エミッタ層３と接している。また、厚い絶縁膜１６を介して、第一の絶縁ゲート電極（GSゲート）６、および第二の絶縁ゲート電極（GCゲート）１３とは、電気的に分離されている。また、エミッタ電極７と、p型ウェル層２は、p型給電層１２を介して電気的に接続される。さらに、コレクタ電極８は、p型コレクタ層４と、電気的に接続される。さらに、GSゲート６に対するGCゲート１３の本数比率は１以上となる様に配置される。本実施例の図８においては、その比率が２（GS：GC＝１：２）となる様に配置されている。なお、ここで用いる半導体層は、ケイ素（シリコン：Si）もしくは炭化ケイ素（SiC）から形成され、ゲート絶縁膜５は二酸化ケイ素（SiO2）から形成される。
　さらに、本実施例では、GSゲート６とGCゲート１３において、p型ウェル層２は、片側平面にのみ配置され、もう片側平面は厚い絶縁膜１６が配置されたサイドゲート形状から構成される。すなわち、１つのサイドゲートに対してチャネル層は１つ形成されることとなる。そして、p型ウェル層２が配置される側のゲート電極の間隔ａは、p型ウェル層２が配置されない側のゲート電極の間隔ｂに対し短くなる様に配置される。（ａ＜ｂ）これにより、導通状態において、p型コレクタ層４から注入された正孔キャリアに対し、エミッタ電極７への電流経路となるp型ウェル層２の領域が狭まり、その部位の抵抗が高まる為、正孔キャリアの蓄積効果が高まり、IGBTの伝導度変調効果を促進することができる。したがって、本構造の半導体装置（IGBT）３００とGSゲート６並びにGCゲート１３に対する電圧の制御によって、IGBT導通時の導通損失を低減することができる。
　本実施例によれば、実施例１に記載されたIGBT１００よりも、さらにターンオフ時やターンオン時にスイッチング損失を低減することができる。これはサイドゲート形状によってIGBTのコレクタ・ゲート間に寄生的に存在する帰還容量が小さくなることに因る。
　図９Ａ，図９Ｂに、それぞれ実施例１，実施例３におけるトレンチゲート型とサイドゲート型のIGBTの断面と、それらに対応する帰還容量を図示する。図９Ａのトレンチゲート型においては、トレンチゲートの下部におけるゲート電極（GSゲート６）とゲート絶縁膜５とn-型ドリフト層１とで形成されるMOS容量に加え、p型ウェル層２に対向する平面、即ちp型フローティング層またはn-型ドリフト層１５とゲート絶縁膜５とGSゲート６とで形成されるMOS容量が並列に配置される。
　これによりトレンチゲート型IGBTの帰還容量４３は大きく、IGBTがターンオフやターンオンスイッチングする際、この容量を充電するミラー期間が発生して、高速な電流・電圧の変化を妨げ、損失を上昇する要因となる。
　一方、図９Ｂのサイドゲート型においては、p型ウェル層２に対向する平面は厚い絶縁膜１６が配置されており、容量成分は存在しない。従って、帰還容量４４は、サイドゲートの下部におけるゲート電極（GSゲート６）とゲート絶縁膜５とn-型ドリフト層１とで形成されるMOS容量のみで形成され、トレンチゲート型に対し、その容量値は小さい。従って、トレンチゲート型に対して、スイッチングの際、より高速な電流・電圧の変化が起こり、損失が小さくなる。
　図１０を参照して、本実施例の変形例を説明する。図１０は、サイドウォール形状を有したGSゲート６とGCゲート１３を備えるIGBT３０１を示している。半導体の製造プロセスの制約上、サイドゲート型のIGBT構造は、このようなサイドウォール形状をもったGSゲート６とGCゲート１３により実現され、帰還容量の小さい特長を引き出すことが可能となる。
　以上より、本実施例によれば、実施例１に示す低ターンオフ損失の効果をさらに高めることができ、導通損失とターンオフ損失をさらに低減した高効率な性能を有するIGBTを実現することができる。
　図１１を参照して、本発明の第４実施形態の絶縁ゲート型（ゲート制御型）の半導体装置の駆動信号（制御方法）について説明する。ここで、対象とした半導体装置とは、本発明の実施例１から実施例３に示された２つの独立した制御が可能なゲートを有するIGBTである。
　非導通期間４５においては、GSゲートの駆動信号１８、GCゲートの駆動信号１９は共に閾値電圧２６未満であり、チャネルは形成されず、コレクタエミッタ間には高電圧が印加される。次に、ターンオン期間４６で、GSゲートの駆動信号１８、GCゲートの駆動信号１９は共に閾値電圧２６以上の電圧が印加されてチャネルが形成される。これによりIGBTは導通状態となる。導通期間２３においては、GSゲート１８、GCゲート１９の電圧は閾値電圧２６以上が印加される状態が継続される。IGBTの伝導度変調が促進し、低導通損失が実現される。
　次に、ターンオフ直前の期間２４において、GCゲートの駆動信号１９のみ、閾値電圧２６未満の電圧が印加される。これによって、GCゲート１９によるチャネルは消滅し、生成される蓄積層を介してドリフト領域の正孔キャリアがエミッタへ引き抜かれ、ドリフト領域のキャリア濃度が低下した状態が一時的に形成される。なお、この期間（ターンオフ直前の期間２４）は10μ秒から100μ秒が望ましい。次に、ターンオフ期間２５において、GSゲート１８にも閾値電圧２６未満の電圧が印加され、IGBTは非導通状態に移行する。ここで、直前にキャリア濃度が低減した状態が形成されていた効果によって、高速にコレクタエミッタ間電圧の上昇と電流の低下が生じ、ターンオフ損失を低下する効果を導出できる。
　次に、図１２および図１３を参照して、本実施例（本発明の第４実施形態）の第一の変形例を説明する。ここにおいても、対象とする半導体装置は、本発明の実施例１から３に示された２つの独立した制御が可能なゲートを有するIGBTである。
　本変形例では、図１２に示すように、非導通期間４５においては、GSゲートの駆動信号１８、GCゲートの駆動信号１９は共に閾値電圧２６以下であり、チャネルは形成されず、コレクタエミッタ間には高電圧が印加される。次に、ターンオン期間４６において、GSゲート１８のみを先行して閾値電圧２６以上の電圧を印加する。これによって、GSゲート側のみチャネルが形成され、IGBTが導通状態にとなるが、GCとGSを同時に閾値電圧２６以上とした場合に対して、IGBTのトランスコンダクタンス（gm）を低い状態にてターンオンすることができる。これによって、ターンオンすることで生じるコレクタエミッタ間電圧の時間変化dv/dtを下げることができて、このdv/dtによるパワーモジュールのアプリケーション上課題である誘導ノイズや、モータ絶縁といった課題に対処できる。
　また、図１１に示すGSゲート１８とGCゲート１９を同時に閾値電圧２６以上とするターンオン駆動では、このdv/dt制御の為、IGBTのゲートに抵抗の接続が必要であり、このゲート抵抗によって、IGBTのコレクタ電流の変化di/dtの低減が難しくターンオン損失が高くなる副作用があった。
　図１３は、GSゲート１８とGCゲート１９を同時に閾値電圧２６以上とするターンオン駆動と、GCゲート１９に先行してGSゲート１８を閾値電圧２６以上とする図１２に示したターンオン駆動による、コレクタエミッタ間電圧波形２０とコレクタ電流波形２１の時間変化を示す。図中の点線が前者の駆動により生じる波形４７であり、図中の実線が後者の駆動により生じる波形４８である。
　本実施例の第一の変形例（図１２）のように、GCゲート１９に先行してGSゲート１８を閾値電圧２６以上とするターンオン駆動によって、dv/dtを維持し、di/dtを高くすることができ、これによりターンオン損失を低減することが可能である。なお、このターンオン期間４６の時間は0.5μ秒から10μ秒であることが望ましい。また、導通期間２３、ターンオフ直前の期間２４、ターンオフ期間２５における駆動方式は、図１２と同じであり、これにより低い導通損失と低いターンオフ損失も同時に得ることができる。
　次に、図１４および図１５を参照して、本実施例（本発明の第４実施形態）の第二の変形例を説明する。ここにおいても、対象とする半導体装置は、本発明の実施例１から実施例３に示された２つの独立した制御が可能なゲートを有するIGBTである。
　本変形例では、図１４に示すように、非導通期間４５においては、GSゲートの駆動信号１８、GCゲートの駆動信号１９は共に閾値電圧２６未満であり、チャネルは形成されず、コレクタエミッタ間には高電圧が印加される。次に、ターンオン期間４６において、まず、GSゲート１８とGCゲート１９に、同時に閾値電圧２６以上の電圧を印加する。次に、GCゲート１９のみを一旦閾値電圧２６未満に落とし、その後再び、GCゲート１９を閾値電圧２６以上とする。
　このタイミングについて図１５を用いて詳細に説明する。まずターンオン期間４６においてGSゲート１８とGCゲート１９に、同時に閾値電圧２６以上の電圧を印加することで、チャネルがGSとGCにより形成されてIGBT内部にキャリアが注入され、コレクタ電流が流れる。そのコレクタ電流波形２１が一定となると、コレクタエミッタ間電圧波形２０の低下が始まる。その瞬間に、GCゲートの駆動信号１９のみを一旦閾値電圧２６未満に落とし、さらにコレクタエミッタ間電圧２０が充分に下がってIGBTのオン電圧近傍で安定した後に、再びGCゲートの駆動信号１９を閾値電圧２６以上とする。この制御による効果は以下通りである。
　まず、コレクタ電流２１が上昇しdi/dtが上昇する期間において、GSゲート１８とGCゲート１９の両側にチャネルを生成しキャリアの注入効率を高めることで、di/dtを高めることができる。一方、電圧が低下しdv/dtが上昇する期間においては、GSゲート１８の片側にのみチャネルを生成してキャリアを注入する方式をとることで、IGBTのトランスコンダクタンス（gm）を下げて適当に抑制されたdv/dtを実現できる。
　図１５には、図１１に示したGSゲートの駆動信号１８、GCゲートの駆動信号１９を同時に閾値電圧２６以上とするターンオン駆動と、図１２に示したGCゲートの駆動信号１９に先行してGSゲートの駆動信号１８を閾値電圧２６以上とするターンオン駆動と、図１４に示したGSゲートの駆動信号１８とGCゲートの駆動信号１９を同時に閾値電圧２６以上とした後、GCゲートの駆動信号１９を一旦閾値電圧２６未満に落とし、その後再びGCゲートの駆動信号１９を閾値電圧２６以上に上昇するターンオン駆動を適用した際の、コレクタエミッタ間電圧波形２０とコレクタ電流波形２１の時間変化を示す。図１５の点線が図１１の駆動により生じるターンオン波形４７であり、細実線が図１２の駆動により生じるターンオン波形４８であり、また太実線が図１４の駆動により生じるターンオン波形４９である。
　GCゲート１９に先行してGSゲート１８を閾値電圧２６以上とする期間を設けることで、dv/dtを適当な値に調整でき、またコレクタ電流２１が変化する期間は、GSゲート１８，GCゲート１９共に閾値電圧２６以上の電圧を印加することで、di/dtを最も高めることができる。
　これにより、ターンオン損失を低減することが可能である。なお、このターンオン期間４６の時間は0.5μ秒から10μ秒であることが望ましい。また、導通期間２３、ターンオフ直前の期間２４、ターンオフ期間２５における駆動方式は、図１１と同じであり、これにより低い導通損失と低いターンオフ損失も同時に得ることができる。
　以上より、本発明を適用することで、低導通損失と低ターンオフ損失に加え、低ターンオン損失を有するIGBTを実現可能であることを示した。
　図１６を参照して、本発明の第５実施形態である電力変換装置５００について説明する。本実施例の電力変換装置５００は、図１６に示すように、制御回路６４からのIGBT用指令信号に応じて上下アームのIGBT７６と、ダイオード６６を駆動する駆動回路６７を含む。
　ここで、IGBT７６は、本発明の実施例１から実施例４に示された２つの独立した制御が可能なGSゲート端子７７とGCゲート端子７８を有する半導体装置（IGBT１００，２００，２０１，３００，３０１）である。
　また、駆動回路６７は、制御回路６４からの入力を、IGBTのゲートの入力信号に変換するレベルシフト回路が主なものである。本実施例の電力変換装置（駆動装置）５００は、モータを主とした誘導性負荷６８を駆動するインバータであり、直流電圧（電力）６９をU相、V相、W相の三相交流電圧（電力）に変換して、三相交流電圧（電力）を誘導性負荷６８に送信する機能を果たす。
　また、制御回路６４では、誘導性負荷６８を駆動する為のタイミング信号を生成する機能と共に、IGBTの低損失性能を生み出すため、GSゲート端子７７とGCゲート端子７８に最適な駆動電圧を送る為のタイミング信号を生成する機能を有する。また、これら全ての上下アームのIGBT７６に対して、本実施例を例とした本発明を適用するものとなる。実施例１から実施例４にて示した本発明によるIGBTの低損失性能によって、電力損失の小さい高効率な電力変換装置を実現できる。
　次に、図１７を参照して、本実施例（本発明の第５実施形態）の第一の変形例を説明する。本変形例の電力変換装置５０１は、ダイオードに、主にSiC結晶を主としたショットキーバリアダイオード８１を適用した例である。また、本変形例は、制御回路６４からのIGBT用指令信号に応じて上下アームのIGBT７６と、ショットキーバリアダイオード８１を駆動する駆動回路６７を含む。
　ここで、IGBT７６は、本発明の実施例１から実施例４に示された２つの独立した制御が可能なGSゲート端子７７とGCゲート端子７８を有する半導体装置（IGBT１００，２００，２０１，３００，３０１）である。
　また、駆動回路６７は、制御回路６４からの入力を、IGBTのゲートの入力信号に変換するレベルシフト回路が主なものである。本変形例の電力変換装置（駆動装置）５０１は、モータを主とした誘導性負荷６８を駆動するインバータであり、直流電圧（電力）６９をU相、V相、W相の三相交流電圧（電力）に変換して、三相交流電圧（電力）を誘導性負荷６８に送信する機能を果たす。
　また、制御回路６４では、誘導性負荷６８を駆動する為のタイミング信号を生成する機能と共に、IGBTの低損失性能を生み出すため、GSゲート端子７７とGCゲート端子７８に最適な駆動電圧を送る為のタイミング信号を生成する機能を有する。また、これら全ての上下アームのIGBT７６に対して、本実施例を例とした本発明を適用するものとなる。さらに、これら全ての上下アームのダイオードに対して、ショットキーバリアダイオード８１を適用するものとなる。実施例１から実施例４にて示した本発明によるIGBTの低損失性能と、主にSiC結晶を主としたショットキーバリアダイオードによる低スイッチング損失性能によって、電力損失の小さい高効率な電力変換装置を実現できる。
　図１８を参照して、本実施例（本発明の第５実施形態）の第二の変形例を説明する。本変形例の電力変換装置５０２は、ダイオードに、導通時とスイッチング時のキャリア濃度を動的に制御できる絶縁ゲート制御型のダイオード８２を適用した例である。
　また、本変形例は、制御回路６４からのIGBT用指令信号に応じて上下アームのIGBT７６と、絶縁ゲート制御型ダイオード８２を駆動する駆動回路６７を含む。
　ここで、IGBT７６は、本発明の実施例１から実施例４に示された独立した制御が可能な２つのGSゲート端子７７とGCゲート端子７８を有する半導体装置（IGBT１００，２００，２０１，３００，３０１）である。
　また、駆動回路６７は、制御回路６４からの入力を、IGBTのゲートの入力信号に変換するレベルシフト回路が主なものである。本変形例の電力変換装置（駆動装置）５０２は、モータを主とした誘導性負荷６８を駆動するインバータであり、直流電圧（電力）６９をU相、V相、W相の三相交流電圧（電力）に変換して、三相交流電圧（電力）を誘導性負荷６８に送信する機能を果たす。
　また、制御回路６４では、誘導性負荷６８を駆動する為のタイミング信号を生成する機能と共に、IGBTの低損失性能を生み出すため、GSゲート端子７７とGCゲート端子７８に最適な駆動電圧を送る為のタイミング信号を生成する機能を有する。さらに、絶縁ゲート型ダイオードの低損失性能を生み出すため、そのダイオードの絶縁ゲート端子８３に最適な駆動電圧を送る為のタイミング信号を生成する機能を有する。
　また、これら全ての上下アームのIGBT７６に対して、本実施例を例とした本発明を適用するものとなる。さらに、これら全ての上下アームのダイオードに対して、絶縁ゲート制御型ダイオード８２を適用するものとなる。実施例１から実施例４にて示した本発明によるIGBTの低損失性能と、絶縁ゲート制御型ダイオードによる低スイッチング損失性能によって、電力損失の小さい高効率な電力変換装置を実現できる。
　図１９を参照して、本実施例（本発明の第５実施形態）の第三の変形例を説明する。本変形例の電力変換装置５０３は、ダイオードに、導通時とスイッチング時のキャリア濃度を動的に制御できる２つの絶縁ゲートから構成された絶縁ゲート制御型のダイオード８４を適用した例である。
　また、本変形例は、制御回路６４からのIGBT用指令信号に応じて上下アームのIGBT７６と、２つの絶縁ゲートから構成された絶縁ゲート制御型ダイオード８４を駆動する駆動回路６７を含む。
　ここで、IGBT７６は、本発明の実施例１から実施例４に示された独立した制御が可能な２つのGSゲート端子７７とGCゲート端子７８を有する半導体装置（IGBT１００，２００，２０１，３００，３０１）である。
　また、駆動回路６７は、制御回路６４からの入力を、IGBTのゲートの入力信号に変換するレベルシフト回路が主なものである。本変形例の電力変換装置（駆動装置）５０３は、モータを主とした誘導性負荷６８を駆動するインバータであり、直流電圧（電力）６９をU相、V相、W相の三相交流電圧（電力）に変換して、三相交流電圧（電力）を誘導性負荷６８に送信する機能を果たす。
　また、制御回路６４では、誘導性負荷６８を駆動する為のタイミング信号を生成する機能と共に、IGBTの低損失性能を生み出すため、GSゲート端子７７とGCゲート端子７８に最適な駆動電圧を送る為のタイミング信号を生成する機能を有する。さらに、２つの絶縁ゲートから構成された絶縁ゲート型ダイオード８４の低損失性能を生み出すため、そのダイオードの２つの絶縁ゲート端子（第一絶縁ゲート端子８５，第二絶縁ゲート端子８６）に最適な駆動電圧を送る為のタイミング信号を生成する機能を有する。
　また、これら全ての上下アームのIGBT７６に対して、本実施例を例とした本発明を適用するものとなる。さらに、これら全ての上下アームのダイオードに対して、２つの絶縁ゲートから構成された絶縁ゲート制御型ダイオードを適用するものとなる。実施例１から実施例４にて示した本発明によるIGBTの低損失性能と、２つの絶縁ゲートから構成された絶縁ゲート制御型ダイオードによる低スイッチング損失性能によって、電力損失の小さい高効率な電力変換装置を実現できる。
　なお、本発明は、エアコンや電子レンジなどの小電力機器から、自動車、鉄道や製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体装置、半導体回路の駆動装置並びに電力変換装置に適用することができる。
　また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　また、本発明は、以下の特徴も有している。
　［付記１］
　半導体装置の制御方法であって、
　前記半導体装置は、互いに独立して制御が可能なスイッチングゲート電極とキャリア制御ゲート電極を備えるデュアルゲート型IGBTであり、
　前記スイッチングゲート電極および前記キャリア制御ゲート電極の間隔は、各々に隣接する他のゲート電極との間隔よりも狭く、かつ、前記キャリア制御ゲート電極の数は前記スイッチングゲート電極の数よりも多く、
　前記デュアルゲート型IGBTを駆動させる際に、
　（ａ）前記スイッチングゲート電極および前記キャリア制御ゲート電極の両方に閾値電圧以上の電圧を印加する第１の状態と、
　（ｂ）前記スイッチングゲート電極に閾値電圧以上の電圧を印加し、前記キャリア制御ゲート電極に閾値未満の電圧を印加する第２の状態と、
　（ｃ）前記スイッチングゲート電極および前記キャリア制御ゲート電極の両方に閾値未満の電圧を印加する第３の状態と、
を有することを特徴とする半導体装置の制御方法。
　［付記２］
　付記１に記載の半導体装置の制御方法であって、
　前記デュアルゲート型IGBTが導通状態から非導通状態に移行する際、前記（ａ），前記（ｂ），前記（ｃ）の順に移行することを特徴とする半導体装置の制御方法。
　［付記３］
　付記１に記載の半導体装置の制御方法であって、
　前記デュアルゲート型IGBTが非導通状態から導通状態に移行する際、前記（ｃ），前記（ｂ），前記（ａ）の順に移行することを特徴とする半導体装置の制御方法。
　［付記４］
　付記１に記載の半導体装置の制御方法であって、
　前記デュアルゲート型IGBTが非導通状態から導通状態に移行する際、前記（ｃ），前記（ａ），前記（ｂ），前記（ａ）の順に移行することを特徴とする半導体装置の制御方法。
　［付記５］
　付記１から付記４のいずれかに記載の半導体装置の制御方法であって、
　前記デュアルゲート型IGBTが導通状態から非導通状態に移行する際、前記（ｂ）を経過する時間は１０μ秒以上であることを特徴とする半導体装置の制御方法。
　［付記６］
　付記１から付記５のいずれかに記載の半導体装置の制御方法であって、
　前記デュアルゲート型IGBTが非導通状態から導通状態に移行する際、前記（ｂ）を経過する時間は０．５μ秒以上であることを特徴とする半導体装置の制御方法。
　［付記７］
　スイッチング素子となるIGBTと、
　前記IGBTと逆並列に接続され、整流素子となるダイオードと、
　前記IGBTの駆動信号を出力する制御回路と、
　前記制御回路からの駆動信号を、前記IGBTのゲートの入力信号に変換する駆動回路と、
を備える電力変換装置であって、
　前記IGBTは、特許請求の範囲に記載の請求項１から１０のいずれか１項に記載の半導体装置を用いることを特徴とする電力変換装置。
　［付記８］
　付記７に記載の電力変換装置であって、
　前記ダイオードは、半導体基体として炭化ケイ素を用いるショットキーバリアダイオードであることを特徴とする電力変換装置。
　［付記９］
　付記７に記載の電力変換装置であって、
　前記ダイオードは、内部のキャリアを動的に制御可能な絶縁ゲート制御型ダイオードであることを特徴とする電力変換装置。
　１…n-型ドリフト層
　２…p型ウェル層
　３…n型エミッタ層
　４…p型コレクタ層
　５…ゲート絶縁膜（酸化膜）
　６…絶縁ゲート電極GS（GSゲート）
　７…エミッタ電極
　８…コレクタ電極
　１２…p型給電層
　１３…絶縁ゲート電極GC（GCゲート）
　１５…p型フローティング層またはn-型ドリフト層
　１６…厚い絶縁膜
　１８…GSゲート（の駆動信号）
　１９…GCゲート（の駆動信号）
　２０…IGBTのコレクタエミッタ間電圧（波形）
　２１…IGBTのコレクタ電流（波形）
　２２…IGBTの電流・電圧積
　２３…（IGBTの）導通期間
　２４…ターンオフ直前の期間
　２５…ターンオフ期間
　２６…（p型ウェル層２に反転層を形成する）閾値電圧
　２７…電源電圧
　２８…従来のIGBT
　２９…本発明の第１実施形態（実施例１）を適用したIGBT
　３０…（ターンオフ直前の期間２４における）導通損失の上昇量
　３１…（ターンオフ期間２５における）ターンオフスイッチング損失
　３２…合計ターンオフ損失
　４０…GSゲート配線
　４１…GCゲート配線
　４２…コンタクト層
　４３…（トレンチゲート型IGBTの）帰還容量
　４４…（サイドゲート型IGBTの）帰還容量
　４５…非導通期間
　４６…ターンオン期間
　４７…本発明の実施例４（図１１）を適用したIGBTの波形
　４８…本発明の実施例４の第一の変形例（図１２）を適用したIGBTの波形
　４９…本発明の実施例4の第二の変形例（図１４）を適用したIGBTの波形
　６４…制御回路
　６６…ダイオード
　６７…（IGBTを駆動する）駆動回路
　６８…誘導性負荷
　６９…直流電圧（電力）源
　７０…IGBT
　７１…IGBT７０の絶縁ゲート（端子）
　７２…（IGBT７０と逆並列接続の）ダイオード
　７６…（本発明の）IGBT
　７７…（本発明のIGBT７６の）GSゲート端子
　７８…（本発明のIGBT７６の）GCゲート端子
　８１…ショットキーバリアダイオード
　８２…絶縁ゲート制御型ダイオード
　８３…（絶縁ゲート制御型ダイオードの）絶縁ゲート端子
　８４…（２つの絶縁ゲートから構成された）絶縁ゲート制御型ダイオード
　８５…（２つの絶縁ゲートから構成された絶縁ゲート制御型ダイオードの）第一絶縁ゲート端子
　８６…（２つの絶縁ゲートから構成された絶縁ゲート制御型ダイオードの）第二絶縁ゲート端子
　９１…ゲート電極（絶縁ゲート電極G1）
　９２…ゲート電極（絶縁ゲート電極G2）
　９３…p型フローティング層
　９４…伝導度変調
　１００…（本発明の第１実施形態の）IGBT
　２００…（本発明の第２実施形態の）IGBT
　２０１…（本発明の第２実施形態の変形例の）IGBT
　３００…（本発明の第３実施形態の）IGBT
　３０１…（本発明の第３実施形態の変形例の）IGBT
　４００…（本発明の第４実施形態の）IGBTの駆動方法
　４０１…（本発明の第４実施形態の第一の変形例の）IGBTの駆動方法
　４０２…（本発明の第４実施形態の第二の変形例の）IGBTの駆動方法
　５００…（本発明の第５実施形態の）電力変換装置。
　５０１…（本発明の第５実施形態の第一の変形例の）電力変換装置
　５０２…（本発明の第５実施形態の第二の変形例の）電力変換装置
　５０３…（本発明の第５実施形態の第三の変形例の）電力変換装置。

Claims (10)

  1. 　半導体基板の第１の主面に形成された第１導電型の半導体層と、
    　前記第１導電型の半導体層に接し、前記第１の主面側に形成された第２導電型のウェル領域と、
    　ゲート絶縁膜を介して前記第１導電型の半導体層および前記第２導電型のウェル領域に接し、前記第２導電型のウェル領域を挟んで互いに隣接して形成された第１ゲート電極および第２ゲート電極と、
    　前記第２導電型のウェル領域の前記第１の主面側に形成された第１導電型のエミッタ領域と、
    　前記第１導電型のエミッタ領域を貫通し、前記第２導電型のウェル領域と電気的に接続された第２導電型の給電領域と、
    　前記第２導電型の給電領域を介して、前記第２導電型のウェル領域と電気的に接続されたエミッタ電極と、
    　前記第１導電型の半導体層に接し、前記第１の主面側とは反対側の前記半導体基板の第２の主面側に形成された第２導電型のコレクタ層と、
    　前記第２導電型のコレクタ層と電気的に接続されたコレクタ電極と
    を備え、
    　前記第１ゲート電極および前記第２ゲート電極の間隔は、各々に隣接する他のゲート電極との間隔よりも狭く、
    　前記第１ゲート電極および前記第２ゲート電極の各々は、スイッチングゲート配線またはキャリア制御ゲート配線のいずれか一方と電気的に接続され、
    　前記キャリア制御ゲート配線に接続されるゲート電極の数が前記スイッチングゲート配線に接続されるゲート電極の数よりも多い
    ことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１ゲート電極および前記第２ゲート電極は、前記第２導電型のウェル領域を貫いて形成されたトレンチ内に設けられたトレンチゲート型のゲート電極である
    ことを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記第１ゲート電極および前記第２ゲート電極は、各々に隣接する他のゲート電極との間に導電領域を有しないサイドゲート型のゲート電極である
    ことを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記第１ゲート電極および前記第２ゲート電極は、前記エミッタ電極側から前記コレクタ電極側に向かって幅が広くなるサイドウォール形状を有するサイドウォールゲート型のゲート電極である
    ことを特徴とする半導体装置。
  5. 　請求項１乃至４のいずれか１項に記載の半導体装置において、
    　前記第１ゲート電極と前記第２ゲート電極は、互いに独立して制御が可能であり、
    　前記半導体装置を駆動させる際に、
    　（ａ）前記スイッチングゲート配線に接続されるゲート電極および前記キャリア制御ゲート配線に接続されるゲート電極の両方に閾値電圧以上の電圧を印加する第１の状態と、
    　（ｂ）前記スイッチングゲート配線に接続されるゲート電極に閾値電圧以上の電圧を印加し、前記キャリア制御ゲート配線に接続されるゲート電極に閾値未満の電圧を印加する第２の状態と、
    　（ｃ）前記スイッチングゲート配線に接続されるゲート電極および前記キャリア制御ゲート配線に接続されるゲート電極の両方に閾値未満の電圧を印加する第３の状態と
    を有する
    ことを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記半導体装置が導通状態から非導通状態に移行する際、前記（ａ）、前記（ｂ）、前記（ｃ）の順に移行する
    ことを特徴とする半導体装置。
  7. 　請求項５に記載の半導体装置において、
    　前記半導体装置が非導通状態から導通状態に移行する際、前記（ｃ）、前記（ｂ）、前記（ａ）の順に移行する
    ことを特徴とする半導体装置。
  8. 　請求項５に記載の半導体装置において、
    　前記半導体装置が非導通状態から導通状態に移行する際、前記（ｃ）、前記（ａ）、前記（ｂ）、前記（ａ）の順に移行する
    ことを特徴とする半導体装置。
  9. 　請求項５乃至８のいずれか１項に記載の半導体装置において、
    　前記半導体装置が導通状態から非導通状態に移行する際、前記（ｂ）を経過する時間は１０μ秒以上である
    ことを特徴とする半導体装置。
  10. 　請求項５乃至９のいずれか１項に記載の半導体装置において、
    　前記半導体装置が非導通状態から導通状態に移行する際、前記（ｂ）を経過する時間は０．５μ秒以上である
    ことを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725309A (zh) * 2019-03-19 2020-09-29 株式会社东芝 半导体装置及其控制方法
WO2023153027A1 (ja) * 2022-02-09 2023-08-17 株式会社日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
JP7472613B2 (ja) 2020-04-09 2024-04-23 富士電機株式会社 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113228299A (zh) * 2018-12-21 2021-08-06 罗姆股份有限公司 半导体装置
JP7229064B2 (ja) * 2019-03-27 2023-02-27 株式会社日立製作所 半導体装置およびそれを用いた電力変換装置並びに半導体装置の駆動方法
JP7346170B2 (ja) * 2019-08-30 2023-09-19 株式会社東芝 半導体装置及び半導体モジュール
JP7363429B2 (ja) * 2019-12-04 2023-10-18 株式会社デンソー 半導体装置の駆動方法
CN113764511B (zh) * 2021-07-30 2023-10-27 广州华浦电子科技有限公司 具有动态载流子通道的低损耗超结igbt器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191221A (ja) * 2003-12-25 2005-07-14 Toshiba Corp 半導体装置
JP2011119416A (ja) * 2009-12-03 2011-06-16 Hitachi Ltd 半導体装置及びそれを用いた電力変換装置
JP2012146810A (ja) * 2011-01-12 2012-08-02 Hitachi Ltd 半導体装置および電力変換装置
WO2013065247A1 (ja) * 2011-11-02 2013-05-10 株式会社デンソー 半導体装置
WO2014038064A1 (ja) 2012-09-07 2014-03-13 株式会社日立製作所 電力変換用スイッチング素子および電力変換装置
JP2016134568A (ja) 2015-01-21 2016-07-25 株式会社デンソー 半導体装置
WO2017069073A1 (ja) * 2015-10-20 2017-04-27 株式会社日立パワーデバイス 電力変換装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101076A (ja) * 1998-09-25 2000-04-07 Toshiba Corp 絶縁ゲート型半導体素子とその駆動方法
DE102014119543B4 (de) * 2014-12-23 2018-10-11 Infineon Technologies Ag Halbleitervorrichtung mit transistorzellen und anreicherungszellen sowie leistungsmodul

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191221A (ja) * 2003-12-25 2005-07-14 Toshiba Corp 半導体装置
JP2011119416A (ja) * 2009-12-03 2011-06-16 Hitachi Ltd 半導体装置及びそれを用いた電力変換装置
JP2012146810A (ja) * 2011-01-12 2012-08-02 Hitachi Ltd 半導体装置および電力変換装置
WO2013065247A1 (ja) * 2011-11-02 2013-05-10 株式会社デンソー 半導体装置
WO2014038064A1 (ja) 2012-09-07 2014-03-13 株式会社日立製作所 電力変換用スイッチング素子および電力変換装置
JP2016134568A (ja) 2015-01-21 2016-07-25 株式会社デンソー 半導体装置
WO2017069073A1 (ja) * 2015-10-20 2017-04-27 株式会社日立パワーデバイス 電力変換装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3633733A4

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725309A (zh) * 2019-03-19 2020-09-29 株式会社东芝 半导体装置及其控制方法
JP7472613B2 (ja) 2020-04-09 2024-04-23 富士電機株式会社 半導体装置
WO2023153027A1 (ja) * 2022-02-09 2023-08-17 株式会社日立パワーデバイス 半導体装置およびそれを用いた電力変換装置

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