JP2012146810A - 半導体装置および電力変換装置 - Google Patents

半導体装置および電力変換装置 Download PDF

Info

Publication number
JP2012146810A
JP2012146810A JP2011003845A JP2011003845A JP2012146810A JP 2012146810 A JP2012146810 A JP 2012146810A JP 2011003845 A JP2011003845 A JP 2011003845A JP 2011003845 A JP2011003845 A JP 2011003845A JP 2012146810 A JP2012146810 A JP 2012146810A
Authority
JP
Japan
Prior art keywords
semiconductor layer
electrode
trench
layer
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011003845A
Other languages
English (en)
Other versions
JP5631752B2 (ja
Inventor
Masaki Shiraishi
正樹 白石
Mutsuhiro Mori
森　　睦宏
Hiroshi Suzuki
弘 鈴木
Satoshi Watanabe
聡 渡邉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2011003845A priority Critical patent/JP5631752B2/ja
Priority to CN201210001137.XA priority patent/CN102593167B/zh
Priority to US13/348,021 priority patent/US9082814B2/en
Priority to EP12150926.9A priority patent/EP2482319B1/en
Publication of JP2012146810A publication Critical patent/JP2012146810A/ja
Application granted granted Critical
Publication of JP5631752B2 publication Critical patent/JP5631752B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置を提供する。
【解決手段】第１導電型の第１半導体層４と、その表面付近に形成された第２導電型の第２半導体層２と、これに電気的に接続する第１主電極１１と、第１半導体層４に隣接し第２半導体層２とは逆側の表面付近に形成された第２導電型の第３半導体層６と、この上部に選択的に設けられた第１導電型の第４半導体層７と、第３半導体層６及び第４半導体層７に電気的に接続する第２主電極１４と、側面が第４半導体層７と第３半導体層６に接し第１半導体層４に達するトレンチ１７と、この側面に沿ってポリシリコンのサイドウオールにより形成されたゲート電極９と、トレンチ１７内でゲート電極９から離れて設けられ第２主電極１４と電気的に接続するポリシリコン電極１８が設けられている。
【選択図】図２Ａ

Description

本発明は、半導体装置及びそれを用いた電力変換装置に関する。
半導体装置は、主電極間に流れる電流を、制御電極に印加する電圧によって制御するスイッチング素子として機能することができる。このような半導体素子の一種であるトレンチ絶縁ゲート構造を有する絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと略する）は、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧によって制御することができる。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナーや電子レンジ等に用いられる小電力用の電力変換装置（例えば、インバータ、コンバータ、チョッパ等）から、鉄道や製鉄所等で用いられる大電力用の電力変換装置までに、幅広く用いられている。
ＩＧＢＴには、これら電力変換装置の高効率化のために、低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時にＥＭＣ（ElectroMagnetic Compatibility）ノイズや誤動作、モータの絶縁破壊等の問題を防ぐため、アプリケーションの仕様に応じてターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御ができることが要求されている。
そこで、特許文献１では、フローティングｐ層をエミッタ電極に抵抗を介して電気的に接続することで、このｄｖ／ｄｔの制御性を向上させることが提案されている。また、特許文献２では、特許文献１のフローティングｐ層の替わりに、トレンチを形成し、そのトレンチを絶縁膜や半導体層で充填することで、ゲート―エミッタ間容量とゲート―コレクタ間容量の比を大きくし、スイッチング速度を速くしスイッチング損失を低減できる構造が提案されている。
特開２００４−３９８３８号公報 特開２００５―３２７８０６号公報
特許文献１の場合、フローティングｐ層とエミッタ電極の間の抵抗の抵抗値を小さくするほどｄｖ/ｄｔの制御性は向上するが、オン状態においてフローティングｐ層に注入されるホール電流の一部が、抵抗を介してエミッタ電極に流れ出てしまうため、電子の注入を促す効果が薄れ、オン電圧が上昇し、損失が増加する。逆に、抵抗の抵抗値を大きくするとオン電圧の上昇は小さくなるが、ｄｖ／ｄｔの制御性は低下する。このように、特許文献１では、ｄｖ／ｄｔの制御性の向上は、損失の低減とトレードオフの関係にあり、両立しないと考えられた。
また、特許文献２の場合、トレンチに充填された絶縁膜の側のゲート電極の角部に電界が集中し、耐圧が低下すると考えられた。
そこで、本発明の目的は、低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置及びそれを用いた電力変換装置を提供することにある。
前記目的を達成するために、本発明は、
第１導電型の第１半導体層と、
該第１半導体層の表面付近に形成された第２導電型の第２半導体層と、
前記第２半導体層に電気的に接続する第１主電極と、
前記第１半導体層に隣接し、前記第２半導体層とは逆側の表面付近に形成された第２導電型の第３半導体層と、
該第３半導体層の上部に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層及び前記第４半導体層に電気的に接続する第２主電極と、
側面が前記第４半導体層と前記第３半導体層に接し、前記第１半導体層に達するトレンチと、
該トレンチの前記側面に沿ってポリシリコンのサイドウオールにより形成されたゲート電極と、
前記トレンチ内で前記ゲート電極から離れて設けられ、前記第２主電極と電気的に接続するポリシリコン電極が設けられている半導体装置であることを特徴としている。また、その半導体装置を用いた電力変換装置であることを特徴としている。
本発明によれば、低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置及びそれを用いた電力変換装置を提供することができる。
本発明の第１の実施形態に係る半導体装置（ＩＧＢＴ）の要部の平面図である。 図１のＡ−Ａ方向の矢視断面図である。 図１のＢ−Ｂ方向の矢視断面図である。 本発明のＩＧＢＴの単位面積あたりの帰還容量のコレクタ−エミッタ間電圧依存性を示す特性図である。 本発明のＩＧＢＴにおけるコレクタ−エミッタ間耐圧のゲート電極−ポリシリコン電極間の距離Ｌの依存性を示す特性図である。 本発明のＩＧＢＴにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形を示す特性図である。 本発明のＩＧＢＴの製造工程（その１）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その２）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その３）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その４）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その５）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その６）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その７）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その８）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その９）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その１０）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明のＩＧＢＴの製造工程（その１１）を示す断面図であり、（ａ）は図１のＡ−Ａ方向の矢視断面図に相当し、（ｂ）は図１のＢ−Ｂ方向の矢視断面図に相当する。 本発明の第２の実施形態に係る半導体装置（ＩＧＢＴ）の要部の断面図であり、図１のＡ−Ａ方向の矢視断面図に相当している。 本発明の第３の実施形態に係る半導体装置（ＩＧＢＴ）の要部の断面図であり、図１のＡ−Ａ方向の矢視断面図に相当している。 本発明の第４の実施形態に係る半導体装置（ＩＧＢＴ）の要部の断面図であり、図１のＡ−Ａ方向の矢視断面図に相当している。 本発明の第５の実施形態に係る半導体装置（ＩＧＢＴ）の要部の平面図である。 本発明の第６の実施形態に係る半導体装置（ＩＧＢＴ）の要部の断面図であり、図１のＡ−Ａ方向の矢視断面図に相当している。 本発明の第７の実施形態に係る半導体装置（ＩＧＢＴ）の要部の断面図であり、図１のＡ−Ａ方向の矢視断面図に相当している。 本発明の第８の実施形態に係る電力変換装置の回路図である。
次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略している。
（第１の実施形態）
（半導体装置の構造）
図１に、本発明の第１の実施形態に係る半導体装置（ＩＧＢＴ）１００の要部の平面図を示す。図１では、ゲート電極９と、ゲート電極９を外部に引き出すための引出配線９ａと、ポリシリコン電極１８を、特に、透視して描いている。本実施形態では、これらは、すべて、同一のポリシリコン層をパターニングすることでできている。ゲート電極９は、複数本（図１では６本）設けられている。ゲート電極９は、２本毎に対を成し、２本のゲート電極９は、端部において略半円形状を成して折り返すように結合している。そして、それぞれのゲート電極９は、その端部において、引出配線９ａに接続している。対を成す２本のゲート電極９は、それらの端部において折り返す略半円形状も含めて、トレンチ（溝）１７の内側に設けられている。トレンチ１７の端部（終端構造）も略半円形状になっており、トレンチ１７の外形は、人間の手の指のような形をしている。略半円形状のトレンチ１７の端部（終端構造）の側壁に沿って絶縁膜（第１絶縁膜）１９が設けられている。また、終端構造から離れたトレンチ１７の側壁には、ゲート絶縁膜（第２絶縁膜）１０が設けられている。絶縁膜（第１絶縁膜）１９の厚さは、ゲート絶縁膜１０の厚さより、厚くなっている。トレンチ１７の終端構造を略半円形状に形成することで、角部を無くし、角部で絶縁膜１９（ゲート絶縁膜１０）が薄くなることを防止している。また、トレンチ１７の終端構造及びその近傍に、ゲート絶縁膜１０より厚い絶縁膜１９を設けることで、トレンチ１７の終端構造において、トレンチ１７の内側から外側へ引き上げ引出配線９ａに接続させるゲート電極９の耐圧（ゲート耐圧）を向上させている。
引出配線９ａの上には、トレンチ１７の複数の終端構造に沿って溝状のコンタクトホール２３が設けられている。引出配線９ａは、コンタクトホール２３を介して、引出ゲート電極１２に接続している。
コンタクトホール（第２コンタクトホール）２２は、ゲート電極９をトレンチ１７の外側に引き出す引出配線９ａに囲まれている。コンタクトホール（第２コンタクトホール）２２は、トレンチ１７に対して、その終端構造のさらに外側に設けられている。コンタクトホール（第２コンタクトホール）２２の底には、ｐ＋コンタクト層８ａが形成されている。コンタクトホール（第２コンタクトホール）２２は、エミッタ電極１４を、ｐ＋コンタクト層８ａ、さらに、ｐウエル層（第５半導体層）２５（図２Ｂ参照）に接続させている。
端部の略半円形状で折り返す対を成す２本のゲート電極９の間には、ゲート電極９に沿って、層間絶縁膜１３が設けられ、その層間絶縁膜１３の間にポリシリコン電極１８が設けられている。ポリシリコン電極１８は、トレンチ１７の内側に設けられている。ポリシリコン電極１８の上には、トレンチ１７の側壁と平行に溝状のコンタクトホール２０が設けられている。コンタクトホール２０を介して、ポリシリコン電極１８は、エミッタ電極１４に接続している。
トレンチ１７は、複数個（図１では３個）形成されており、互いに平行に配置されている。隣り合うトレンチ１７同士の間には、トレンチ１７の側壁と平行に溝状のコンタクトホール２１が設けられている。コンタクトホール２１の底およびその周辺には、ｐ＋コンタクト層８と、ｎ＋（第１導電型）エミッタ層（第４半導体層）７と、ｐ（第２導電型）チャネル層（第３半導体層）６が形成されている。ｐ＋コンタクト層８と、ｎ＋エミッタ層（第４半導体層）７と、ｐチャネル層（第３半導体層）６は、コンタクトホール２１を介して、エミッタ電極１４に接続している。ｎ＋エミッタ層（第４半導体層）７と、ｐチャネル層（第３半導体層）６とは、トレンチ１７の側壁に沿う方向に交互に繰り返し形成されている。
図２Ａに、図１のＡ−Ａ方向の矢視断面図を示す。本発明のＩＧＢＴ１００は、コレクタ電極（第１主電極）１１、ｐコレクタ層（第２半導体層）２、ｎバッファ層３、ｎ−ドリフト層（第１半導体層）４、ｐチャネル層（第３半導体層）６、ｎ＋エミッタ層（第４半導体層）７、ｐ＋コンタクト層８、トレンチ１７、ゲート電極９、ゲート絶縁膜（第２絶縁膜）１０、トレンチ１７内の絶縁膜（第１絶縁膜）１９、トレンチ１７内のゲート電極９間に設けられたポリシリコン電極１８、層間絶縁膜１３、エミッタ電極（第２主電極）１４、コレクタ端子１、エミッタ端子１６、ゲート端子１５を有している。なお、“ｎ”または“ｐ”を冠した層は、それぞれ電子を多数キャリアとするｎ型層、正孔を多数キャリアとするｐ型層を意味し、“ｎ”または“ｐ”に対して、上付きの“＋”または“−”は、その層の多数キャリアの濃度（不純物濃度）が比較的高い、或いは比較的低いことを意味するものとする。なお、特許請求の範囲に記載の第１導電型と第２導電型とが、ｎ型とｐ型に対応する。第１導電型がｎ型とすると、第２導電型はｐ型となり、第１導電型がｎ型とすると、第２導電型はｐ型となり、に対応する。
図２Ａに示す本発明のＩＧＢＴ１００は、ｎチャネル型のＩＧＢＴとなっている。ｎ−ドリフト層４の裏側の表面付近に、ｎバッファ層３と、ｐコレクタ層２と、コレクタ電極１１とが積層されている。ｐコレクタ層２に、コレクタ電極１１が、電気的に接続している。コレクタ電極１１に、コレクタ端子１が接続されている。
ｎ−ドリフト層４の表側の表面付近に、ｎ−ドリフト層４に隣接するｐチャネル層６が形成されている。ｎ＋エミッタ層７は、ｐチャネル層の上部に選択的に設けられている（このため、図１に示すように、ｎ＋エミッタ層７と、ｐチャネル層６とは、トレンチ１７の側壁に沿う方向に交互に配置されている）。エミッタ電極１４は、ｐ＋コンタクト層８を介して、ｐチャネル層６に電気的に接続し、かつ、ｎ＋エミッタ層７に電気的に接続している。
トレンチ１７の側面は、ｎ＋エミッタ層７と、ｐチャネル層６に接している。トレンチ１７の底面は、ｎ＋エミッタ層７と、ｐチャネル層６の底面より深く、ｎ−ドリフト層４に達している。トレンチ（溝）１７の内側には、ゲート絶縁膜１０、ゲート電極９、絶縁膜１９、ポリシリコン電極１８が設けられている。トレンチ１７の側面と、トレンチ１７の底面の周辺部には、ゲート絶縁膜１０が設けられている。ゲート電極９は、ゲート絶縁膜１０上に、トレンチ１７の側面に沿って設けられている。トレンチ１７の底面の中央部に、絶縁膜１９が設けられている。ポリシリコン電極１８は、絶縁膜１９上に設けられている。ポリシリコン電極１８は、ゲート電極９から距離（ゲート電極−ポリシリコン電極間距離）Ｌだけ離れて設けられている。ポリシリコン電極１８は、エミッタ電極１４と電気的に接続している。
ポリシリコン電極１８の上面の高さと、ｐチャネル層６（ｐ＋コンタクト層８）又はｎ＋エミッタ層７の上面の高さは、略等しくなっている。このため、ｐチャネル層６とｎ＋エミッタ層７の上に開口するコンタクトホール２１の深さと、ポリシリコン電極１８の上に開口するコンタクトホール２０の深さを等しくでき、エミッタ電極１４から、コンタクトホール２０、２１を介して、ポリシリコン電極１８と、ｐチャネル層６とｎ＋エミッタ層７へ、確実に接続することができる。
幅広なトレンチ１７の内側に、ポリシリコン電極１８も幅広に形成されている。これに対し、ポリシリコン電極１８上に形成されるコンタクトホール２０は、ポリシリコン電極１８の中央に形成されているので、ポリシリコン電極１８内に内部抵抗が生じる。この内部抵抗の等価回路を、抵抗Ｒ１として記載している。
図２Ｂに、図１のＢ−Ｂ方向の矢視断面図を示す。なお、図２Ｂと図１の対応関係の理解を容易にするために、図１のＢ−Ｂ方向上の点Ｂ１〜Ｂ９、ＢＧ、ＢＥに対応する図２Ｂ上の位置に、同じ符号の点Ｂ１〜Ｂ９、ＢＧ、ＢＥを配置している。
図２Ｂに示すように、トレンチ１７の端部（終端構造）の近傍から、トレンチ１７の外側にかけて、ｐウエル層（第５半導体層）２５が設けられている。ｐウエル層２５は、ｎ−ドリフト層４の上に設けられている。ｐウエル層２５は、ｐ＋コンタクト層８ａとコンタクトホール２２を介して、エミッタ電極１４に接続している。コンタクトホール２２は、トレンチ１７の外側で、引出配線９ａの間に設けられている。このため、コンタクトホール２２の深さを、コンタクトホール２０、２１（図２Ａ参照）の深さと等しくでき（コンタクトホール２０〜２２の底面の高さを等しくでき）、エミッタ電極１４から、コンタクトホール２０、２１、２２を介して、ポリシリコン電極１８と、ｐチャネル層６とｎ＋エミッタ層７（図２Ａ参照）、さらに、ｐウエル層２５へ、確実に接続することができる。
ｐウエル層２５の上のトレンチ１７の底面から側面、そしてトレンチ１７の外側にかけて、ゲート絶縁膜１０より厚い絶縁膜１９が設けられている。この絶縁膜１９の上に、ゲート電極９と引出配線９ａが設けられている。これにより、トレンチ１７の内側から外側へ引き上げて引出配線９ａに接続させるゲート電極９の耐圧（ゲート耐圧）を向上させている。
そして、本発明のＩＧＢＴ１００の第１の特徴は、幅広のトレンチ１７の側壁に、ゲート電極９が、サイドウオール構造にて形成されている点である。ゲート電極９のサイドウオール構造は、ポリシリコン電極１８と同じ材料のポリシリコンにより形成されている。トレンチ１７の幅Ｗａは、隣りのトレンチ１７との間隔Ｗｂよりも広く形成されている（Ｗａ＞Ｗｂ）。このような幅広のトレンチ１７を設けることで、フローティングｐ層を削除している。また、従来構造では、ゲート電極９は、ゲート絶縁膜１０に囲まれているのに対し、本実施形態では、ゲート電極９は、ゲート絶縁膜１０と、厚い層間絶縁膜１３に囲まれているため、帰還容量が大幅に低減できる。また、ゲート電極９から距離Ｌだけ離れているポリシリコン電極１８は、ゲート絶縁膜１０の厚さＴａより厚い厚さＴｂ（Ｔｂ＞Ｔａ）の絶縁膜１９の上に設けられている。これは、ＩＧＢＴのターンオフ時にゲート絶縁膜１０や厚い絶縁膜１９に過電圧が発生するが、その大きさがゲート電極９から離れるほど大きくなるため、ゲート電極９から離れたポリシリコン電極１８下の絶縁膜１９を厚くすることで、破壊や絶縁膜の信頼性の低下を防ぐためである。
図３に、本発明のＩＧＢＴ１００の単位面積あたりの帰還容量のコレクタ−エミッタ間電圧依存性の計算結果を示す。図３から明らかなように、本発明のＩＧＢＴ１００は、従来のＩＧＢＴに比べて、帰還容量が１／４程度までに低減している。
本発明のＩＧＢＴ１００の第２の特徴は、図２Ａに示すように、幅広のトレンチ１７内のゲート電極９の間に、ポリシリコン電極１８を設けている点である。ポリシリコン電極１８は、エミッタ電極１４と接続されており、電圧印加時にゲート電極９の角部９ｅにかかる電界を緩和でき、耐圧が向上できる。また、ポリシリコン電極１８と絶縁膜１９からなる容量が形成されるため、この容量により、ＩＧＢＴ１００がターンオンし、トレンチ１７下にホール電流が流れ込んだ際に、ホール電流の一部が前記容量を充電することで、トレンチ１７下部の電位上昇が抑制され、ゲート電位の持上りが抑制できる。
図４に、本発明のＩＧＢＴ１００におけるコレクタ−エミッタ間耐圧のゲート電極９−ポリシリコン電極１８間の前記距離Ｌの依存性の計算結果を示す。図４より、ゲート電極９とポリシリコン電極１８を近づける（距離Ｌを小さくする）ことにより、耐圧を向上できることがわかる。これは、電圧印加時に、ゲート電極９の角部９ｅにだけでなく、ポリシリコン電極１８の角部１８ｅにも電界がかかり、ゲート電極９の角部９ｅにかかっていた電界が分散して緩和されたために、耐圧が向上できたと考えられる。
本発明のＩＧＢＴ１００の第３の特徴は、ポリシリコン電極１８の上面と、ｐチャネル層６（ｐ＋コンタクト層８）、ｎ＋エミッタ層７、ｐウエル層２５（ｐ＋コンタクト層８ａ）の上面の高さを、同じにしている点である。これにより、幅広のトレンチ１７の内側と外側での段差が緩和できる。段差が大きいと、製造時におけるホト工程でレジストむらが生じたり、ワイヤボンディングの信頼性が低下したりする問題が生じる可能性があるが、本発明のＩＧＢＴ１００では段差を緩和できるため、前記問題を回避できる。
図５に、本発明のＩＧＢＴ１００におけるターンオン時のコレクタ−エミッタ間電圧の計算波形を示す。図５から、本発明のＩＧＢＴ１００では、ゲート抵抗を変えることで、コレクタ−エミッタ間電圧のｄｖｃｅ／ｄｔが制御できることがわかる。
前記のように、本発明のＩＧＢＴ１００では、幅広のトレンチ１７を設けることで、フローティングｐ層を削除し、トレンチ１７の側壁にサイドウオールでゲート電極９を設けることで、ゲートの帰還容量を低減し、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上することができる。さらにゲート電極９間にエミッタ電極１４に接続されるポリシリコン電極１８を設けることで、耐圧を保持することができる。
以下では、フローティングｐ層を削除した効果について詳細に説明する。フローティングｐ層は、従来のＩＧＢＴのトレンチゲート（ゲート電極９）の配列ピッチを変えた構造におけるトレンチゲートの間隔が広い箇所に、ｐチャネル層６を形成する替わりに、設けられていた。このような構成にすることで、電流はトレンチゲートの間隔の狭い部分にのみ流れるため、短絡時に流れる過電流を抑制でき、ＩＧＢＴの破壊耐量が向上できた。また、ホール電流の一部がフローティングｐ層を経由してｐチャネル層６に流れ込むため、トレンチゲート近傍でのホール濃度が増加し、オン電圧が低減できる効果もあった。更に、フローティングｐ層とｎ−ドリフト層４が形成するｐｎ接合がトレンチゲートにかかる電界を緩和し耐圧を高く保持できた。しかしながら、ＩＧＢＴのターンオンスイッチング期間中における出力電圧の時間変化率ｄｖ／ｄｔの制御性が低下し、特に、ターンオンスイッチング期間中の前半において、ゲート抵抗を変えてもｄｖ／ｄｔ（ｄｖｃｅ／ｄｔ）が変わらず制御できなかった。
この制御性低下の理由は以下のように考えられる。即ち、ＩＧＢＴがオン状態になるとフローティングｐ層に過渡的にホールが流れ込み、フローティングｐ層の電位が高くなる。この際、ゲート絶縁膜１０で形成される帰還容量を介して、ゲート電極９に変位電流が流れ、ゲート電位が持ち上げられるため、ＭＯＳＦＥＴ構造の相互コンダクタンスｇｍとゲート−エミッタ間電圧の時間変化率ｄｖｇｅ／ｄｔの積で決まるコレクタ電流の時間変化率ｄｉｃ／ｄｔが増加し、スイッチング速度が加速する。フローティングｐ層に過渡的に流れ込むホールの量は、主として半導体内部の構造で決定され、外部のゲート抵抗で制御することは難しい。従って、加速されたｄｉｃ／ｄｔを外部のゲート抵抗で制御することができず、その結果として、コレクタ電圧の時間変化率ｄｖｃｅ／ｄｔがゲート抵抗で制御できない期間が発生する。
このフローティングｐ層５の影響によるゲート電位の持ち上がりを抑制するために、本発明では、フローティングｐ層を削除し、替わりに、層間絶縁膜１３を充填し、その層間絶縁膜１３にエミッタ電極１４に接続されるポリシリコン電極１８を埋め込んでいる。フローティングｐ層を削除したことで、フローティングｐ層の影響によるゲートの電位変動を無くすことで、ｄｖ／ｄｔの制御性を向上することができる。また、ポリシリコン電極１８とエミッタ電極１４を抵抗Ｒ１を介して電気的に接続することで、ポリシリコン電極１８の電位の持ち上がりを抑制し、フローティングｐ層からゲート電極９に流れ込んでいた変位電流が減少できるので、ゲート電位の持ち上がりを抑制し、ｄｖ／ｄｔの制御性を向上させることができる。また、ゲート電極９のポリシリコン９側が、厚い絶縁膜（層間絶縁膜１３）で覆われているため、帰還容量を低減することができ、更にｄｖ／ｄｔの制御性を向上することができる。
（半導体装置の製造方法）
図６Ａ〜図６Ｋに、本発明のＩＧＢＴ１００の製造工程の一例を示す。図６Ａ〜図６Ｋそれぞれの（ａ）は、図１のＡ−Ａ方向（主機能領域）の矢視断面図に相当し、図６Ａ〜図６Ｋそれぞれの（ｂ）は、図１のＢ−Ｂ方向（終端構造領域）の矢視断面図に相当している。本発明の実施形態の半導体装置の製造方法は、結果として本発明の半導体装置の構造が形成できれば、その製造方法に特段の限定は無く従前の方法を用いることができる。後記では一例を挙げて本発明の半導体装置の製造方法を説明するが、説明のない工程については、従前の方法を用いることができるのである。
まず、図６Ａ（ａ）（ｂ）に示すように、ｎ−ドリフト層４となる半導体基板を用意する。そして、図６Ａ（ｂ）に示すように、ｎ−ドリフト層４の上側に、ｐウエル層２５を形成する。
次に、図６Ｂ（ａ）（ｂ）に示すように、ｎ−ドリフト層４及びｐウエル層２５上に、ホトレジスト３１で、トレンチ１７の形状のパターニングをする。
次に、ホトレジスト３１をマスクに異方性エッチングを行うことにより、図６Ｃ（ａ）（ｂ）に示すように、幅の広いトレンチ１７を形成する。トレンチ１７は、ｐウエル層２５の底面より浅く形成する。
次に、図６Ｄ（ａ）（ｂ）に示すように、ゲート絶縁膜１０とそれよりも厚い絶縁膜１９を形成する。ちなみに、いったん絶縁膜１９を全面に形成し、ホトリソグラフィと異方性エッチングにより、ゲート絶縁膜１０を形成する領域の絶縁膜１９をエッチングする。このエッチングで、絶縁膜１９を薄くすることで、ゲート絶縁膜１０を形成してもよいが、ゲート絶縁膜１０を形成する領域のｎ−ドリフト層４を露出させてもよい。ｎ−ドリフト層４を露出させた場合は、ｎ−ドリフト層４を熱酸化することにより、ゲート絶縁膜１０を形成することができる。
次に、図６Ｅ（ａ）（ｂ）に示すように、ゲート電極９、引出配線９ａやポリシリコン電極１８となるポリシリコン膜を堆積する。この際、トレンチ１７内に堆積したポリシリコン膜の上面の高さが、トレンチ１７の外側のｎ−ドリフト層４の上面の高さと同じになるように、堆積するポリシリコン膜の厚さを調整する。
次に、図６Ｆ（ａ）（ｂ）に示すように、前記ポリシリコン膜の上に、ホトレジスト３２（３２ａ）で、ポリシリコン電極１８の形状のパターニングをする。また、図６Ｆ（ｂ）に示すように、前記ポリシリコン膜の上に、ホトレジスト３２（３２ｂ）で、ゲート電極９の一部と引出配線９ａの形状のパターニングをする。
次に、ホトレジスト３２をマスクに異方性エッチングを行うことにより、図６Ｇ（ａ）（ｂ）に示すように、ポリシリコン電極１８と引出配線９ａを形成する。また、同時に、ゲート電極９をサイドウオールとして形成する。
次に、図６Ｈ（ａ）（ｂ）に示すように、ホトレジスト３３で、ｐチャネル層６の形状のパターニングをし、ｐチャネル層６がｐ型半導体になるように、イオン打ち込み（インプラ）行う。また、ホトレジスト３３で、ｎ＋エミッタ層７の形状のパターニングをし、ｎ＋エミッタ層７がｎ型半導体になるように、イオン打ち込み（インプラ）を行う。
次に、熱処理を行うことで、図６Ｉ（ａ）（ｂ）に示すように、打ち込んだイオンを活性化し、ｐチャネル層６及びｎ＋エミッタ層７を形成する。ｐチャネル層６及びｎ＋エミッタ層７は、隣り合うトレンチ１７の間で、トレンチ１７の外側のｎ−ドリフト層４の上に形成する。
次に、図６Ｊ（ａ）（ｂ）に示すように、全面に層間絶縁膜１３を堆積する。層間絶縁膜１３は、ｐチャネル層６及びｎ＋エミッタ層７の上、ゲート電極９、引出配線９ａとポリシリコン電極１８の上に堆積するだけでなく、ゲート電極９（引出配線９ａ）とポリシリコン電極１８の間等にも埋め込まれる。
次に、ホトリソグラフィと異方性エッチングにより、図６Ｋ（ａ）（ｂ）に示すように、層間絶縁膜１３に、コンタクトホール２０〜２３を形成する。層間絶縁膜１３とポリシリコン電極１８と引出配線９ａをマスクにイオン打ち込み（インプラ）を行い、ｐ＋コンタクト層８、８ａを形成する。
最後に、図２Ａと図２Ｂに示すように、エミッタ電極１４、引出ゲート電極１２、ｎバッファ層３、ｐコレクタ層２、コレクタ電極１１を形成する。以上でＩＧＢＴ１００が完成する。なお、第１の実施形態では、裏面のｐコレクタ層２やｎバッファ層３を、表面側の加工工程の後に形成しているが、ｐコレクタ層２やｎバッファ層３が最初から形成されているエピ基板等を用いてもかまわない。
（第２の実施形態）
図７に、本発明の第２の実施形態に係る半導体装置（ＩＧＢＴ）１００の要部の断面図を示す。この図７の断面図は、図１のＡ−Ａ方向の矢視断面図に相当している。第２の実施形態が、第１の実施形態と異なっている点は、絶縁膜１９、特に、トレンチ１７の底面に形成される絶縁膜１９が、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）により、形成されている点である。絶縁膜１９の厚さは、第２の実施形態でも第１の実施形態と同じ厚さにした場合、ＬＯＣＯＳを用いることで、絶縁膜１９の底面が、第２の実施形態では第１の実施形態より低くなり、絶縁膜１９の上面も、第２の実施形態では第１の実施形態より低くなる。絶縁膜１９の上面が低くなれば、その上に形成されるポリシリコン電極１８の角部１８ｅの高さも低くなり、ゲート電極９の角部９ｅに近づけることができる。これにより、図４に示した距離Ｌを実質的に縮められ、エミッタ−コレクタ間耐圧を高めることができる。
ＬＯＣＯＳによる絶縁膜１９では、外周部がバーズビークにより外側ほど薄くなっている。絶縁膜１９の外周部の上面は、外側ほど低くなるようなテーパ面をなしている。このテーパ面は、ゲート電極９に向けて低くなっている。そして、このテーパ面上に、ポリシリコン電極１８の端面が設けられている。これによって、ポリシリコン電極１８の角部１８ｅの高さをさらに低くできるので、ゲート電極９の角部９ｅに近づけることができ、エミッタ−コレクタ間耐圧を高めることができる。
なお、第２の実施形態のＩＧＢＴ１００の製造方法では、第１の実施形態で絶縁膜１９を全面に形成する替わりに、絶縁膜１９を形成する領域にのみＬＯＣＯＳを実施すればよい。その後、ゲート絶縁膜１０を形成する領域（ＬＯＣＯＳを実施していない領域）のｎ−ドリフト層４を露出させ、ｎ−ドリフト層４を熱酸化することにより、ゲート絶縁膜１０を形成すればよい。
（第３の実施形態）
図８に、本発明の第３の実施形態に係る半導体装置（ＩＧＢＴ）１００の要部の断面図を示す。この図８の断面図は、図１のＡ−Ａ方向の矢視断面図に相当している。第３の実施形態が、第１の実施形態と異なっている点は、ポリシリコン電極１８が、絶縁膜１９だけでなく、その外周部においてゲート絶縁膜１０の一部の上にも設けられている点である。ポリシリコン電極１８の外周部におけるゲート絶縁膜１０の厚さは、ゲート電極９におけるゲート絶縁膜１０の厚さに等しくなっている。これによれば、ポリシリコン電極１８の角部１８ｅと、ゲート電極９の角部９ｅの高さを等しくすることができ、ポリシリコン電極１８の角部１８ｅとゲート電極９の角部９ｅを近づけることができる。これにより、図４に示した距離Ｌを実質的に縮められ、エミッタ−コレクタ間耐圧を高めることができる。
（第４の実施形態）
図９に、本発明の第４の実施形態に係る半導体装置（ＩＧＢＴ）１００の要部の断面図を示す。この図９の断面図は、図１のＡ−Ａ方向の矢視断面図に相当している。第４の実施形態が、第１の実施形態と異なっている点は、絶縁膜１９の外周部が、外側ほど薄くなっている点である。絶縁膜１９の外周部の上面は、外側ほど低くなるようなテーパ面をなしている。このテーパ面は、第２の実施形態と同様に、ゲート電極９に向けて低くなっている。そして、このテーパ面上に、ポリシリコン電極１８の端面が設けられている。これによって、ポリシリコン電極１８の角部１８ｅの高さをさらに低くできるので、ゲート電極９の角部９ｅに近づけることができる。これにより、図４に示した距離Ｌを実質的に縮められ、エミッタ−コレクタ間耐圧を高めることができる。
なお、第４の実施形態のＩＧＢＴ１００の製造方法では、絶縁膜１９を全面に形成した後に、ホトレジストで絶縁膜１９の形状のパターニングを行い、このホトレジストをマスクに、絶縁膜１９を等方性エッチングによりエッチングすることにより、テーパ面を形成すればよい。
（第５の実施形態）
図１０に、本発明の第５の実施形態に係る半導体装置（ＩＧＢＴ）１００の要部の平面図を示す。第５の実施形態が、第１の実施形態（図２Ｂ参照）と異なっている点は、ポリシリコン電極１８上に、ポリシリコン電極１８とエミッタ電極１４とを接続するために設けられるコンタクトホール（第１コンタクトホール）２０が、断続的に設けられている点である。一方、第一の実施形態では、ポリシリコン電極１８とエミッタ電極１４とを接続するために設けられるコンタクトホール２０は、ポリシリコン電極１８上に連続的に、一本の溝のように設けられている。
前記したように、ポリシリコン電極１８と絶縁膜１９からなる容量に、ホール電流の一部を充電することで、トレンチ１７直下の電位上昇が抑制され、ゲート電位の持ち上りが抑制できるが、ホール電流が減少するため、オン電圧が上昇してしまう問題が生じる。そこで、図１０に示すように、コンタクトホール２０を断続的にし、ポリシリコン電極１８
の内部抵抗（抵抗）Ｒ２を大きくしている。これは、等価的に、ポリシリコン電極１８と
エミッタ電極との間に抵抗Ｒ２を接続し、第１の実施形態の抵抗Ｒ１（図２Ａ参照）より大きくしたことになり、ゲート電位の持ち上りの抑制効果とオン電圧の上昇のバランスをとることができる。
（第６の実施形態）
図１１に、本発明の第６の実施形態に係る半導体装置（ＩＧＢＴ）１００の要部の断面図を示す。この図１１の断面図は、図１のＡ−Ａ方向の矢視断面図に相当している。第６の実施形態が、第１の実施形態と異なっている点は、ｐチャネル層６とｎ−ドリフト層４の間に、ｎ層（第６半導体層）２６が設けられている点である。このように、ｐチャネル層６の下にｎ層２６が挿入されていることにより、ｎ層２６は、エミッタ電極１４に流れ込むホールにとって障壁となるため、エミッタ近傍でのホール濃度が増加し、更なるオン電圧の低減が可能となる。
（第７の実施形態）
図１２に、本発明の第７の実施形態に係る半導体装置（ＩＧＢＴ）１００の要部の断面図を示す。この図１２の断面図は、図１のＡ−Ａ方向の矢視断面図に相当している。第７の実施形態が、第６の実施形態と異なっている点は、ｎ層２６とｎ−ドリフト層４の間に、ｐ層（第７半導体層）２７が設けられている点である。第６の実施形態では、ｎ層２６のキャリア濃度を高めるほど、ホールに対する障壁が高くなりオン電圧の低減効果は高まるが、オフ時のｎ層２６での電界強度が強くなり、耐圧が低下することが考えられるところ、ｎ層２６の下に更にｐ層２７を追加・挿入することで、ｎ層２６での電界強度が緩和され、キャリア濃度を高くしても耐圧が保持できるので、更なるオン電圧の低減が可能となる。
（第８の実施形態）
図１３に、本発明の第８の実施形態に係る電力変換装置１０１の回路図を示す。電力変換装置１０１では、第１から第７の実施形態で説明したＩＧＢＴ（半導体装置）１００のいずれかを用いている。第８の実施形態の電力変換装置１０１は、インバータとして機能する。電力変換装置１０１では、複数（図１３の例では２つ）のＩＧＢＴ１００が直列に接続された複数（図１３の例では３列）の直列接続回路Ｃ１〜Ｃ３が、並列に接続されている。ＩＧＢＴ１００はそれぞれ、ゲート駆動回路４１に接続されている。ＩＧＢＴ１００はそれぞれ、ダイオード４２と並列に接続されている。直列接続回路Ｃ１〜Ｃ３の両端には、一対の入力端子ＩＮ１、ＩＮ２が接続されている。直列接続回路Ｃ１〜Ｃ３内のＩＧＢＴ１００間の接続点ｎ１〜ｎ３毎に出力端子ＯＵＴ１〜ＯＵＴ３が接続されている。電力変換装置１０１は、入力端子ＩＮ１、ＩＮ２から入力された電力を、変換して出力端子ＯＵＴ１〜ＯＵＴ３から出力し、インバータとして機能する。電力変換装置１０１では、第１から第７の実施形態で説明したＩＧＢＴ（半導体装置）１００のいずれかを用いているので、低損失化と高信頼化が実現できる。本実施形態では、インバータ（回路）について説明したが、コンバータやチョッパ等のその他の電力変換装置についても、第１から第７の実施形態で説明したＩＧＢＴ（半導体装置）１００のいずれかを用いていることで、同様の効果が得られる。
なお、第１から第７の実施形態では、ｎチャネル型のＩＧＢＴを例に説明したが、本発明の半導体装置は、ｎチャネル型のＩＧＢＴに限定されず、ｐチャネル型のＩＧＢＴについても、本発明の範囲に含まれる。また、トレンチゲートを有する他のデバイス構造においても、本発明は適用できる。
１ コレクタ端子
２ ｐコレクタ層（第２半導体層）
３ ｎバッファ層
４ ｎ−ドリフト層（第１半導体層）
６ ｐチャネル層（第３半導体層）
７ ｎ＋エミッタ層（第４半導体層）
８、８ａ ｐ＋コンタクト層
９ ゲート電極
９ａ 引出配線
１０ ゲート絶縁膜（第２絶縁膜）
１１ コレクタ電極（第１主電極）
１２ 引出ゲート電極
１３ 層間絶縁膜
１４ エミッタ電極（第２主電極）
１５ ゲート端子
１６ エミッタ端子
１７ トレンチ
１８ ポリシリコン電極
１９ 絶縁膜（第１絶縁膜）
２０ コンタクトホール（第１コンタクトホール）
２１ コンタクトホール
２２ コンタクトホール（第２コンタクトホール）
２３ コンタクトホール
２５ ｐウエル層（第５半導体層）
２６ ｎ層（第６半導体層）
２７ ｐ層（第７半導体層）
３１、３２、３３ ホトレジスト
４１ ゲート駆動回路
４２ ダイオード
１００ 半導体装置（ＩＧＢＴ）
１０１ 電力変換装置
Ｃ１、Ｃ２、Ｃ３ 直列接続回路
ＩＮ１、ＩＮ２ 入力端子
ＯＵＴ１、ＯＵＴ２、ＯＵＴ３ 出力端子
ｎ１、ｎ２、ｎ３ 接続点
Ｒ１、Ｒ２ 抵抗

Claims (16)

  1. 第１導電型の第１半導体層と、
    該第１半導体層の表面付近に形成された第２導電型の第２半導体層と、
    前記第２半導体層に電気的に接続する第１主電極と、
    前記第１半導体層に隣接し、前記第２半導体層とは逆側の表面付近に形成された第２導電型の第３半導体層と、
    該第３半導体層の上部に選択的に設けられた第１導電型の第４半導体層と、
    前記第３半導体層及び前記第４半導体層に電気的に接続する第２主電極と、
    側面が前記第４半導体層と前記第３半導体層に接し、前記第１半導体層に達するトレンチと、
    該トレンチの前記側面に沿ってポリシリコンのサイドウオールにより形成されたゲート電極と、
    前記トレンチ内で前記ゲート電極から離れて設けられ、前記第２主電極と電気的に接続するポリシリコン電極が設けられていることを特徴とする半導体装置。
  2. 前記トレンチの幅は、隣り合う前記トレンチの間隔よりも広く形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ポリシリコン電極と前記第２主電極とは、前記ポリシリコン電極上に断続的に設けられた第１コンタクトホールを介して電気的に接続していることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記ポリシリコン電極と前記第１半導体層の間の第１絶縁膜の少なくとも一部は、前記ゲート電極と前記第１半導体層の間の第２絶縁膜よりも厚いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記ポリシリコン電極の外周部における、前記第１絶縁膜の厚さは、前記ゲート電極と前記第１半導体層の間の前記第２絶縁膜の厚さに等しいことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１絶縁膜は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）により形成されていることを特徴とする請求項４に記載の半導体装置。
  7. 前記ポリシリコン電極の上面の高さと、前記第３半導体層又は前記第４半導体層の上面の高さは、略等しいことを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
  8. 前記第１絶縁膜の外周部の上面は、前記ゲート電極に向けて低くなるテーパ面をなし、
    前記テーパ面上に、前記ポリシリコン電極の端面が設けられていることを特徴とする請求項４に記載の半導体装置。
  9. 前記ゲート電極及び、前記ポリシリコン電極は同一工程にて形成されることを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置。
  10. 前記トレンチの終端構造が、上面視で、略半円形状を有することを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体装置。
  11. 前記トレンチの終端構造の近傍の前記第１半導体層上に設けられる第２導電型の第５半導体層を有し、
    前記トレンチの前記終端構造の近傍での前記ゲート電極と前記第５半導体層の間には、前記第２絶縁膜より厚い前記第１絶縁膜が設けられていることを特徴とする請求項４に記載の半導体装置。
  12. 前記トレンチの終端構造の近傍の前記第１半導体層上に設けられる第２導電型の第５半導体層を有し、
    前記第５半導体層と前記第２主電極とは、前記トレンチに対して前記終端構造のさらに外側に設けられた第２コンタクトホールを介して電気的に接続していることを特徴とする請求項１乃至請求項１１のいずれか１項に記載の半導体装置。
  13. 前記第２コンタクトホールは、前記ゲート電極を前記トレンチの外側に引き出す引出配線に囲まれていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第３半導体層と前記第１半導体層の間に、第１導電型の第６半導体層が設けられていることを特徴とする請求項１乃至請求項１３のいずれか１項に記載の半導体装置。
  15. 前記第６半導体層と前記第１半導体層の間に、第２導電型の第７半導体層が設けられていることを特徴とする請求項１４に記載の半導体装置。
  16. 請求項１乃至１５のいずれか１項に記載の複数の半導体装置が直列に接続された複数の直列接続回路が、並列に接続され、
    前記直列接続回路の両端に、一対の入力端子が接続され、
    前記直列接続回路内の前記半導体装置間の接続点毎に出力端子が接続され、
    前記入力端子から入力された電力を、変換して前記出力端子から出力することを特徴とする電力変換装置。
JP2011003845A 2011-01-12 2011-01-12 半導体装置および電力変換装置 Active JP5631752B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011003845A JP5631752B2 (ja) 2011-01-12 2011-01-12 半導体装置および電力変換装置
CN201210001137.XA CN102593167B (zh) 2011-01-12 2012-01-04 半导体装置以及功率变换装置
US13/348,021 US9082814B2 (en) 2011-01-12 2012-01-11 Semiconductor devices and power conversion systems
EP12150926.9A EP2482319B1 (en) 2011-01-12 2012-01-12 Semiconductor devices and power conversion systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011003845A JP5631752B2 (ja) 2011-01-12 2011-01-12 半導体装置および電力変換装置

Publications (2)

Publication Number Publication Date
JP2012146810A true JP2012146810A (ja) 2012-08-02
JP5631752B2 JP5631752B2 (ja) 2014-11-26

Family

ID=45495790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011003845A Active JP5631752B2 (ja) 2011-01-12 2011-01-12 半導体装置および電力変換装置

Country Status (4)

Country Link
US (1) US9082814B2 (ja)
EP (1) EP2482319B1 (ja)
JP (1) JP5631752B2 (ja)
CN (1) CN102593167B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016012581A (ja) * 2014-06-27 2016-01-21 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
JP2018117054A (ja) * 2017-01-19 2018-07-26 株式会社 日立パワーデバイス 半導体装置および電力変換装置
WO2018221032A1 (ja) * 2017-05-29 2018-12-06 株式会社 日立パワーデバイス 半導体装置
JP2019024138A (ja) * 2013-08-28 2019-02-14 ローム株式会社 半導体装置
JP2019024133A (ja) * 2012-08-21 2019-02-14 ローム株式会社 半導体装置
US10777548B2 (en) 2013-08-28 2020-09-15 Rohm Co., Ltd. Method for manufacturing semiconductor device
US10923582B2 (en) 2012-08-21 2021-02-16 Rohm Co., Ltd. Trench-type insulated gate semiconductor device including an emitter trench and an overlapped floating region

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6072445B2 (ja) 2012-06-28 2017-02-01 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
CN104934470B (zh) * 2014-03-18 2018-05-29 国家电网公司 一种igbt芯片及其制造方法
US9431205B1 (en) 2015-04-13 2016-08-30 International Business Machines Corporation Fold over emitter and collector field emission transistor

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381026A (en) * 1990-09-17 1995-01-10 Kabushiki Kaisha Toshiba Insulated-gate thyristor
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
US5554862A (en) * 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
JP2001217419A (ja) 2000-02-03 2001-08-10 Denso Corp 半導体装置
CN100477268C (zh) 2001-04-04 2009-04-08 三菱电机株式会社 半导体器件
DE10203164B4 (de) * 2002-01-28 2005-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
JP4676125B2 (ja) * 2002-07-03 2011-04-27 ルネサスエレクトロニクス株式会社 トレンチゲート型絶縁ゲートバイポーラトランジスタ
JP3927111B2 (ja) 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2005327806A (ja) * 2004-05-12 2005-11-24 Fuji Electric Device Technology Co Ltd 絶縁ゲート型バイポーラトランジスタ
US7485932B2 (en) 2004-07-20 2009-02-03 International Rectifier Corporation ACCUFET with Schottky source contact
JP2007043123A (ja) * 2005-07-01 2007-02-15 Toshiba Corp 半導体装置
JP4817827B2 (ja) * 2005-12-09 2011-11-16 株式会社東芝 半導体装置
US7554153B2 (en) 2006-03-07 2009-06-30 International Rectifier Corporation Power semiconductor device
JP2007266133A (ja) 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
US8093621B2 (en) 2008-12-23 2012-01-10 Power Integrations, Inc. VTS insulated gate bipolar transistor
US20080185629A1 (en) * 2007-02-01 2008-08-07 Denso Corporation Semiconductor device having variable operating information
US7557406B2 (en) 2007-02-16 2009-07-07 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
JP2008288386A (ja) * 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
CN201088536Y (zh) * 2007-10-26 2008-07-23 杨荣耀 电热式毛巾架
JP5235443B2 (ja) 2008-02-13 2013-07-10 株式会社日立製作所 トレンチゲート型半導体装置
JP5560538B2 (ja) * 2008-05-22 2014-07-30 富士電機株式会社 半導体装置の製造方法
CN101847603B (zh) * 2009-03-26 2013-06-05 尼克森微电子股份有限公司 低栅极电荷的沟槽式功率半导体的制造方法及其结构
JP5452195B2 (ja) 2009-12-03 2014-03-26 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP5760320B2 (ja) 2010-01-28 2015-08-05 富士電機株式会社 半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019024133A (ja) * 2012-08-21 2019-02-14 ローム株式会社 半導体装置
US10923582B2 (en) 2012-08-21 2021-02-16 Rohm Co., Ltd. Trench-type insulated gate semiconductor device including an emitter trench and an overlapped floating region
JP2019024138A (ja) * 2013-08-28 2019-02-14 ローム株式会社 半導体装置
US10777548B2 (en) 2013-08-28 2020-09-15 Rohm Co., Ltd. Method for manufacturing semiconductor device
US11610884B2 (en) 2013-08-28 2023-03-21 Rohm Co., Ltd. Semiconductor device
JP2016012581A (ja) * 2014-06-27 2016-01-21 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
JP2018117054A (ja) * 2017-01-19 2018-07-26 株式会社 日立パワーデバイス 半導体装置および電力変換装置
WO2018135239A1 (ja) * 2017-01-19 2018-07-26 株式会社 日立パワーデバイス 半導体装置および電力変換装置
US10763346B2 (en) 2017-01-19 2020-09-01 Hitachi Power Semiconductor Device, Ltd. Semiconductor device and power conversion apparatus
WO2018221032A1 (ja) * 2017-05-29 2018-12-06 株式会社 日立パワーデバイス 半導体装置
JP2018200974A (ja) * 2017-05-29 2018-12-20 株式会社 日立パワーデバイス 半導体装置

Also Published As

Publication number Publication date
JP5631752B2 (ja) 2014-11-26
EP2482319A3 (en) 2016-04-13
CN102593167B (zh) 2015-01-28
US20120176828A1 (en) 2012-07-12
EP2482319B1 (en) 2020-04-22
US9082814B2 (en) 2015-07-14
EP2482319A2 (en) 2012-08-01
CN102593167A (zh) 2012-07-18

Similar Documents

Publication Publication Date Title
JP5631752B2 (ja) 半導体装置および電力変換装置
JP5452195B2 (ja) 半導体装置及びそれを用いた電力変換装置
JP5806535B2 (ja) 半導体装置及びそれを用いた電力変換装置
JP5891023B2 (ja) 半導体装置及びそれを用いた電力変換装置
JP6072445B2 (ja) 半導体装置およびそれを用いた電力変換装置
JP5492225B2 (ja) 半導体装置、及びそれを用いた電力変換装置
JP2008288386A (ja) 半導体装置
JP5932623B2 (ja) 半導体装置およびそれを用いた電力変換装置
JP2013254857A (ja) 半導体装置およびその製造方法
JP2012089824A (ja) 半導体素子およびその製造方法
JP6354458B2 (ja) 半導体装置
JP6154083B1 (ja) パワー半導体装置及びパワー半導体装置の製造方法
JP6173987B2 (ja) 半導体装置
JP5686507B2 (ja) トレンチゲート型半導体装置
JP2013138137A (ja) 半導体装置及びその製造方法並びにそれを用いた電力変換装置
JP6350679B2 (ja) 半導体装置及びその製造方法
JP2012165018A (ja) 半導体装置およびその製造方法
JP2016012582A (ja) 半導体装置及びそれを用いた電力変換装置
JP6038737B2 (ja) 半導体装置及びそれを用いた電力変換装置
WO2015045563A1 (ja) 半導体装置およびこれを用いた電力変換装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130124

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20131128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140303

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140512

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140930

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141008

R150 Certificate of patent or registration of utility model

Ref document number: 5631752

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150