CN101847603B - 低栅极电荷的沟槽式功率半导体的制造方法及其结构 - Google Patents

Abstract

本发明公开了一种低栅极电荷的沟槽式功率半导体的制造方法及其结构，其特征在于，该制造方法的步骤如下：提供一第一导电型半导体基材，其上形成一第一导电型外延层及一第二导电型本体区域；形成多个沟槽；形成一第一绝缘层于该第二导电型本体区域上及每一沟槽的内侧面；形成一多晶硅侧墙于每一沟槽的侧壁，且裸露该沟槽的底面的一部分；填入一介电结构于每一沟槽；填入一多晶硅于每一沟槽的介电结构的上方；形成一金属硅化物于该多晶硅上，该金属硅化物为第一相组成；以及将该金属硅化物由第一相组成转变为第二相组成。本发明可改善切换速度并且可以达成降低切换损失的效果。

Description

低栅极电荷的沟槽式功率半导体的制造方法及其结构

技术领域

本发明涉及一种低栅极电荷的沟槽式功率半导体的制造方法及其结构，尤其涉及一种可提高功率半导体的切换速度的沟槽式功率半导体的制造方法及其结构。

背景技术

沟槽式金属氧化物半导体(MOS)元件会包含一设在沟槽中的栅极，该沟槽由一半导体基材（例如硅）的表面向下延伸成形，而可利用蚀刻等方式制作上述的沟槽。在这些沟槽式金属氧化物半导体元件中流通的电流主要是呈垂直方向的，因此，各个元件可以更密集地被整合封装。常见的金属氧化物半导体元件包括金属氧化物半导体场效应晶体管(MOSFETs)、绝缘栅双极晶体管(IGBTs)及晶体闸流管（Thyristor）等。

随着电路应用的高频化，开关元件的切换性能的改善是重要事项之一。进一步来说，就高频操作的观点，如何提高切换速度，同时减少切换损失，即为开关元件设计的目标。而从半导体物理来看，降低金属氧化物半导体场效应晶体管的栅极至漏极的电容（Cgd）有助于改善切换速度，降低切换损失。该内部电容包括栅极至漏极的电容(Cgd)，其也称为反馈电容(Crss)。

传统金属氧化物半导体场效应晶体管的沟槽中填满多晶硅材料作为栅极。此多晶硅材料覆盖沟槽的侧壁与底部。依据电容的计算公式，电容值正比于面积。因此，在传统的金属氧化物半导体场效应晶体管结构下，栅极至漏极的电容（Cgd）受限于沟槽的底面积，而容易导致在高频运作下的高切换损失。

于是，本发明人有感上述缺点的可改善，提出一种设计合理且有效改善上述缺点的本发明。

发明内容

本发明的主要目的，在于提供一种低栅极电荷的沟槽式功率半导体的制造方法，该方法可以有效减少栅极的多晶硅结构与沟槽底部的重叠面积，以降低栅极至漏极的电容值(Cgd)，进而降低栅极电荷(Qgd)；同时，本发明在栅极多晶硅结构上制作低电阻率的金属硅化物，以解决栅极多晶硅结构截面积缩小所引发的电阻提高的问题。综合上述效果，本发明即可制作低切换损失的功率半导体。

为了达成上述的目的，本发明提供一种低栅极电荷的沟槽式功率半导体的制造方法，其特征在于，步骤如下：提供一第一导电型半导体基材；形成一第一导电型外延层于该第一导电型半导体基材上；形成一第二导电型本体区域于该第一导电型外延层内，该第二导电型本体区域由该第一导电型外延层的上表面向下延伸；形成多个沟槽于该第一导电型外延层内，每一沟槽由该第二导电型本体区域的上表面向下贯穿该第二导电型本体区域；形成一第一绝缘层于该第二导电型本体区域上及每一沟槽的内侧面；形成一多晶硅侧墙（ploy-silicon spacer）于每一沟槽的侧壁，并裸露该沟槽的底面的一部分；填入一介电结构于每一沟槽中的该多晶硅侧墙与该沟槽的底面的裸露部分所形成的空间，且该介电结构于该沟槽內具有一低于该多晶硅侧墙的高度；以及填入一多晶硅结构于所述每一沟槽内，且位于介电结构的上方。

本发明还提供一种低栅极电荷的沟槽式功率半导体的制造方法，其特征在于，包括：提供一第一导电型半导体基材；形成一第一导电型外延层于该第一导电型半导体基材上；形成一第二导电型本体区域于该第一导电型外延层内，且该第二导电型本体区域由该第一导电型外延层的上表面向下延伸；形成多个沟槽于该第一导电型外延层内，每一沟槽由该第二导电型本体区域的上表面向下贯穿该第二导电型本体区域；形成一第一绝缘层于每一沟槽的内侧面；形成一多晶硅侧墙（ploy-silicon spacer）于每一沟槽的侧壁，并裸露该沟槽的底面的一部分；形成一金属硅化物层于该多晶硅侧墙上；填入一介电层覆盖该金属硅化物层与该沟槽的底面；以及填入一多晶硅结构于所述每一沟槽。

本发明还提供一种低栅极电荷的沟槽式功率半导体结构，其特征在于，包括：一第一导电型半导体基材；一第一导电型外延层，其位于该第一导电型半导体基材上；一第二导电型本体区域，其由该第一导电型外延层的上表面向下延伸；多个沟槽，每一沟槽由该第二导电型本体区域的上表面向下贯穿该第二导电型本体区域；一第一绝缘层，其设置于该第二导电型本体区域上及每一沟槽的内侧面；以及一多晶硅侧墙（ploy-silicon spacer），其成形于每一沟槽的侧壁，并裸露该沟槽的底面的一部分；一介电结构，位于每一沟槽中的该多晶硅侧墙与该沟槽的底面的裸露部分所形成的空间，且该介电结构于该沟槽內具有一低于该多晶硅侧墙的高度；一多晶硅结构，位于所述每一沟槽内，该多晶硅结构连接该多晶硅侧墙，且位于该介电结构的上方以填满所述每一沟槽。

本发明还提供一种低栅极电荷的沟槽式功率半导体结构，包括：一半导体基材；一外延层，位于该半导体基材上；一本体区域，由该外延层的上表面向下延伸；多个沟槽，每一沟槽由该本体区域的上表面向下贯穿该本体区域；一第一绝缘层，位于每一沟槽的内侧面；一多晶硅侧墙，位于每一沟槽的侧壁，并裸露该沟槽的底面的一部分；一金属硅化物层，位于该多晶硅侧墙上；一介电层，覆盖该金属硅化物层与所述每一沟槽的底面；一多晶硅结构，位于该介电层上，且填满所述每一沟槽。本发明具有以下有益的效果：本发明提出的制造方法形成多晶硅侧墙，以减少多晶硅与沟槽底面的重叠面积，同时利用额外的多晶硅结构或是金属硅化物降低栅极电阻，以抵消栅极多晶硅结构截面积缩小对于电阻的拉升作用。借此即可缩短切换时间，并降低切换损失，以进一步提高半导体的工作效率。因此，本发明的方法可以提升半导体的切换速度，使其更适用于高频条件的运作。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附附图仅提供参考与说明用，并非用来对本发明加以限制。

附图说明

图1A至图1M为本发明第一实施例的流程图。

图2A至图2I为本发明第二实施例的流程图。

图3A至图3K为本发明第三实施例的流程图。

其中，附图标记说明如下：

100、200、300       第一导电型半导体基材

101、201、301       沟槽

102、202、302       第一导电型外延层

103、203、303       图案层

104、204、304       第二导电型本体区域

105、205、305       第一绝缘层

106、206、306       多晶硅层

1061、2061、3061          多晶硅侧墙

108       第一介电层

110       氧化物层

1101      介电结构

112、312            第二多晶硅层

1121、3121          多晶硅结构

113、213            光致抗蚀剂图案

114、214、314       源极

216、316            金属层

1161、2161、3161          金属硅化物层

118、218、318             硼磷硅玻璃结构

3181                      接触窗

120、220、320             重掺杂区域

307       介电层

3071        氮化硅层

3072        氧化硅层

322       源极金属层

具体实施方式

本发明提供一种低栅极电荷的沟槽式功率半导体的制造方法及其结构，该方法利用多晶硅侧墙（ploy-silicon spacer）减少多晶硅与沟槽底部的重叠面积（overlap），并配合低电阻率的金属硅化物的作用，以达到降低栅极至漏极电容(Cgd)及降低电阻的效果，进而降低切换损失。请参阅图1A至图1M，其为本发明的制造方法的第一实施例，包括如下步骤：

首先，如图1A所示，提供一第一导电型半导体基材100，而一第一导电型外延层102形成于该第一导电型半导体基材100之上，一第二导电型本体区域104则借由注入与扩散工艺而形成于该第一导电型外延层102的上部分。而在本具体实施例中，N型掺杂即为第一导电型，而P型掺杂则为第二导电型，故考虑离子掺杂浓度，该第一导电型半导体基材100即为具有N+型掺杂的基材，而第一导电型外延层102则为具有N型掺杂的外延层，该第二导电型本体区域104则为P型掺杂。

随后，如图1B所示，形成多个沟槽101于该第一导电型外延层102内，每一沟槽101由该第二导电型本体区域104的上表面向下贯穿该第二导电型本体区域104。请参考图1B，在此步骤中借由一具有图案的图案层103，利用蚀刻方法（如反应性离子蚀刻，RIE）制作这些沟槽101，而这些沟槽101由该第二导电型本体区域104的上表面向下贯穿该第二导电型本体区域104，而使这些沟槽101的底面成形于该第一导电型外延层102中，而每一沟槽101的外观并不限定，这些沟槽101的侧壁的垂直度也不限定，例如该沟槽101可具有垂直的侧壁或是具有曲率的侧壁等等。

接下来，如图1C所示，形成一第一绝缘层105于每一沟槽101的内侧面。在本具体实施例中，先去除上述用以定义沟槽101的图案层103，再生成一第一绝缘层105于该第二导电型本体区域104上及每一沟槽101的内侧面，该第一绝缘层105即可作为栅极氧化层。

请参考图1C及图1D，先形成一连续性的多晶硅层106于该第二导电型本体区域104上及每一沟槽101的内侧面，也即该多晶硅层106覆盖于第一绝缘层105上。接着进行一各向异性蚀刻步骤（anisotropicetching），移除多余的多晶硅，而形成该多晶硅侧墙1061于每一沟槽101的侧壁。在本发明中，该多晶硅侧墙1061成形于该沟槽101的侧壁，该沟槽101的底面的一部分裸露出来。

相较于传统的栅极多晶硅结构完全覆盖沟槽的底面，本发明的多晶硅侧墙1061可以有效减小多晶硅与沟槽底部的重叠面积（overlap），以降低栅极至漏极的电容值(Cgd)，进而减少栅极电荷（Qgd）。

请参考图1E至图1G，接下来的步骤在于填入一介电结构1101于每一沟槽101，该介电结构1101位于该沟槽101的下部分，且该介电结构1101具有一预定高度。在本具体实施例中，利用以下步骤制作该介电结构1101：请先参考图1E，形成一第一介电层108于第二导电型本体区域104上及每一沟槽101的内侧面，该第一介电层108为一氮化硅层，其覆盖于该第一绝缘层105及该多晶硅侧墙1061上方；随后，形成一第二介电层110于该第一介电层108上，该第二介电层110为一氧化硅层；接着蚀刻该第二介电层110以形成填入每一沟槽101的介电结构1101（如图1F），且控制蚀刻深度，使蚀刻后的该介电结构1101具有预定高度。在本具体实施例中，该介电结构1101的预定高度为5000埃（Angstrom），但上述高度尺寸仅为说明之用。在实际工艺中，该介电结构1101的预定高度最佳为该沟槽101深度的一半或以上。

就蚀刻第二介电层110以制作介电结构1101的工艺来看，由于此介电结构1101的厚度相当大，所容许的蚀刻深度的误差也会随之放大，因此，可解决蚀刻工艺变异(variation)所造成的问题。

接着去除裸露于外的该第一介电层108以保留位于该介电结构1101旁侧的第一介电层108，如图1G所示。在本实施例中，第一介电层108与第二介电层110分别是氮化硅层与氧化硅层，第一介电层108是作为蚀刻第二介电层110的蚀刻停止层(etching stop)。不过，本发明不应受限于此。第一介电层108与第二介电层110只须是由不同的介电材料所构成，而能就此二介电层108，110进行选择性蚀刻即可。

如图1H与图1I所示，随后，填入一多晶硅结构1121于每一沟槽101的介电结构1101的上方。请先参考图1H，先沉积一第二多晶硅层112于该于第二导电型本体区域104上及每一沟槽101中，也即将连续性的第二多晶硅层112覆盖于第一绝缘层105、多晶硅侧墙1061、第一介电层108及介电结构1101上。值得注意的是，此第二多晶硅层112必须填满沟槽101。接下来，再利用回蚀刻步骤（etchback）去除部分的第二多晶硅层112，仅保留填入每一沟槽101内的多晶硅结构1121，如图1I所示。此连接至多晶硅侧墙1061的多晶硅结构1121有助于提高整个栅极多晶硅结构的截面积，以降低栅极电阻值。

接下来，如图1J与图1K所示，形成源极（source）114于该第二导电型本体区域104中，在此步骤中，先利用光致抗蚀剂图案113遮蔽某一预定区域以定义源极114的位置，再利用离子注入等工艺在第二导电型本体区域104中形成源极114。

如图1L所示，接下来形成一金属硅化物层1161于该多晶硅结构1121上。上述结构可由以下步骤形成，首先沉积一连续性的金属层于该第二导电型本体区域104上及该位于每一沟槽中101的多晶硅结构1121上；再加热使该金属层与该多晶硅结构1121反应生成自对准金属硅化物（salicide），以形成金属硅化物层1161于多晶硅结构1121上。在本具体实施例中，先形成一连续性的钛/氮化钛（Ti/TiN）的金属层，再利用快速热处理工艺（Rapid Thermal Processing，RTP）使钛金属与硅元素反应形成硅化钛（即金属硅化物层1161），此时形成的硅化钛为C49相组成；随后，进行一去除步骤，将未参与反应的金属层（例如位于该第二导电型本体区域104上的金属层）移除，如图1L所示。

接着，为了进一步降低电阻值，通过一高温相转换步骤，将上述C49相硅化钛转变为具有低电阻率的C54相硅化钛，由于此步骤仅改变金属硅化物层1161的相组成，故附图中的标号并未改变。而本具体实施例中，利用快速热处理工艺（Rapid Thermal Processing，RTP）达成上述的相变化步骤，但不以此为限。换言之，经由上述的相变化步骤，硅化钛由C49相组成转变成C54相组成，借此可大幅减少金属硅化物层1161的电阻率，以进一步补偿栅极多晶硅结构（包括多晶硅侧墙1061与多晶硅结构1121）截面积缩小所造成的电阻上升的问题。

如图1M所示，接着，更进一步形成多个硼磷硅玻璃（BPSG）结构118覆盖该多晶硅结构1121与该多晶硅侧墙1061，并且在第二导电型本体区域104中形成重掺杂区域120，以形成完整的功率半导体装置，而后续的工艺为本领域常见的制作步骤，在此不再赘述。此具体实施例所提供的制作方法除了可用以制作线型晶胞(stripe cell)的功率半导体元件，也可用以制作封闭晶胞(closed cell)的功率半导体元件。而本实施例所提供的制作方法所制作的结构可以有效减少栅极多晶硅与沟槽底部的重叠面积，即可降低栅极至漏极电容值(Cgd)(即降低栅极电荷）；另一方面，为了补偿栅极多晶硅截面积缩小所造成的电阻上升的问题，本发明在介电结构上制作多晶硅结构连接至多晶硅侧墙，并在多晶硅结构上制作低电阻率的金属硅化物，如此即可解决电阻提高的问题。而切换损失正比于栅极电容值与电阻的乘积，故本发明可以达成降低切换损失的效果。

另外，本发明的介电结构1101厚度相当大，因此，蚀刻工艺的变异不会对于本发明造成影响。例如上述实施例中，该介电结构1101的高度为5000埃，若是蚀刻工艺的变异为1000埃，蚀刻所造成的结构差异约为20％，还不至于对于此沟槽式功率半导体的正常运作造成影响。不过，若是氧化层的厚度仅及于1000至2000埃，蚀刻工艺的变异可能导致超过50％的误差，而难以确保半导体装置的性能，故本发明也可解决蚀刻工艺变异所造成的问题。

请参考图2A至图2I，其为本发明的第二实施例，其包括如下步骤：

图2A至图2D的步骤同于第一实施例，故以下将针对图1A至图1D做一简单的说明。

首先，如图2A所示，提供一第一导电型半导体基材200，而一第一导电型外延层202形成于该第一导电型半导体基材200之上，一第二导电型本体区域204则借由离子注入与扩散工艺而形成于该第一导电型外延层202的上部分，而相关的离子掺杂浓度则请参阅前文的说明。

随后，如图2B所示，形成多个沟槽201于该第一导电型外延层内202，每一沟槽201由该第二导电型本体区域204的上表面向下贯穿该第二导电型本体区域204。然后，如图2C所示，去除用以制作沟槽201的图案层203，再生成一第一绝缘层205于该第二导电型本体区域204上及每一沟槽201的内侧面。

接下来，请参考图2C及图2D，先沿着第一导电型外延层202的表面起伏，形成一连续性的多晶硅层206于该第二导电型本体区域204上及每一沟槽201的内侧面，也即该多晶硅层206覆盖于第一绝缘层205上，接着进行一各向异性蚀刻步骤移除多余的多晶硅，而形成多晶硅侧墙2061于每一沟槽201的侧壁。在本发明中，该多晶硅侧墙2061成形于该沟槽201的侧壁，而该沟槽201的部分底面裸露于外。相较于传统的栅极多晶硅结构完全覆盖沟槽的底面，本发明的多晶硅侧墙2061可以减小多晶硅与沟槽底部的重叠面积，以减少栅极至漏极的电容值(Cgd)，进而降低栅极电荷（Qgd）。

接着，如图2E所示，定义源极（source）214于该第二导电型本体区域204中。在本步骤中，利用光致抗蚀剂图案213遮蔽沟槽201的底面及其他预定区域（如图2E所示），再利用离子注入等工艺形成源极214于第二导电型本体区域204中。然后再去除上述的光致抗蚀剂图案213。

接下来，形成一金属硅化物层2161于该多晶硅侧墙2061上。上述结构可由以下步骤形成：如图2F所示，首先沉积一连续性的金属层216于该第二导电型本体区域204上及该多晶硅侧墙2061上；然后，再加热使该金属层216与该裸露于外的多晶硅侧墙2061反应生成自对准金属硅化物，以生成该金属硅化物层2161于多晶硅侧墙2061上，如图2G所示。在本具体实施例中，先形成一连续性的钛/氮化钛（Ti/TiN）的金属层216，再利用快速热处理工艺（Rapid Thermal Processing，RTP）将钛金属与硅元素形成硅化钛（即金属硅化物层2161），此硅化钛为C49相组成；随后，进行一去除步骤，将位于该第二导电型本体区域204及该沟槽201的底面上未参与反应的金属层216加以移除，以保留位于该多晶硅侧墙2061上的金属硅化物层2161，如图2G所示。

接着，为了进一步减小电阻，本发明则将上述的C49相硅化钛通过一高温相转换步骤，转变为C54相硅化钛。由于此步骤仅改变金属硅化物层2161的相组成，故附图中的标号并未改变。而本具体实施例中，利用快速热处理工艺（Rapid Thermal Processing，RTP）达成上述的相变化步骤，但不以此为限。经由上述的相变化步骤，硅化钛由C49相组成转变成C54相组成，借此可大幅减少材料的电阻率，以补偿栅极多晶硅截面积缩小所造成的电阻上升的问题。

如图2H所示，上述工艺之后，形成多个硼磷硅玻璃（BPSG）结构218分别填入这些沟槽201内，且覆盖这些多晶硅侧墙2061。然后，如图2I所示，形成重掺杂区域220于第二导电型本体区域204内，以形成完整的功率半导体装置，而后续的工艺为本领域常见的制作步骤，在此不再赘述。本实施例用以制作线型晶胞（stripe cell）的功率半导体，且同样可以达成降低栅极电荷与控制栅极电阻的效果，进而改善半导体装置的切换效率。

请参考图3A至图3L，其为本发明的第三实施例，此实施例的部分步骤同于第一及第二实施例，故可参照上述的说明。

首先，如图3A所示，先提供一第一导电型半导体基材300，而一第一导电型外延层302形成于该第一导电型半导体基材300之上，一第二导电型本体区域304则借由离子注入与扩散工艺而形成于该第一导电型外延层302的上部分，而相关的离子掺杂浓度则请参阅前文的说明。

随后，如图3B所示，形成多个沟槽301于该第一导电型外延层内302，每一沟槽301由该第二导电型本体区域304的上表面向下贯穿该第二导电型本体区域304。然后，如图3C所示，形成一第一绝缘层305于每一沟槽301的内侧面。在本具体实施例中，先去除用以制作沟槽301的图案层303（如图3B），再生成一第一绝缘层305于该第二导电型本体区域304上及每一沟槽301的内侧面，如图3C所示。

下一步骤为形成一多晶硅侧墙3061于每一沟槽301的侧壁，且裸露该沟槽301的底面的一部分。请参考图3C及图3D，先沿着第一导电型外延层302的表面起伏，形成一连续性的多晶硅层306于该第二导电型本体区域304上及每一沟槽301的内侧面，也即该多晶硅层306覆盖于第一绝缘层305上，接着进行一各向异性蚀刻步骤，以移除多余的多晶硅，而形成该多晶硅侧墙3061于每一沟槽301的侧壁。在本发明中，该多晶硅侧墙3061成形于该沟槽301的侧壁，而该沟槽301的部分底面裸露于外。相较于传统的栅极多晶硅结构完全覆盖沟槽的底面，如图3D所示，本发明的多晶硅侧墙3061可以减小栅极多晶硅与沟槽底部的重叠面积，因此可以减少栅极至漏极的电容值(Cgd)，进而可以降低栅极电荷（Qgd）。

接下来形成一金属硅化物层3161于该多晶硅侧墙3061上，上述结构可由以下步骤形成：如图3E所示，首先沉积一连续性的金属层316于该第二导电型本体区域304上及该多晶硅侧墙3061上；然后，加热使该金属层316与该裸露于外的多晶硅侧墙3061反应生成自对准金属硅化物，以形成金属硅化物层3161于该多晶硅侧墙3061上，在本具体实施例中，先形成一连续性的钛/氮化钛（Ti/TiN）的金属层316，再利用快速热处理工艺（Rapid Thermal Processing，RTP）使钛金属与硅元素反应生成硅化钛（即金属硅化物层3161），此硅化钛为C49相组成；然后，进行一去除步骤，将位于该第二导电型本体区域304及该沟槽301的底面上未反应的金属层316（即未形成硅化钛化合物的钛/氮化钛层）加以移除，以保留位于该多晶硅侧墙3061上的金属硅化物层3161，如图3F所示。

接着，为了进一步降低电阻值，本发明进行一高温相转换步骤，将上述的C49相硅化钛转变为C54相硅化钛，由于此步骤仅改变金属硅化物层3161的相组成，故附图中的标号并未改变。而本具体实施例中，利用快速热处理工艺（Rapid Thermal Processing，RTP）达成上述的相变化步骤，但不以此为限。换言之，经由上述的相变化步骤，硅化钛由C49相组成转变成C54相组成，可大幅减少材料的电阻率，以补偿因为栅极多晶硅截面积缩小所造成的电阻上升的问题。

接着，如图3G所示，在形成该金属硅化物层3161的步骤后，先形成一连续性的介电层307于该第一绝缘层305上及该沟槽301中。在本实施例中，此介电层307是由一氮化硅层3071及一氧化硅层3072所构成。

接下来，如图3H所示，将第二多晶硅层312于填入每一沟槽301。首先成形一连续性的第二多晶硅层312于介电层307上；然后，如图3I所示，再利用蚀刻的方式，去除不必要的氮化硅层3071、氧化硅层3072及第二多晶硅312层，仅保留填入于每一沟槽301的氮化硅层3071、氧化硅层3072及多晶硅结构3121。值得注意的是，此介电层307的主要目的是在于隔离多晶硅侧墙3061与多晶硅结构3121。此介电层307也可以是由单独的一氮化硅层或是一氧化硅层构成。

接着，如图3J所示，形成源极314于第二导电型本体区域304内。然后，如图3K所示，形成多个硼磷硅玻璃（BPSG）结构318覆盖该多晶硅侧墙3061的步骤。此硼磷硅玻璃结构318具有一接触窗3181暴露位于沟槽301内的多晶硅结构3121。随后，形成一源极金属层322连接这些沟槽301中的该多晶硅结构3121。由于此多晶硅结构3121是连接至源极而非栅极，因此，可以有效降低栅极至漏极的电容值(Cgd)。

另外，本发明提出一种低栅极电荷的沟槽式功率半导体结构。以前述本发明制作方法的第一实施例为例，上述的低栅极电荷的沟槽式功率半导体结构包括有：一第一导电型半导体基材100；一第一导电型外延层102，其位于该第一导电型半导体基材100上；一第二导电型本体区域104，其由该第一导电型外延层102的上表面向下延伸；多个沟槽101，每一沟槽101由该第二导电型本体区域104的上表面向下贯穿该第二导电型本体区域104；一第一绝缘层105，其位于每一沟槽101的内侧面；以及一多晶硅侧墙1061，其位于每一沟槽101的侧壁；以及一介电结构1101，位于该每一沟槽101中的下部分，且覆盖于该沟槽101的底面。

综上所述，本发明具有下列诸项优点：

1.可改善切换速度。由上述实施例可知，本发明可以有效减少多晶硅与沟槽底部的重叠面积，即可降低栅极电荷(Qgd)（即降低栅极至漏极的电容值(Cgd)）；另一方面，为了补偿重叠面积减小所造成的电阻上升，本发明或是在多晶硅侧墙上制作低电阻率的金属硅化物、或是制作额外的多晶硅结构连接至多晶硅侧墙，如此即可解决电阻提高的问题。此外，切换损失正比于栅极电容值与电阻的乘积。由于本发明可以有效降低栅极电容值，同时缓和栅极电阻的上升，因此有助于改善切换速度，并且可以达成降低切换损失的效果。

2.传统的沟槽功率半导体为了降低栅极至漏极的电容值，多是采用增加沟槽底部的氧化层厚度的方法。氧化层厚度过大，会导致沟槽底部处的外延层中电荷堆积效果不明显。相较之下，本发明所制作的多晶硅侧墙由沟槽的侧壁延伸至沟槽底部，因此，即使是在沟槽底部的两侧，也可以提供良好的电荷堆积效应，使得本发明的功率半导体具有较佳的切换速度。

以上所述仅为本发明的优选实施例，非意欲局限本发明的专利保护范围，故凡是运用本发明说明书及附图内容所作的等效变化，均同理包含于本发明的权利保护范围内。

Claims (11)

1.一种低栅极电荷的沟槽式功率半导体的制造方法，其特征在于，包括以下步骤：

提供一第一导电型半导体基材；

形成一第一导电型外延层于该第一导电型半导体基材上；

形成一第二导电型本体区域于该第一导电型外延层内，该第二导电型本体区域由该第一导电型外延层的上表面向下延伸；

形成多个沟槽于该第一导电型外延层内，每一沟槽由该第二导电型本体区域的上表面向下贯穿该第二导电型本体区域；

形成一第一绝缘层于该第二导电型本体区域上及每一沟槽的内侧面；

形成一多晶硅侧墙于每一沟槽的侧壁，并裸露该沟槽的底面的一部分；

填入一介电结构于每一沟槽中的该多晶硅侧墙与该沟槽的底面的裸露部分所形成的空间，且该介电结构于该沟槽內具有一低于该多晶硅侧墙的高度；以及

填入一多晶硅结构于所述每一沟槽内，该多晶硅结构连接该多晶硅侧墙，且位于该介电结构的上方。

2.如权利要求1所述的低栅极电荷的沟槽式功率半导体的制造方法，其特征在于：该形成一多晶硅侧墙的步骤包括：形成一连续性的多晶硅层于该第二导电型本体区域上及每一沟槽的内侧面；以及进行一各向异性蚀刻步骤以成形该多晶硅侧墙。

3.如权利要求1所述的低栅极电荷的沟槽式功率半导体的制造方法，其特征在于：该填入一介电结构于每一沟槽的步骤中还包括：形成一第一介电层于第二导电型本体区域上及每一沟槽的内侧面；形成一第二介电层于该第一介电层上；以该第一介电层作为一蚀刻停止层，蚀刻该第二介电层以形成该介电结构；以及去除裸露于外的该第一介电层。

4.如权利要求1所述的低栅极电荷的沟槽式功率半导体的制造方法，其特征在于：该填入一多晶硅结构于每一沟槽内的该介电结构的上方的步骤之后，还包括一形成一金属硅化物层于该多晶硅结构上的步骤。

5.一种低栅极电荷的沟槽式功率半导体的制造方法，其特征在于，包括以下步骤：

提供一第一导电型半导体基材；

形成一第一导电型外延层于该第一导电型半导体基材上；

形成一第二导电型本体区域于该第一导电型外延层内，该第二导电型本体区域由该第一导电型外延层的上表面向下延伸；

形成多个沟槽于该第一导电型外延层内，每一沟槽由该第二导电型本体区域的上表面向下贯穿该第二导电型本体区域；

形成一第一绝缘层于每一沟槽的内侧面；

形成一多晶硅侧墙于每一沟槽的侧壁，并裸露该沟槽的底面的一部分；形成一金属硅化物层于该多晶硅侧墙上；

填入一介电层覆盖该金属硅化物层与该沟槽的底面；以及

填入一多晶硅结构于所述每一沟槽。

6.如权利要求5所述的低栅极电荷的沟槽式功率半导体的制造方法，其特征在于：在填入一多晶硅结构于所述每一沟槽的步骤之后，还包括形成多个硼磷硅玻璃结构覆盖该多晶硅侧墙的步骤，所述多个硼磷硅玻璃结构分别具有一接触窗暴露位于该沟槽内的该多晶硅结构；及形成一源极金属层连接该多晶硅结构的步骤。

7.一种低栅极电荷的沟槽式功率半导体结构，其特征在于，包括：

一半导体基材；

一外延层，位于该半导体基材上；

一本体区域，由该外延层的上表面向下延伸；

多个沟槽，每一沟槽由该本体区域的上表面向下贯穿该本体区域；

一第一绝缘层，位于每一沟槽的内侧面；

一多晶硅侧墙，位于每一沟槽的侧壁，并裸露该沟槽的底面的一部分；

一介电结构，位于每一沟槽中的该多晶硅侧墙与该沟槽的底面的裸露部分所形成的空间，且该介电结构于该沟槽內具有一低于该多晶硅侧墙的高度；以及

一多晶硅结构，位于所述每一沟槽内，该多晶硅结构连接该多晶硅侧墙，且位于该介电结构的上方以填满所述每一沟槽。

8.如权利要求7所述的低栅极电荷的沟槽式功率半导体结构，其特征在于：还包括一第一介电层，其位于该介电结构与该多晶硅侧墙之间。

9.一种低栅极电荷的沟槽式功率半导体结构，其特征在于，包括：

一半导体基材；

一外延层，位于该半导体基材上；

一本体区域，由该外延层的上表面向下延伸；

多个沟槽，每一沟槽由该本体区域的上表面向下贯穿该本体区域；

一第一绝缘层，位于每一沟槽的内侧面；

一多晶硅侧墙，位于每一沟槽的侧壁，并裸露该沟槽的底面的一部分；

一金属硅化物层，位于该多晶硅侧墙上；

一介电层，覆盖该金属硅化物层与所述每一沟槽的底面；

一多晶硅结构，位于该介电层上，且填满所述每一沟槽。

10.如权利要求9所述的低栅极电荷的沟槽式功率半导体结构，其特征在于，还包括一硼磷硅玻璃结构，其覆盖该多晶硅侧墙，且该硼磷硅玻璃结构具有一接触窗暴露该多晶硅结构。

11.如权利要求10所述的低栅极电荷的沟槽式功率半导体结构，其特征在于，该介电层是由一氮化硅层与一成形于该氮化硅层上的氧化硅层所构成。

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