CN115224103A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括具有第一表面和第二表面的半导体衬底、被形成在半导体衬底上的绝缘栅双极晶体管(IGBT)和二极管，其中二极管包括：第一导电类型的漂移层，被形成为在半导体衬底的第一表面上具有第一区域；第二导电类型的第一体层，被形成为在漂移层的上部分处具有与第一区域相邻的第二区域；第二导电类型的第一浮置层，被形成为在漂移层的上部分处具有与第一区域相邻的第三区域；第一沟槽电极，被形成在漂移层的上部分处与第一浮置层相邻的区域中；以及第一控制栅极，被形成在第一区域的顶部。

Description

半导体器件
技术领域
本申请涉及一种半导体器件及其制造方法，尤其涉及一种具有绝缘栅双极晶体管(IGBT：Insulated Gate Bipolar Transistor)的半导体器件。
背景技术
沟槽栅型IGBT被广泛用作具有低导通电阻(即，低正向饱和电压Vce(sat))的IGBT。此外，还开发了将IGBT和FWD(续流二极管)集成到一个芯片中的RC-IGBT(反向导通IGBT)。
RC-IGBT虽然具有单片化的优点，但存在FWD的性能升级受到限制的问题。具体而言，是FWD的恢复损耗和VF(正向压降)的恶化。为了减少FWD的恢复损耗，考虑引入降低寿命的因数。然而，当引入降低寿命的因数时，VF会恶化。并且，IGBT的性能也因降低寿命的因数的引入而恶化。需要除降低寿命的因数以外的改进方法。
专利文件1公开了一种通过设置第二FWD来抑制FWD的VF增加的现象并抑制开关损耗的增加的技术。
发明内容
在RC-IGBT中，需要同时实现VF的降低和恢复损耗的降低，而不需要降低寿命的因数。
其他目的和新颖特征将从说明书和附图的描述中变得显而易见。
根据实施例的半导体器件包括：半导体衬底，具有第一表面和第二表面；绝缘栅双极晶体管(IGBT)和二极管，被形成在半导体衬底上，其中二极管包括：第一导电类型的漂移层，被形成为在半导体衬底的第一表面上具有第一区域；第二导电类型的第一体层，被形成为在漂移层的上部分处具有与第一区域相邻的第二区域；第二导电类型的第一浮置层，被形成为在漂移层的上部分处具有与第一区域相邻的第三区域；第一沟槽电极，被形成在与漂移层的上部分处的第一浮置层相邻的区域中；以及第一控制栅极，被形成在第一区域的顶部。
在根据实施例的半导体器件中，可以降低FWD的VF和恢复损耗。
附图说明
图1是根据第一实施例的半导体芯片的平面图。
图2是根据第一实施例的半导体芯片的平面图。
图3A示出了根据第一实施例的半导体芯片的IGBT区域的平面图。
图3B示出了根据第一实施例的半导体芯片的IGBT区域的截面图。
图4A示出了根据第一实施例的半导体芯片的二极管区域的平面图。
图4B示出了根据第一实施例的半导体芯片的二极管区域的截面图。
图5是用于说明根据第一实施例的半导体芯片的操作的电路图。
图6是用于说明根据第一实施例的半导体芯片的操作的时序图。
图7是用于说明根据第一实施例的半导体芯片的操作的图。
图8是根据第一实施例的半导体芯片的二极管区域的截面图。
图9是用于说明根据第一实施例的半导体芯片的操作的时序图。
图10是根据第一实施例的半导体芯片的二极管区域的截面图。
图11是用于说明根据第二实施例的半导体芯片的操作的时序图。
图12是用于说明根据第二实施例的半导体芯片的操作的时序图。
图13是用于说明根据第三实施例的半导体芯片的操作的时序图。
图14是用于说明根据第三实施例的半导体芯片的操作的时序图。
图15是根据第四实施例的半导体芯片的二极管区域的平面图。
图16是根据第五实施例的半导体芯片的二极管区域的平面图。
图17是根据第六实施例的半导体芯片的二极管区域的平面图。
图18是根据第七实施例的半导体芯片的平面图。
图19是根据第七实施例的半导体芯片的截面图。
具体实施方式
在下文中，将参照附图详细描述根据实施例的半导体器件。在说明书和附图中，相同或对应的形式元件由相同的附图标记表示，并且省略其重复描述。在附图中，为了描述方便，可以省略或简化配置。此外，实施例中的至少一些实施例可以彼此任意组合。
第一实施例
图1是作为根据第一实施例的半导体器件的半导体芯片(RC-IGBT)100的平面图。在图1中，为了便于理解，使绝缘薄膜透明的状态。如图1所示，半导体芯片100的表面(第一表面)的大部分被发射极电极1覆盖。在发射极电极1的外周形成栅极电极2。此外，在半导体芯片100的背表面(第二表面)中，形成集电极电极(与阴极电极共用)3。发射极电位被提供给发射极电极1。栅极电位被提供给栅极电极2。
图2是图1的区域4的放大图。区域5是形成IGBT的区域。区域6是形成二极管(FWD)的区域。
图3A是IGBT区域5的放大图。图3B是沿图3A的A-A'线的截面图。第一实施例的IGBT是作为IE型IGBT类型的GE-S型(GE型收缩结构(shrink structure))。如图3A和图3B所示，在IGBT区域中，发射极电极1、集电极电极(阴极电极)3、p+型集电极层15、n+型场截止层16和n-型漂移层11被形成在半导体衬底上。IGBT区域还包括被提供栅极电位的栅极电位沟槽电极(也称为栅极电位的沟槽栅极)7以及被提供发射极电位的发射极电位沟槽电极(也称为发射极电位的沟槽栅极)。在栅极电位沟槽电极7和发射极电位沟槽电极9之间，形成n+型空穴阻挡层17。由栅极电位沟槽电极7、发射极电位沟槽电极9和空穴势垒层17形成的区域是有源单元区域。在两个有源单元区域之间形成p+型浮置层8(无源单元区域)。
发射极电位沟槽电极9通过接触孔被耦合到发射极电极1。发射电极1通过接触孔和体接触被耦合到p+型闩锁防止层(latch-upprevention layer)21。在栅极电位沟槽电极7和发射极电极1的接触孔之间，形成n+型发射极层14和p+型体层20。发射极层14和体层20通过接触孔被耦合到发射极电极1。在图3A中，10是体接触Si(硅)沟槽，12是p+型杂质层，以及13是FC-GATE(浮置层控制栅极Floating layer Control GATE)。图3B中的18是栅极绝缘薄膜，19是层间绝缘薄膜。
如图3A所示，栅极电位沟槽电极7具有在Y轴方向(第一方向)上延伸的线性部分、具有在X轴方向(第二方向)上延伸的弯曲部分的形状。简单来说，它是L形(第一形状，或称为第一栅极电位沟槽电极)。此外，栅极电位沟槽7具有以平行于X轴的线与第一形状线对称的形状(第二形状，或称为第二栅极电位沟槽电极)。n-型漂移层11和p+型杂质层12形成在被夹在第一形状和第二形状之间的区域中。FC-GATE 13形成在被夹在第一形状和第二形状之间的区域中的n-型漂移层11和p+型杂质层12上。FC-GATE 13是Poly-Si(多晶硅)并且被耦合到栅极电极2。
图4A是二极管区域6的放大图。图4B是沿图4A的C-C'线的截面图。如图4A和图4B所示，在二极管区域中，发射极电极1、阴极电极(与集电极电极共用)3、n+型阴极层22、n+型场截止层16和n-型漂移层11被形成在半导体衬底上。在与IGBT区域类似的二极管区域中，栅极电位沟槽电极7、发射极电位沟槽电极9、体接触Si沟槽10、p+型浮置层8、n+型空穴阻挡层17、栅极绝缘薄膜18、层间绝缘薄膜19、p+型体层20、p+型闩锁防止层21、FC-GATE 13和p+型杂质层12被进一步形成。
接下来，将参照图5至图10描述根据第一实施例的半导体芯片100(RC-IGBT)的操作。
在说明作为第一实施例的特征的二极管(二极管区域)的操作之前，首先将描述IGBT(IGBT区域)的操作。当IGBT关断时，负电压(例如，-15V)被施加到栅极。当负电压被施加到栅极时，负电压也被施加到FC-GATE 13。图7中的上图是沿图3A中的B-B'线的截面图。顺便提及，图7中的上图还用作沿图4A的D-D'线的截面图。如图7所示，n-型漂移区域11也被形成在半导体衬底的表面的区域(第四区域)中。由于杂质层12和体层20是相同的p+型，所以也将它们合称为体层。p+型体层被形成在与半导体衬底的表面上的漂移层11的表面区域(第四区域)相邻的区域(第五区域)中。p+型浮置层8被形成在与半导体衬底的表面上的漂移层11的表面区域(第四区域)相邻的区域(第六区域)中。
当负电压被施加到FC-GATE 13时，通过在n-型漂移层11的表面上收集空穴，从p+型浮置层8到p+型体层20形成空穴路径，如图7中的顶图。当形成空穴路径时，浮置层8的载流子(空穴)向发射极电极1放电。因此，在关断时，促进了载流子的放电，由此实现高速关断。
另一方面，当IGBT导通时，正电压(例如，+15V)被施加到栅极。当正电压被施加到栅极时，正电压也被施加到FC-GATE 13。如果正电压被施加到FC-GATE 13，则不形成上述空穴路径。因此，浮置层8的载流子放电抑制功能发挥作用，可以获得IE效应。IE-效应改善了IGBT导通时的开关损耗。
接下来，作为第一实施例的特征的二极管(二极管区域)的操作。如图7所示，即使在二极管区域中，n型漂移层11也被形成在半导体衬底的表面的区域(第一区域)中。p+型体层被形成在与半导体衬底的表面上的漂移层11的表面区域(第一区域)相邻的区域(第二区域)中。p+型浮置层8被形成在与半导体衬底的表面上的漂移层11的表面区域(第一区域)相邻的区域(第三区域)中。
图5是用于说明RC-IGBT的操作的电路图。如图5所示，RC-IGBT1被设置在高侧，而RC-IGBT 2被设置在低侧。RC-IGBT 1和RC-IGBT2具有上述RC-IGBT的结构。
首先，将描述从接通状态到截止状态的RC-IGBT 2。图6是用于说明RC-IGBT 1和RC-IGBT 2的操作的时序图。
RC-IGBT 2导通时，正电压(+15V)被施加到RC-IGBT 2的栅极。此时，RC-IGBT 1处于截止状态，0V被施加到RC-IGBT 1的栅极。电流通过RC-IGBT 2流向线圈L。当负电压被施加到RC-IGBT2的栅极时，RC-IGBT 2关断。当RC-IGBT 2关断时，电流从线圈L流到二极管1(即，RC-IGBT 1的FWD)。在第一实施例中，就在RC-IGBT 2关断之前，负电压被施加给RC-IGBT 1的栅极。当负电压被施加到RC-IGBT 1的栅极时，负电压也被施加到RC-IGBT 1的FC-GATE 13。当负电压被施加到FC-GATE 13时，RC-IGBT 1的IGBT关断。当负电压被施加到FC-GATE 13时，二极管1的操作如下。如图7的上部分所示，空穴聚集在二极管区域中的漂移层11的表面(第一区域)上，p型反型层被形成。当p型反型层被形成时，二极管区域中的p+型浮置层8、p+型杂质层12和p+型体层20被耦合，浮置层8用作阳极层。因此，二极管区域中的p+型浮置层8(阳极层)和n-型漂移层(阴极层)用作二极管(FWD)(图4B中的二极管)。由于整个浮置层8用作阳极层，二极管的区域增加，导致电流流动时VF减小。p+型体层20也用作阳极，但n+型空穴阻挡层17被形成在体层20下方。由于空穴阻挡层未形成在浮置层8下方，因此与体层20相比，载流子注入量可以被增加，这有助于VF降低。因此，更多的电流朝向由浮置层8形成的二极管流动(图7中的下部分和图8)。
接下来，将描述RC-IGBT 2从关断状态变为导通状态的情况。图9是用于说明RC-IGBT 1和RC-IGBT 2的操作的时序图。
当RC-IGBT 2的栅极电压从负电压变为正电压时，RC-IGBT 2从截止状态切换到接通状态。当RC-IGBT 2导通时，电流通过RC-IGBT2流向线圈L。此外，没有电流流过二极管1。在该第一实施例中，RC-IGBT 1的栅极电压从RC-IGBT 2导通之前的负电压被设置为0V。当RC-IGBT 1的栅极电压变为0V时，RC-IGBT 1的FC-GATE 13也变为0V。当FC-GATE 13变为0V时，在二极管区域中的漂移层11的表面上形成的反型层消失。二极管区域中的浮置层8不再用作阳极层，而二极管区域中的体层20用作阳极层(图10)。因此，由于浮置层8的载流子累积量减少，可以降低二极管的恢复损耗。
如上所述，在根据第一实施例的半导体芯片(RC-IGBT)100中，FC-GATE 13被设置在二极管区域中，可以控制是否将浮置层8用作阳极层。因此，可以降低FWD的VF和恢复损耗。
第二实施例
根据第二实施例的RC-IGBT的配置与第一实施例的配置相同。RC-IGBT控制方法不同。
将参照图11和图12描述根据第二实施例的RC-IGBT的操作。图11示出了从接通状态到截止状态的RC-IGBT 2。与第一实施例的不同之处在于恰好在RC-IGBT 2关断之前被施加到RC-IGBT 1的FC-GATE 13的电压。被施加到FC-GATE 13的负电压比第一实施例高(例如，-15V)。因此，被FC-GATE 13包围的二极管区域中的漂移层11的表面被强烈反转。二极管区域中的浮置层8和体层20之间的连接变得更强，与第一实施例相比可以进一步减小VF。
图12示出了从截止状态到接通状态的RC-IGBT 2。与第一实施例的不同之处在于，正电压脉冲恰好在RC-IGBT 2导通之前被施加到RC-IGBT 1的FC-GATE 13。这提高了二极管区域中的浮置层8和体层20之间的连接断开能力，与第一实施例相比，进一步降低了恢复损耗。
如上所述，在根据第二实施例的半导体芯片(RC-IGBT)中，与第一实施例相比，可以进一步降低FWD的恢复损耗和VF。
第三实施例
在第一实施例和第二实施例中，FC-GATE 13被耦合到栅极电极，但在该第三实施例中，FC-GATE 13被耦合到独立于栅极电极的电极。
将参照图13和图14描述根据第三实施例的RC-IGBT的操作。图13示出了从接通状态到截止状态的RC-IGBT 2。与第一实施例和第二实施例的区别在于被施加到RC-IGBT 1的FC-GATE 13的电压。被施加到FC-GATE 13的负电压比第二实施例高(例如，-20V)。结果，二极管区域中的浮置层8与体层20之间的连接变得更强，并且与第二实施例相比，能够进一步降低VF。
图14示出了从截止状态到接通状态的RC-IGBT 2。与第一实施例和第二实施例的区别在于恰好在RC-IGBT 2导通之前被施加到RC-IGBT 1的FC-GATE 13的电压。被施加到FC-GATE 13的电压比第一实施例和第二实施例高(例如，+20V)。因此，二极管区域中的浮置层8与体层20之间的连接断开能力进一步提高，与第一实施例和第二实施例相比，可以进一步降低恢复损耗。顺便提及，由于FC-GATE 13独立于栅极电极，即使在向FC-GATE 13施加+20V时，RC-IGBT 1也永远不会导通。
被施加到FC-GATE 13的电压取决于栅极结构上的保证电压。如果保证电压较高(例如，±30V)，则可以进一步降低VF以及降低恢复损耗。
如上所述，在根据第三实施例的半导体芯片(RC-IGBT)中，FC-GATE 13能够独立于栅极电极而被控制。因此，与第一实施例和第二实施例相比，可以进一步降低FWD的恢复损耗和VF。
第四实施例
图15是根据第四实施例的半导体芯片的二极管区域6的放大图。与第一实施例的区别在于FC-GATE 13和栅极电位沟槽电极7。与第一实施例相比，栅极电位沟槽电极7的第一形状和第二形状之间的间隔E加宽。通过加宽间隔E，二极管区域中的浮置层8作为阳极层进行操作时的载流子传导量增加，FWD的VF降低。
如上所述，根据第四实施例的半导体芯片(RC-IGBT)，与第一实施例相比，可以进一步降低FWD的VF。
第五实施例
图16是根据第五实施例的半导体芯片的二极管区域6的放大图。如图16所示，多个栅极电位沟槽电极7被形成为在X轴方向上延伸。FC-GATE 13被形成在多个栅极电位沟槽电极7上以及栅极电位沟槽电极7之间的漂移层11的顶部。
根据第五实施例的半导体芯片的操作类似于第一实施例至第四实施例，除了多个空穴路径在栅极电位沟槽电极7之间被生成。
在第五实施例中，IGBT区域中的FC-GATE 13的栅极电容不同于在二极管区域中的FC-GATE 13的栅极电容。栅极电容之间的差异可能会导致IGBT和二极管的开关时序与预期时序不同。作为对此的措施，期望FC-GATE 13能够独立于栅极电极而被控制(第三实施例)。
如上所述，在根据第五实施例的半导体芯片(RC-IGBT)中，类似于第一实施例，可以降低FWD的VF和恢复损耗。
第六实施例
图17是根据第六实施例的半导体芯片的二极管区域6的放大图。如图17所示，在第六实施例中，在二极管区域中没有形成栅极电位沟槽电极7。FC-GATE 13被形成在浮置层8和p+型杂质层12之间的漂移层11上。除了在二极管区域中没有形成栅极电位沟槽电极之外，该结构类似于第一实施例的结构。
根据第六实施例的半导体芯片的操作类似于第一实施例至第五实施例，除了空穴路径被形成在由FC-GATE 13包围的二极管区域中的漂移层11的整个表面上。
如上所述，在根据第六实施例的半导体芯片(RC-IGBT)中，类似于第一实施例，可以降低FWD的VF和恢复损耗。
第七实施例
在第一实施例至第六实施例中，IGBT区域和二极管区域在半导体芯片的X轴方向上是分开的。在第七实施例中，在半导体芯片的Y轴方向上，IGBT区域和二极管区域是分开的。图18是根据第七实施例的半导体芯片的表面的放大图。图19是沿图18的F-F'线的截面图。如图18和图19所示，在半导体芯片的Y轴方向上，IGBT区域和二极管区域被交替形成。
如图18所示，IGBT区域被形成在栅极电位沟槽电极7在Y轴方向上的直线部分处。FC-GATE 13未形成在IGBT区域中。形成IGBT的元件与第一实施例的元件相同，因此省略其详细描述。
如图18所示，二极管区域被形成在栅极电位沟槽电极7在X轴方向上的弯曲部分处。与第一实施例相似的FC-GATE 13被形成在二极管区域中。形成二极管的元件与第一实施例的元件相同，因此省略其详细描述。
接下来，将描述根据第七实施例的RC-IGBT的操作。在第七实施例中，FC-GATE 13未形成在IGBT区域中。因此，第七实施例的IGBT区域以与常规IGBT相同的方式操作。
与第一实施例相似的FC-GATE 13被形成在第七实施例中的二极管区域中。因此，二极管区域以与第一实施例相同的方式操作。
如上所述，在根据第七实施例的半导体芯片(RC-IGBT)中，类似于第一实施例，可以降低FWD的VF和恢复损耗。
应当注意，本发明不限于上述实施例，并且可以在不脱离其主旨的情况下进行各种修改。例如，尽管GE-S型用作第一实施例的IGBT，但本发明不限于此。也可以使用GGEE型、EGE型等。另外，例如，尽管栅极电位沟槽电极7为L形，但也可以为P形的环形状。

Claims (14)

1.一种半导体器件，包括：
半导体衬底，具有第一表面和第二表面；以及
绝缘栅双极晶体管IGBT和二极管，被形成在所述半导体衬底上，
其中所述二极管包括：
第一导电类型的漂移层，被形成为在所述半导体衬底的所述第一表面上具有第一区域；
第二导电类型的第一体层，被形成为在所述第一导电类型的所述漂移层的上部分处具有与所述第一区域相邻的第二区域；
所述第二导电类型的第一浮置层，被形成为在所述第一导电类型的所述漂移层的上部分处具有与所述第一区域相邻的第三区域；
第一沟槽电极，被形成在所述第一导电类型的所述漂移层的上部分处与所述第一浮置层相邻的区域中；以及
第一控制栅极，被形成在所述第一区域的顶部。
2.根据权利要求1所述的半导体器件，其中所述IGBT包括：
第二沟槽电极和第三沟槽电极，在所述第一导电类型的所述漂移层的上部分处被形成在所述第一表面上；
所述第一导电类型的空穴阻挡层，在所述第一导电类型的所述漂移层的上部分处被形成在所述第二沟槽电极和所述第三沟槽电极之间；
所述第二导电类型的第二体层，被形成在所述第一导电类型的所述空穴阻挡层上；
所述第一导电类型的发射极层，在所述第二导电类型的所述第二体层的上部分处被形成在所述第一表面上。
3.根据权利要求2所述的半导体器件，还包括：
第一电极，被形成在所述第一表面上；以及
第二电极，被形成在所述第二表面上，
其中所述第二导电类型的所述第一体层和所述第二体层以及所述第一导电类型的所述发射极层被电耦合到所述第一电极。
4.根据权利要求3所述的半导体器件，其中所述二极管还包括第四沟槽电极，所述第四沟槽电极被形成为插入所述第一区域。
5.根据权利要求3所述的半导体器件，其中所述第一沟槽电极、所述第二沟槽电极和所述第三沟槽电极在平面图中在第一方向上延伸，以及
其中所述二极管和所述IGBT被形成为在平面图中在第二方向上彼此相邻。
6.根据权利要求3所述的半导体器件，
其中所述IGBT还包括所述第二导电类型的第二浮置层和第二控制栅极，
其中所述第一导电类型的所述漂移层被形成为在所述第一表面上具有第四区域，
其中所述第二导电类型的所述第二体层被形成为具有与所述第四区域相邻的第五区域，
其中所述第二导电类型的所述第二浮置层被形成为具有与所述第四区域相邻的第六区域，以及
其中第二控制栅极被形成在所述第四区域的顶部。
7.根据权利要求6所述的半导体器件，其中所述第二沟槽电极具有插入所述第四区域的部分。
8.根据权利要求7所述的半导体器件，还包括：
第三电极，被形成在所述第一表面上，
其中所述第二沟槽电极和所述第四沟槽电极以及所述第一控制栅极和所述第二控制栅极被电耦合到所述第三电极。
9.根据权利要求3所述的半导体器件，其中当负电压被施加到所述第一控制栅极时，所述第二导电类型的所述第一浮置层作为阳极进行操作。
10.根据权利要求9所述的半导体器件，其中当正电压被施加到所述第一控制栅极时，所述第二导电类型的所述第一浮置层不用作所述阳极。
11.根据权利要求1所述的半导体器件，其中所述IGBT包括：
第二沟槽电极，在所述第一导电类型的所述漂移层的上部分处被形成在所述第一表面上；
所述第一导电类型的空穴阻挡层，在所述第一导电类型的所述漂移层的上部分处被形成在所述第一沟槽电极和所述第二沟槽电极之间；以及
所述第一导电类型的发射极层，
其中所述第二导电类型的所述第一体层也被形成在所述第一导电类型的所述空穴阻挡层的顶部，以及
其中所述第一导电类型的所述发射极层在所述第二导电类型的所述第一体层的上部分处被形成在所述第一表面上。
12.根据权利要求11所述的半导体器件，还包括：
第一电极，被形成在所述第一表面上；以及
第二电极，被形成在所述第二表面上，
其中所述第二导电类型的所述第一体层和所述第一导电类型的所述发射极层被电耦合到所述第一电极。
13.根据权利要求12所述的半导体器件，其中所述第二沟槽电极具有插入所述第一区域的部分。
14.根据权利要求13所述的半导体器件，其中所述第一沟槽电极在平面图中在第一方向上延伸，以及
其中所述二极管和所述IGBT被形成为在平面图中在所述第一方向上彼此相邻。
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