JP2021034699A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2021034699A
JP2021034699A JP2019157222A JP2019157222A JP2021034699A JP 2021034699 A JP2021034699 A JP 2021034699A JP 2019157222 A JP2019157222 A JP 2019157222A JP 2019157222 A JP2019157222 A JP 2019157222A JP 2021034699 A JP2021034699 A JP 2021034699A
Authority
JP
Japan
Prior art keywords
area
metal layer
region
igbt
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019157222A
Other languages
English (en)
Inventor
康介 太田
Kosuke Ota
康介 太田
裕史 秦
Hiroshi Hata
裕史 秦
裕之 続木
Hiroyuki Tsuzuki
裕之 続木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2019157222A priority Critical patent/JP2021034699A/ja
Publication of JP2021034699A publication Critical patent/JP2021034699A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 三重接触部を起点とするクラックを抑制する。【解決手段】 半導体装置であって、半導体基板と、前記半導体基板の上面を覆う第1金属層と、前記第1金属層の上面の一部を覆う絶縁保護層と、前記絶縁保護層の上面から前記第1金属層の前記上面に跨る範囲を覆う第2金属層を有する。前記半導体基板が、IGBTエリアと、ダイオードエリアと、前記IGBTエリアと前記ダイオードエリアの間に配置された境界エリアを備える。前記IGBTエリアと前記境界エリアに跨る範囲に、ドリフト領域の上側に配置されたIGBT構造が設けられている。前記ダイオードエリアと前記境界エリアに跨る範囲に、前記ドリフト領域の下側に配置されたカソード領域が設けられている。前記第1金属層と前記絶縁保護層と前記第2金属層とが互いに接触する三重接触部が、前記境界エリアの上部に配置されている。【選択図】図2

Description

本明細書に開示の技術は、半導体装置に関する。
特許文献1開示の半導体装置は、半導体基板上に設けられた第1金属層、第2金属層、及び、絶縁保護層を有している。第1金属層は、AlSi(アルミニウムとシリコンの合金)により構成されている。第1金属層は、半導体基板の上面を覆っている。絶縁保護層は、第1金属層の上面の一部(外周部)を覆っている。第2金属層は、Ni膜とAu膜により構成されている。すなわち、第2金属層は、第1金属層とは異なる金属により構成されている。第2金属層は、絶縁保護層の上面から第1金属層の上面に跨る範囲を覆っている。
特開2015−050347号公報
特許文献1の半導体装置では、半導体基板内の半導体素子が動作したときに、半導体装置の温度が変化する。半導体装置の温度が変化すると、半導体装置を構成する各層の線膨張係数が異なるため、半導体装置の内部で応力が発生する。特に、第1金属層と絶縁保護層と第2金属層とが互いに接触している三重接触部では、線膨張係数が異なる3種類の層が互いに接触しているので、高い応力が生じる。三重接触部に応力が繰り返し加わることで、三重接触部を起点として第1金属層等にクラックが生じるおそれがある。本明細書では、三重接触部を起点とするクラックを抑制する技術を提案する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上面を覆う第1金属層と、前記第1金属層の上面の一部を覆う絶縁保護層と、前記絶縁保護層の上面から前記第1金属層の前記上面に跨る範囲を覆うとともに前記第1金属層とは異なる金属により構成されている第2金属層と、前記半導体基板の下面を覆う下部電極層、を有する。前記半導体基板が、IGBTエリアと、ダイオードエリアと、前記IGBTエリアと前記ダイオードエリアの間に配置された境界エリアを備えている。前記半導体基板が、前記IGBTエリア、前記境界エリア、及び、前記ダイオードエリアに跨って伸びるn型のドリフト領域を有する。前記IGBTエリアと前記境界エリアに跨る範囲に、前記ドリフト領域の上側に配置されたIGBT構造が設けられている。前記IGBT構造が、前記半導体基板の前記上面に設けられた複数のトレンチと、前記各トレンチの内面を覆うゲート絶縁膜と、前記各トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極と、前記第1金属層と前記ゲート絶縁膜に接するn型のエミッタ領域と、前記第1金属層に接するとともに前記エミッタ領域の下側で前記ゲート絶縁膜に接するp型のボディ領域、を有する。前記ダイオードエリアに、前記ドリフト領域の上側に配置され、前記第1金属層に接するp型のアノード領域が設けられている。前記IGBTエリアに、前記ドリフト領域の下側に配置され、前記下部電極層に接するp型のコレクタ領域が設けられている。前記ダイオードエリアと前記境界エリアに跨る範囲に、前記ドリフト領域の下側に配置され、前記下部電極層に接し、前記ドリフト領域よりも高いn型不純物濃度を有するn型のカソード領域が設けられている。前記第1金属層と前記絶縁保護層と前記第2金属層とが互いに接触する三重接触部が、前記境界エリアの上部に配置されている。
この半導体装置では、IGBTエリアにIGBTが形成されており、ダイオードエリアにダイオードが形成されている。IGBTがオンすると、IGBTエリア内で、コレクタ領域からドリフト領域を介してIGBT構造へ電流が流れる。また、IGBTがオンすると、IGBTエリア内のコレクタ領域からドリフト領域を介して境界エリア内のIGBT構造へも電流が流れる。したがって、IGBTがオンすると、IGBTエリアと境界エリアが発熱する。ダイオードがオンすると、ダイオードエリア内で、アノード領域からドリフト領域を介してカソード領域へ電流が流れる。また、ダイオードがオンすると、境界エリア内のボディ領域からドリフト領域を介して境界エリア内のカソード領域へも電流が流れる。したがって、ダイオードがオンすると、ダイオードエリアと境界エリアが発熱する。このように、境界エリアは、IGBTがオンするときとダイオードがオンするときのいずれでも発熱する。境界エリアが発熱する頻度が高いので、半導体装置を動作させるときに、境界エリアの温度が低下し難い。このため、境界エリアでは、IGBTエリア及びダイオードエリアに比べて、半導体装置の動作中に生じる温度変化量(すなわち、高温時と低温時の温度差)が小さい。したがって、境界エリアの上部に設けられた三重接触部でも、温度変化量が小さい。このため、三重接触部で生じる応力変化が緩和され、三重接触部を起点とするクラックが抑制される。
半導体装置の平面図。 図1のII−II線における断面図。 各エリアの温度変化を示すグラフ。
図1に示す半導体装置10は、半導体基板12を有している。半導体基板12は、メインエリア14を有している。図1には示していないが、半導体基板12の上面には、メインエリア14を覆うように金属層、絶縁保護層等が設けられている。メインエリア14の隣には、複数の信号電極16が設けられている。メインエリア14を上側から見たときに、メインエリア14はIGBTエリア20とダイオードエリア24に区画されている。IGBTエリア20にIGBT(insulated gate bipolar transistor)が形成されており、ダイオードエリア24にダイオードが形成されている。IGBTエリア20とダイオードエリア24は、同心状に分布している。IGBTエリア20とダイオードエリア24は、半導体基板12の中心から外側に向かって交互に設けられている。最も外周側のダイオードエリア24とその内側のIGBTエリア20の境界に、境界エリア22が設けられている。
図2は、図1のII−II線における断面を示している。図2に示すように、半導体基板12の上部に、第1金属層31、第2金属層32、及び、絶縁保護層34が設けられている。
第1金属層31は、AlSi(アルミニウムとシリコンの合金)により構成されている。第1金属層31は、IGBTエリア20、境界エリア22、及び、ダイオードエリア24に跨る範囲で、半導体基板12の上面12aを覆っている。
絶縁保護層34は、ポリイミドにより構成されている。絶縁保護層34は、第1金属層31の外周部で、第1金属層31の上面を覆っている。
第2金属層32は、Ni(ニッケル)により構成されている。第2金属層32は、第1金属層31の上面と絶縁保護層34の上面に跨る範囲を覆っている。
絶縁保護層34の内周側の端部に、絶縁保護層34と第1金属層31と第2金属層32が互いに接触する三重接触部36が形成されている。三重接触部36は、境界エリア22の上部に配置されている。図1に示すように、三重接触部36は境界エリア22に沿って環状に伸びており、三重接触部36の全体が境界エリア22上に配置されている。
図2に示すように、半導体基板12の下部に、下部電極層38が設けられている。下部電極層38は、半導体基板12の下面12b全体を覆っている。
半導体基板12の上面12aに、複数のトレンチ40が設けられている。各トレンチ40は、互いに平行に伸びている。複数のトレンチ40は、IGBTエリア20、境界エリア22、及び、ダイオードエリア24に跨る範囲に分散して設けられている。各トレンチ40の内面は、ゲート絶縁膜42によって覆われている。各トレンチ40内に、ゲート電極44が配置されている。各ゲート電極44は、ゲート絶縁膜42によって半導体基板12から絶縁されている。各ゲート電極44の上面は、層間絶縁膜46によって覆われている。各ゲート電極44は、層間絶縁膜46によって第1金属層31から絶縁されている。
半導体基板12は、エミッタ領域52、ボディ領域54、ドリフト領域56、コレクタ領域58、アノード領域60、及び、カソード領域62を有している。
ドリフト領域56は、n型である。ドリフト領域56は、IGBTエリア20、境界エリア22、及び、ダイオードエリア24に跨って分布している。エミッタ領域52、ボディ領域54、及び、アノード領域60は、ドリフト領域56よりも上側に配置されている。コレクタ領域58及びカソード領域62は、ドリフト領域56よりも下側に配置されている。
エミッタ領域52は、IGBTエリア20及び境界エリア22内に設けられている。エミッタ領域52は、n型であり、ドリフト領域56よりも高いn型不純物濃度を有している。エミッタ領域52は、第1金属層31に接している。エミッタ領域52は、トレンチ40の上端部でゲート絶縁膜42に接している。エミッタ領域52は、ダイオードエリア24内には設けられていない。
ボディ領域54は、IGBTエリア20及び境界エリア22内に設けられている。ボディ領域54は、p型である。ボディ領域54は、図示しない位置で第1金属層31に接している。ボディ領域54は、エミッタ領域52の下側でゲート絶縁膜42に接している。ボディ領域54は、ドリフト領域56に上側から接している。ボディ領域54によって、エミッタ領域52がドリフト領域56から分離されている。各トレンチ40は、ボディ領域54を貫通してドリフト領域56に達している。ドリフト領域56は、ボディ領域54の下側でゲート絶縁膜42に接している。
コレクタ領域58は、IGBTエリア20内に設けられている。コレクタ領域58は、p型である。コレクタ領域58は、ドリフト領域56に下側から接している。コレクタ領域58は、下部電極層38に接している。コレクタ領域58は、ダイオードエリア24及び境界エリア22内には設けられていない。
アノード領域60は、ダイオードエリア24内に設けられている。アノード領域60は、p型である。アノード領域60は、第1金属層31及びゲート絶縁膜42に接している。アノード領域60は、ドリフト領域56に上側から接している。各トレンチ40は、アノード領域60を貫通してドリフト領域56に達している。ドリフト領域56は、アノード領域60の下側でゲート絶縁膜42に接している。
カソード領域62は、ダイオードエリア24及び境界エリア22内に設けられている。カソード領域62は、n型であり、ドリフト領域56よりも高いn型不純物濃度を有している。カソード領域62は、ドリフト領域56に下側から接している。カソード領域62は、下部電極層38に接している。カソード領域62は、IGBTエリア20内には設けられていない。
IGBTエリア20内には、エミッタ領域52、ボディ領域54、ドリフト領域56、コレクタ領域58、ゲート電極44、及び、ゲート絶縁膜42によって、IGBTが形成されている。エミッタ領域52、ボディ領域54、ゲート電極44、及び、ゲート絶縁膜42によってIGBTの上側の構造が形成されており、コレクタ領域58によってIGBTの下側の構造が形成されている。
ダイオードエリア24内には、アノード領域60、ドリフト領域56、及び、カソード領域62によってダイオードが形成されている。アノード領域60によってダイオードの上側の構造が形成されており、カソード領域62によってダイオードの下側の構造が形成されている。
境界エリア22内では、ドリフト領域56の上側にIGBT構造(すなわち、エミッタ領域52、ボディ領域54、ゲート電極44、及び、ゲート絶縁膜42)が形成されており、ドリフト領域56の下側にダイオードの構造(すなわち、カソード領域62)が形成されている。
IGBTをオンさせる場合には、下部電極38を第1金属層31及び第2金属層32よりも高電位とし、ゲート電極44にゲート閾値以上の電位を印加する。ゲート電極44にゲート閾値以上の電位を印加すると、ゲート絶縁膜42近傍のボディ領域54にチャネルが形成される。すると、コレクタ領域58から、ドリフト領域56とチャネルを介してエミッタ領域52へ電流が流れる。このとき、境界エリア22内では、図2の矢印100に示すように、コレクタ領域58から境界エリア22内のエミッタ領域52に向かう電流が流れる。したがって、IGBTがオンするときに、IGBTエリア20だけでなく、境界エリア22も発熱する。
ダイオードをオンさせる場合には、第1金属層31及び第2金属層32を下部電極38よりも高電位とする。すると、アノード領域60からドリフト領域56を介してカソード領域62へ電流が流れる。このとき、境界エリア22内では、図2の矢印102に示すように、ボディ領域54からカソード領域62へ向かう電流が流れる。したがって、ダイオードがオンするときに、ダイオードエリア24だけでなく、境界エリア22も発熱する。
図3は、IGBTとダイオードを交互にオンしたときのIGBTエリア20の温度T20、ダイオードエリア24の温度T24、及び、境界エリア22の温度T22の変化を示している。図3において、期間P1ではIGBTがオンするとともにダイオードがオフしており、期間P2ではダイオードがオンするとともにIGBTがオフしている。図3に示すように、IGBTエリア20は、IGBTがオンしている期間P1に高温となり、ダイオードがオンしている(IGBTがオフしている)期間P2に低温となる。このため、IGBTエリア20では、高温時と低温時の温度差ΔT20が大きい。また、ダイオードエリア24は、ダイオードがオンしている期間P2に高温となり、IGBTがオンしている(ダイオードがオフしている)期間P1に低温となる。このため、ダイオードエリア24では、高温時と低温時の温度差ΔT24が大きい。これに対し、上述したように、境界エリア22は、IGBTがオンしているとき(期間P1)とダイオードがオンしているとき(期間P2)の両方で発熱する。したがって、境界エリア22では、高温時と低温時の温度差ΔT22が小さい。すなわち、温度差ΔT22は、温度差ΔT20、ΔT24よりもはるかに小さい。このため、境界エリア22の上部に配置されている三重接触部36で生じる温度差も小さい。三重接触部36で生じる温度差が小さいので、三重接触部36で生じる応力変化も小さい。このため、三重接触部36に加わるストレスが小さく、三重接触部36を起点とするクラックが生じ難い。このように、この半導体装置によれば、三重接触部36を起点とするクラックを抑制することができる。
なお、上述した実施形態では、三重接触部36の全体が境界エリア22の上部に配置されていたが、三重接触部36の一部が境界エリア22の上部に配置されていてもよい。
また、上述した実施形態では、ダイオードエリア24にトレンチ40、ゲート電極44、ゲート絶縁膜42が設けられていたが、ダイオードエリア24にはこれらが設けられていなくてもよい。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
10 :半導体装置
12 :半導体基板
14 :メインエリア
16 :信号電極
20 :IGBTエリア
22 :境界エリア
24 :ダイオードエリア
31 :第1金属層
32 :第2金属層
34 :絶縁保護層
36 :三重接触部
38 :下部電極
38 :下部電極層
40 :トレンチ
42 :ゲート絶縁膜
44 :ゲート電極
46 :層間絶縁膜
52 :エミッタ領域
54 :ボディ領域
56 :ドリフト領域
58 :コレクタ領域
60 :アノード領域
62 :カソード領域

Claims (1)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の上面を覆う第1金属層と、
    前記第1金属層の上面の一部を覆う絶縁保護層と、
    前記絶縁保護層の上面から前記第1金属層の前記上面に跨る範囲を覆い、前記第1金属層とは異なる金属により構成されている第2金属層と、
    前記半導体基板の下面を覆う下部電極層、
    を有し、
    前記半導体基板が、
    IGBTエリアと、ダイオードエリアと、前記IGBTエリアと前記ダイオードエリアの間に配置された境界エリアを備え、
    前記半導体基板が、前記IGBTエリア、前記境界エリア、及び、前記ダイオードエリアに跨って伸びるn型のドリフト領域を有し、
    前記IGBTエリアと前記境界エリアに跨る範囲に、前記ドリフト領域の上側に配置されたIGBT構造が設けられており、
    前記IGBT構造が、
    前記半導体基板の前記上面に設けられた複数のトレンチと、
    前記各トレンチの内面を覆うゲート絶縁膜と、
    前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極と、
    前記第1金属層と前記ゲート絶縁膜に接するn型のエミッタ領域と、
    前記第1金属層に接し、前記エミッタ領域の下側で前記ゲート絶縁膜に接するp型のボディ領域、
    を有し、
    前記ダイオードエリアに、前記ドリフト領域の上側に配置され、前記第1金属層に接するp型のアノード領域が設けられており、
    前記IGBTエリアに、前記ドリフト領域の下側に配置され、前記下部電極層に接するp型のコレクタ領域が設けられており、
    前記ダイオードエリアと前記境界エリアに跨る範囲に、前記ドリフト領域の下側に配置され、前記下部電極層に接し、前記ドリフト領域よりも高いn型不純物濃度を有するn型のカソード領域が設けられており、
    前記第1金属層と前記絶縁保護層と前記第2金属層とが互いに接触する三重接触部が、前記境界エリアの上部に配置されている、
    半導体装置。
JP2019157222A 2019-08-29 2019-08-29 半導体装置 Pending JP2021034699A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019157222A JP2021034699A (ja) 2019-08-29 2019-08-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019157222A JP2021034699A (ja) 2019-08-29 2019-08-29 半導体装置

Publications (1)

Publication Number Publication Date
JP2021034699A true JP2021034699A (ja) 2021-03-01

Family

ID=74677751

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019157222A Pending JP2021034699A (ja) 2019-08-29 2019-08-29 半導体装置

Country Status (1)

Country Link
JP (1) JP2021034699A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116544231A (zh) * 2023-07-06 2023-08-04 上海埃积半导体有限公司 一种压接式igbt器件结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116544231A (zh) * 2023-07-06 2023-08-04 上海埃积半导体有限公司 一种压接式igbt器件结构
CN116544231B (zh) * 2023-07-06 2023-09-29 上海埃积半导体有限公司 一种压接式igbt器件结构

Similar Documents

Publication Publication Date Title
JP4265684B1 (ja) 半導体装置
JP6460016B2 (ja) スイッチング素子
JP6299789B2 (ja) スイッチング素子
JP5470826B2 (ja) 半導体装置
JP6278048B2 (ja) 半導体装置
JP2009187994A (ja) 半導体装置およびその製造方法
JP6264334B2 (ja) 半導体装置
JP6179538B2 (ja) 半導体装置
JP6146097B2 (ja) 半導体装置
JP6669628B2 (ja) スイッチング素子
JP2014063771A (ja) 半導体装置
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
JP7091714B2 (ja) 半導体装置
JP2018125443A (ja) 半導体装置
JP2021034699A (ja) 半導体装置
JP2017139289A (ja) ダイオード
JP2019096732A (ja) 半導体装置
JP6673088B2 (ja) 半導体装置
JP6179468B2 (ja) 半導体装置
JP7043773B2 (ja) 半導体装置
JP6267102B2 (ja) 半導体装置および半導体装置の製造方法
JP2013069871A (ja) 半導体装置
JP6825298B2 (ja) 半導体装置
JP2015146368A (ja) 半導体装置
JP7263978B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20200720