JP6070532B2 - 半導体装置 - Google Patents

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Description

本明細書に開示の技術は、はんだ層を備える半導体装置に関する。
一般的な半導体装置では、使用中に温度の上昇と下降が繰り返される温度サイクルにより、半導体装置の内部に応力が加わり、クラック（ひび割れ）が生じることがある。特許文献１には、半導体装置に生じるクラックに対する耐性を向上させるための技術が開示されている。特許文献１に開示の構成は、半導体素子と、半導体素子に対向して配置された電極層とを備えている。また、この構成は、半導体素子の電極層に対向する側の面に中間接合層及びはんだ接合層を備えている。また、半導体素子上、および少なくとも中間接合層とはんだ接合層との間の外周面域に、半導体素子保護樹脂が被覆形成されている。
特開２０１１−０２３６３１号公報
特許文献１の技術では、半導体素子保護樹脂を形成することにより、半導体装置の耐クラック性を向上させている。しかしながら、温度サイクルにより半導体装置の内部に応力が加わったときにクラックが生じることを完全に防ぐことはできない。また、クラックが生じたときに電極層にクラックが進行すると、半導体装置を使用できなくなることがある。そこで本明細書は、電極層にクラックが入りにくい半導体装置を提供することを目的とする。
本明細書に開示する半導体装置は、半導体層と、前記半導体層上に配置された電極層と、前記半導体層の上側に配置されたクラック起点層と、前記電極層および前記クラック起点層に接触するはんだ層と、を備えている。前記はんだ層と前記クラック起点層との接合力が前記はんだ層と前記電極層との接合力より小さい。
このような構成によれば、温度サイクルにより半導体装置の内部に応力が加わったときにクラック起点層がクラックの起点となり、電極層より先にはんだ層にクラックが入る。クラック起点層が存在しないと、クラックが生じるきっかけがないので、はんだ層ではなく電極層にクラックが入るおそれがあるが、上記構成によればクラック起点層をきっかけにしてはんだ層にクラックが入る。よって、電極層にクラックが入りにくくすることができる。
上記半導体装置において、前記クラック起点層が前記電極層上に配置されており、前記クラック起点層の厚みが前記クラック起点層の幅よりも小さくてもよい。
また、前記電極層が、前記クラック起点層に比べて、前記はんだ層に対して合金を形成し易い材料によって形成されていてもよい。
また、前記クラック起点層は、アルミニウム、アルミシリコン、カーボン、または、ポリイミド樹脂のいずれかにより形成されていてもよい。
実施形態に係る半導体装置の平面図である。 半導体装置の要部を拡大して示す断面図（図１のII−II断面図）である。 他の実施形態に係る半導体装置の要部を拡大して示す断面図である。 更に他の実施形態に係る半導体装置の要部を拡大して示す断面図である。 更に他の実施形態に係る半導体装置の平面図である。 更に他の実施形態に係る半導体装置の平面図である。 更に他の実施形態に係る半導体装置の平面図である。 更に他の実施形態に係る半導体装置の平面図である。 更に他の実施形態に係る半導体装置の平面図である。
以下、実施形態について添付図面を参照して説明する。実施形態に係る半導体装置１は、図１及び図２に示すように、半導体層２と、半導体層２上に配置された電極層３と、半導体層２の上側に配置されたクラック起点層１０と、電極層３およびクラック起点層１０に接触するはんだ層４と、を備えている。各層は縦方向（ｚ方向）に積層されている。なお、クラック起点層１０ははんだ層４に覆われているので図１の平面図において本来視認することはできないが、説明のために図１においてクラック起点層１０を実線で示している。
半導体層２は、例えばシリコン（Ｓｉ）や炭化ケイ素（ＳｉＣ）等の半導体基板に不純物を注入することによりｎ型又はｐ型の各領域を形成したものである。この半導体層２としては、例えばダイオード、トランジスタ、又はサイリスタなどを用いることができる。より具体的には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などを用いることができる。
電極層３は、半導体層２の表面に配置された第１層３１と、第１層３１の表面に配置された第２層３２とを備えている。第１層３１は半導体層２に接触しており、第２層３２ははんだ層４に接触している。はんだ層４と電極層３（第２層３２）との接合力は、はんだ層４とクラック起点層１０との接合力より大きい。電極層３（第２層３２）について、はんだ層４との接合力を大きくするためには、クラック起点層１０に比べて、はんだ層４に対して合金を形成し易い構成にする。具体的には、はんだ層４と接合する電極層３の表面側の第２層３２の材料として、クラック起点層１０の材料に比べて、はんだ層４の材料に対して合金を形成し易い材料を用いる。より具体的には、第２層３２の材料として、例えばニッケル（Ｎｉ）や銅（Ｃｕ）を用いることができる。
電極層３の第１層３１の端部と第２層３２の端部との間には保護層６が配置されている。保護層６の材料としては、例えばポリイミド樹脂（ＰＩ）等を用いることができる。
はんだ層４は、電極層３の表面に配置されている。はんだ層４は、電極層３に対して被接合部材５を接合する。はんだ層４は、電極層３と被接合部材５の間に充填されている。被接合部材５は、特に限定されるものではないが、例えば銅（Ｃｕ）などの金属製のリードフレームである。被接合部材５は、はんだ層４を介して電極層３と通電する。はんだ層４の材料としては、はんだ付けを行うための公知の材料を用いることができ、例えば錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）を主成分として含む合金を用いることができる。はんだ層４の熱膨張率と被接合部材５の熱膨張率は異なっている。また、はんだ層４は、半導体層２と被接合部材５の間に位置する第１領域４１と、第１領域４１より外側に位置する第２領域４２とを備えている。第１領域４１は、被接合部材５の下方に配置されている。第２領域４２は、被接合部材５から横方向（ｘ方向）へはみ出しており、保護層６の上方に配置されている。第２領域４２の内部にクラック起点層１０が配置されている。
クラック起点層１０は、電極層３の上に配置されており、電極層３とはんだ層４との境界部分に配置されている。クラック起点層１０は、電極層３の第２層３２の上に配置されている。クラック起点層１０は、はんだ層４の端部と接触する位置に配置されている。クラック起点層１０は、はんだ層４により全体が覆われており、はんだ層４の内部に埋没している。はんだ層４を平面視したときに、はんだ層４は、クラック起点層１０を取り囲んでおり、クラック起点層１０の周囲において電極層３と接合している。クラック起点層１０は、電極層３の表面に沿って延びている。また、クラック起点層１０は、半導体層２の表面に沿う方向（横方向：ｘ方向）に延びる第１部分１０１と、第１部分１０１に対して傾斜しており、第１部分１０１から半導体層２側に向かって延びる第２部分１０２とを備えている。第１部分１０１が外側（はんだ層４の端部側）に位置し、第２部分１０２が第１部分１０１より内側に位置している。はんだ層４とクラック起点層１０との接触面は、第１部分１０１と第２部分１０２の境界部分において屈曲している。また、平面視において、はんだ層４の端部に沿って複数のクラック起点層１０が配置されている。各クラック起点層１０の周囲にはんだ層４が充填されている。また、クラック起点層１０は、平面視において、被接合部材５を取り囲むように、被接合部材５の周囲に配置されている。
はんだ層４とクラック起点層１０との接合力は、はんだ層４と電極層３との接合力より小さい。クラック起点層１０について、はんだ層４との接合力を小さくするためには、はんだ層４と合金を形成し難い構成にする。具体的には、クラック起点層１０の材料として、はんだ層４の材料と合金を形成し難い材料を用いる（クラック起点層１０の材料として、はんだ層４の材料と濡れ性が悪い材料を用いる。）。より具体的には、クラック起点層１０の材料として、例えばアルミニウム（Ａｌ）、アルミシリコン（ＡｌＳｉ）、カーボン（Ｃ）、ポリイミド樹脂（ＰＩ）等を用いることができる。はんだ層４とクラック起点層１０との接合力がはんだ層４と電極層３との接合力より小さいことから、クラック起点層１０を起点にして、はんだ層４にクラックが入り易くなる。はんだ層４に横方向（ｘ方向）にクラックを入れる観点から、クラック起点層１０の厚みｔは、クラック起点層１０の幅ｗより小さいことが好ましい。クラック起点層１０の厚みｔは、縦方向（ｚ方向）におけるクラック起点層１０の端部間の距離であり、幅ｗは、横方向（ｘ方向）におけるクラック起点層１０の端部間の距離である。
上記の構成を備える半導体装置１によれば、半導体層２に電圧を印加することにより電流が流れる。半導体層２に電流が流れると熱が発生し、半導体装置１の温度が上昇する。また、電圧の印加をやめると、半導体装置１の温度が低下する。このとき、温度の上昇と低下のサイクルにより、半導体装置１の内部に応力が加わる。上記の半導体装置１によれば、内部に応力が加わったときにクラック起点層１０がクラックの起点となり、はんだ層４にクラックが入る。すなわち、クラック起点層１０が存在しないと、クラックが生じるきっかけがないので、はんだ層４ではなく電極層３にクラックが入るおそれがある。電極層３にクラックが入ると、半導体装置を使用できなくなる。しかしながら、上記の半導体装置１によれば、はんだ層４とクラック起点層１０との接合力がはんだ層４と電極層３との接合力より小さいので、クラック起点層１０をきっかけにして、電極層３より先にはんだ層４にクラックが入る。これにより、電極層３にクラックが入り難くすることができる。また、はんだ層４にクラックが入ると、はんだ層４における電気抵抗が大きくなり、通常より温度上昇が高くなるので、その温度上昇を検出して警告を出すことにより半導体装置１の劣化を回避することができる。
また、クラック起点層１０の厚みｔがクラック起点層１０の幅ｗよりも小さいので、クラック起点層１０を起点にして発生するクラックを幅方向（ｘ方向）に導くことができる。これにより、クラックが縦方向（ｚ方向）に延びることを抑制でき、クラックがはんだ層４から電極層３や半導体層２に入り難くすることができる。また、クラック起点層１０がはんだ層４の端部に接触しているので、はんだ層４の端部にクラックを入れることができ、はんだ層４の中央部にクラックが発生することを防ぐことができる。
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態では電極層３の第２層３２の上にクラック起点層１０が形成されていたが、この構成に限定されるものではなく、第２層３２の下にクラック起点層１０が形成されていてもよい。他の実施形態では、図３に示すように、第１層３１の上にクラック起点層１０が配置されており、クラック起点層１０の上に第２層３２が配置されている。第２層３２には、クラック起点層１０が形成されている位置において、開口部３５が形成されており、開口部３５からクラック起点層１０が露出している。はんだ層４は、開口部３５を覆っており、露出したクラック起点層１０に接触している。この構成のクラック起点層１０は、図１に示す半導体装置１における保護層６としての機能も有している。なお、図３において、図２と同様の構成については同一の符号を付して説明を省略する。
また、上記実施形態では電極層３の第２層３２の端部が保護層６の上に配置されていたが、この構成に限定されるものではなく、図４に示すように、保護層６の上に第２層３２の端部が配置されていなくてもよい。なお、図４において、図２と同様の構成については同一の符号を付して説明を省略する。
また、平面視におけるクラック起点層１０の配置位置は特に限定されるものではない。例えば、図５に示すように、各クラック起点層１０がはんだ層４の端部に沿って直線状に延びるように配置されていてもよい。各クラック起点層１０は、被接合部材５の各辺の全体にそれぞれ対向するように配置されている。また、図６に示すように、被接合部材５の一辺に対向して複数のクラック起点層１０が配置されていてもよい。複数のクラック起点層１０は、直線状に延び、長手方向に互いに間隔をあけて配置されている。また、図７に示すように、複数のクラック起点層１０が２列に並んで配置されていてもよい。一方の列のクラック起点層１０はｚ方向において被接合部材５と重なる位置に配置されており、他方の列のクラック起点層１０はｚ方向において被接合部材５と重ならない位置に配置されている。また、図８に示すように、被接合部材５の２辺（短辺）に対向するように複数のクラック起点層１０が配置されていてもよい。被接合部材５の他の２辺（長辺）に対向する位置には、クラック起点層１０が配置されていない。また、図９に示すように、被接合部材５の各辺に沿って２列に並んだ複数のクラック起点層１０が互いにずれた位置に配置されていてもよい。例えば、被接合部材５のｙ方向の１辺に沿って２列に並んだ複数のクラック起点層１０が、互いにｙ方向にずれることにより、ｘ方向において重ならないように配置されている。図５〜図９に示す各構成によっても、クラック起点層１０をきっかけにしてはんだ層４にクラックが入る。なお、図５〜図９において、図１と同様の構成については同一の符号を付して説明を省略する。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１；半導体装置
２；半導体層
３；電極層
４；はんだ層
５；被接合部材
６；保護層
１０；クラック起点層
３１；第１層
３２；第２層
３５；開口部
４１；第１領域
４２；第２領域
１０１；第１部分
１０２；第２部分

Claims (3)

  1. 半導体層と、
    前記半導体層上に配置された電極層と、
    前記半導体層の上側に配置されたクラック起点層と、
    前記電極層および前記クラック起点層に接触するはんだ層と、を備え、
    前記はんだ層と前記クラック起点層との接合力が前記はんだ層と前記電極層との接合力より小さく、
    前記クラック起点層が前記電極層上に配置されており、
    前記クラック起点層の厚みが前記クラック起点層の幅よりも小さい、半導体装置。
  2. 前記電極層が、前記クラック起点層に比べて、前記はんだ層に対して合金を形成し易い材料によって形成されている、請求項１に記載の半導体装置。
  3. 前記クラック起点層は、アルミニウム、アルミシリコン、カーボン、または、ポリイミド樹脂のいずれかにより形成されている、請求項１又は２に記載の半導体装置。
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