CN109390308B - 具有引线键合和烧结区域的半导体器件及其制造工艺 - Google Patents

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Abstract

一种电子器件包括：半导体基体(24)；前部金属化区域(33b)；顶部缓冲区域(31b)，其被设置在前部金属化区域(33b)和半导体基体(24)之间；以及导电引线(40)，其电连接到前部金属化区域(33b)。顶部缓冲区域(31b)至少部分地被烧结。

Description

具有引线键合和烧结区域的半导体器件及其制造工艺
本申请是2015年7月23日提交的201510437713.9号发明专利申请(名称为“具有引线键合和烧结区域的半导体器件及其制造工艺”)的分案申请。
技术领域
本发明涉及包括引线键合和烧结区域的半导体器件。
背景技术
众所周知，当前许多电子功率器件是可用的，诸如例如所谓的“功率金属氧化物半导体场效应晶体管”(功率MOSFET)或“绝缘栅双极晶体管”(IGBT)。
在电子功率器件领域，特别感觉到需要提供一种不仅能够保证高电流供应，同时也能够保证高可靠性的封装。
一般地，如图1所示，电子功率器件1包括裸片2，其由半导体基体4和前部金属化区域6形成，其中前部金属化区域6在半导体基体4之上延伸。半导体基体4由，例如，硅或碳化硅制成，并被设置在支承元件8之上，半导体基体4通过被称为“裸片键合层10”的层10的插入被固定到支承元件8。
电子功率器件1进一步包括封装14，其进一步包含，除其它部件以外，至少一个导电材料的引线16，其接触前部金属化区域6以形成对应的引线键合。前部金属化区域6和引线16因此形成所谓的“芯片到引线接口”。
上述的芯片到引线接口的可靠性尤为重要且基本上取决于制成前部金属化区域6和引线16的材料。
更详细地，如在“功率电子模块的引线键合可靠性–键合温度的影响(Wire BondReliability for Power Electronic Modules–Effect of Bonding Temperature)”，Wei-Sun Loh等，8th International Conference on Thermal，Mechanical and MultiphysicsSimulation and Experiments in Micro-Electronics and Micro-Systems，EuroSimE2007中所描述的，已知器件中前部金属化区域6由铝制成并具有5μm的厚度，并且其中引线16同样由铝制成并具有包括在100μm和500μm之间的直径。在这一点上，应注意图1及后续附图均未按比例示出。
铝具有大约25ppm/°K的线性热膨胀系数(线性CTE)，而硅具有大约4ppm/°K的线性热膨胀系数。当电子功率器件1承受热周期交替时，热膨胀系数值之间的差异导致在芯片至引线接口处的高机械应力。在实践中，出于可靠性，引线16和前部金属化区域6之间的接口表现电子功率器件1的弱点，其中集中在剪切应力和弹性应力上。这些应力可以导致接口的故障，在该情况下前部金属化区域6和引线16变为电分离的，且不能够通过引线16向电子功率器件1外部传送电流。
为了改善前部金属化区域6和引线16之间接口的可靠性，已提出了用铜制造前部金属化区域6和引线16的方案，例如在“功率器件的大的铜引线楔焊键合工艺(Large CuWire Wedge Bonding Process for Power Devices)”，J.Ling等，13th ElectronicsPackaging Technology Conference，2011中所描述的。
铜比铝更硬并具有大约17ppm/°K的线性热膨胀系数。此外，与铝相比，铜展现更强的电流承载能力，并在给定的相同电流下使更小尺寸的互联的形成成为可能。
当前部金属化区域6由铜制成时，其可以具有大的厚度，以此方式使得基本上限制前部金属化区域6自身遭受诸如坑裂之类的现象的可能性。另一方面，在电子功率器件1的制造过程期间，前部金属化区域6的大的厚度会引起半导体晶圆的翘曲。
发明内容
因此，本发明的目的是提供一种半导体器件，其将至少部分地克服现有技术的缺点。
根据本发明，提供了分别根据权利要求1和9所限定的半导体器件及制造工艺。
附图说明
为更好地理解本发明，现以非限制性示例的方式并参考附图描述其优选实施例，其中：
图1是已知类型的电子器件的部分的示意性截面图；
图2是本发明的半导体器件的实施例的部分的示意性截面图；
图3A是本发明的半导体器件的实施例的部分的透视图；
图3B示出图3A中示出的结构的更为详细的透视图；
图4至图6和图8至图10是在制造工艺的步骤期间，本发明的半导体器件的实施例的部分的示意性截面图；
图7A是在本发明的半导体器件的制造工艺期间使用的结构的部分的示意性截面图；
图7B是具有被移除的部分的图7A所示结构的部分的透视图；
图11A是本发明的半导体器件的实施例的部分的示意性截面图；
图11B是图11A中所示的结构的更详细的截面图；
图12至图14和图16至图17是在制造工艺的步骤期间，本发明的半导体器件的一个实施例的部分的示意性截面图；以及
图15是本发明的半导体器件的一个实施例的制造工艺的步骤期间使用的盘的示意截面图。
具体实施方式
图2示出半导体器件20。如上文所述，图2和后续附图未按比例。在这不表示损失任何一般性的前提下，假设本说明书中的半导体器件20是功率MOSFET；然而其同样(再次以示例方式)也可以为IGBT。另一方面，半导体器件20同样可以是用于低功率应用的器件。
具体地，半导体器件20包括裸片22，其由半导体基体24和顶部结构25形成，顶部结构25是导电的，其被设置在半导体基体24之上并与其直接接触。
在不表示损失任何一般性的前提下，下文中假设半导体基体24由硅制成。更详细地，半导体基体24由顶部表面Sup和底部表面Sdown分别在顶部和底部定界。顶部结构25在顶部表面Sup之上延伸，并与其直接接触。
以本身已知的方式，顶部结构25限定所谓的“裸片前布局”。如图3所示，更具体地，顶部结构25包括第一顶部区域26a、第二顶部区域26b和第三顶部区域26c，其相互物理地分隔并共面。在不表示损失任何一般性的前提下，在图3所示的实施例中，第一、第二和第三顶部区域26a-26c具有相同的范围例如在3.4μm和10.5μm之间的厚度；此外，在俯视平面图中，第一和第三顶部区域26a、26c具有第一近似的“H”形状，而第二顶部区域26b设置在它们之间并具有矩形形状。
虽然未示出，但顶部结构25可以由本身已知类型的多层结构形成，该已知类型可以进一步包括，例如：硅化铝(AlSi)层，其设置为与半导体基体24接触并具有范围在例如3μm和10μm之间的厚度；钛层，其覆盖硅化铝层，并与其直接接触，该钛层具有范围在例如0.15μm和0.2μm之间的厚度；以及镍或镍合金层，其覆盖钛层，并与其直接接触，该镍或镍合金层具有范围在例如0.25μm和0.3μm之间的厚度。
半导体器件20进一步包含另外的结构30，其在下文将被称为“顶部缓冲结构30”，以及前部金属化32。
如下文更详细的描述，顶部缓冲结构30由银制成，其具有范围在例如30μm和50μm之间的厚度，且在顶部结构25之上延伸并与其直接接触。
更具体地，如图3A中所示，顶部缓冲结构30包括第一顶部缓冲区域31a、第二顶部缓冲区域31b和第三顶部缓冲区域31c，其彼此物理上分离并共面。更详细地，第一、第二和第三顶部缓冲区域31a-31c被设置为分别与第一、第二和第三顶部区域26a-26c接触。此外，在不表示损失任何一般性的前提下，第一、第二和第三顶部缓冲区域31a-31c在俯视平面图中分别具有与第一、第二和第三顶部区域26a-26c相同的形状，且与其分别垂直对齐。
更特别地，虽然未在图2和图3A中示出，但顶部缓冲结构30包括各自的底部部分，其接触顶部结构25；以及各自的中间部，其设置在底部部分之上，并与之直接接触。此外，顶部缓冲结构30包括顶部，其设置在中间部分之上，并与其直接接触。顶部缓冲结构30的顶部部分、中间部分和底部部分基本上层叠并在俯视平面图中具有第一近似的相同形状。此外，顶部缓冲结构30的中间部由烧结的银制成，而底部部分和顶部部分由非烧结的银制成。烧结的银具有包括在例如5％和15％之间的孔隙率。
更准确地，如图3B所示，第一、第二和第三顶部缓冲区域31a-31c的每个顶部缓冲区域都包括各自的底部部分、各自的中间部分和各自的顶部部分，其中第一、第二和第三顶部缓冲区域31a-31c的顶部部分被分别由301a-301c表示；下面的中间部分被分别由401c-401c指示，而对应的底部部分别由501a-501c指示。
第一、第二和第三顶部缓冲区域31a-31c的每个顶部部分301a-301c具有范围在例如3μm和8μm之间的厚度。此外，第一、第二和第三顶部缓冲区域31a-31c的中间部分的每个中间部分具有范围在例如27μm和42μm之间的厚度，而第一、第二和第三顶部缓冲区域31a-31c的底部部分的每个底部部分具有范围在例如0.1μm和0.2μm之间的厚度。此外，第一、第二和第三顶部缓冲区域31a-31c的底部501a-501c分别与第一、第二和第三顶部区域26a-26c接触。
在下文中，除非具体说明，否则为了简明起见，省略了顶部缓冲结构30的底部部分、中部部分和顶部部分，以及第一、第二和第三顶部缓冲区域31a-31c中的每个顶部缓冲区域，并且这些被作为整体称为“顶部缓冲结构30”和/或“第一、第二和第三顶部缓冲区域31a-31c”。
前部金属化32由例如铜制成，其具有范围在例如35μm和65μm之间的厚度，并在与其直接接触的顶部缓冲结构30之上延伸。
更具体地，如图3A所示，前部金属化32包括第一前部金属化区域33a、第二前部金属化区域33b和第三前部金属化区域33c，其物理地彼此分离并共面。详细地，第一、第二和第三前部金属化区域33a-33c被设置为分别与第一、第二和第三顶部缓冲区域31a-31c接触，并具体地与各自的顶部301a-301c接触。在不表示损失任何一般性的前提下，第一、第二和第三前部金属化区域33a-33c基本上分别与第一、第二和第三顶部缓冲区域31a-31c垂直对齐。此外，再次在不表示损失任何一般性的前提下，第一、第二和第三前部金属化区域33a-33c在俯视平面图中分别具有与第一、第二和第三顶部缓冲区域31a-31c相同的形状，但是由于比例因素，以使得第一、第二和第三前部金属化区域33a-33c不完全覆盖第一、第二和第三顶部缓冲区域31a-31c，因此其仍保持部分地被暴露。
在实践中，第一、第二和第三前部金属化区域33a-33c彼此电分离并分别形成源极金属化、栅极金属化和漏极金属化。
再次参考图2，半导体器件20进一步包括支承元件34，其由例如铜制成，以及裸片键合层36，其由例如基于锡的合金制成。在本身已知的方法中，半导体基体24通过插入裸片键合层36来被固定到支承元件34。
半导体器件20进一步包括封装38(仅部分示出)，封装进一步包括至少一个引线40，引线由例如铜制成并具有范围在例如100μm和500μm之间的直径。在不表示损失任何一般性的前提下，引线40与第二前部金属化区域33b接触以形成本身已知类型的对应的引线键合。封装38可以进一步包括额外的引线对(未示出)，其分别与第一和第三前部金属化区域33a、33c接触以形成对应的引线键合。在本身已知方法中，封装38也可以包括由所谓的“模塑料”形成的涂覆区域(未示出)。
在实践中，引线40和前部金属化32，并且具体地，第二前部金属化区域33b，形成所谓的“芯片到引线接口”。此外，半导体器件20的前部金属化32具有小厚度，但由于存在下方至少部分被烧结的顶部缓冲结构30，因此足够使前部金属化32本身更少地遭受由上覆引线的存在而引起的损坏现象。此外，半导体器件20可以通过诸如为减小半导体晶圆翘曲之类的工艺而被制造，这将在下文中进行描述。
如图4所示，本发明的制造工艺意图在本身已知方法中提供分别由第一晶圆表面Sw1和第二晶圆表面Sw2定界的半导体晶圆50。
在第一晶圆表面Sw1之上延伸的是多个顶部结构。在这方面，在不表示损失任何一般性的前提下，在本说明书中的术语“顶部平面视图”，及另一方面的形容词“顶部的”和“底部的”以及放置的副词“之上”和“之下”等是指垂直于裸片/晶圆的主表面的方向，并指从半导体区域朝向前部金属化(等同地，朝向顶部结构)的定向。
具体地，在第一晶圆表面Sw1之上延伸的是前述的顶部结构25(在图4中仅第二顶部区域26b可见)和另外的顶部结构125，其用于形成区别于半导体器件20的半导体器件，并且其将在下文被称为“额外的顶部结构125”。在这方面，在可以不存在或可以存在多个额外的顶部结构的意义上说，额外的顶部结构125的存在并不引起通用性的损失。在下文中，假设除顶部结构25之外，只存在额外的顶部结构125。此外，再次在不表示损失任何一般性的前提下，将假设额外的顶部结构125具有与与其横向交错的顶部结构25相同的形状。此外，除非额外说明，否则在下文的制造工艺参照涉及顶部结构25，特别是第二顶部区域26b的操作被描述。
如图5所示，例如，使用掩模和溅射工艺在顶部结构25之上和额外的顶部结构125之上连续形成的是第一区域60和第二区域61，其将在下文中被称为“第一和第二工艺区域60、61”。
第一和第二工艺区域60、61由银制成。此外，对于第一近似，在顶部平面视图中，第一和第二工艺区域60、61分别具有与与其垂直对齐的顶部结构25和额外的顶部结构125相同的几何形状。此外，第一工艺区域60和第二工艺区域61具有范围在例如0.1μm和0.2μm之间的厚度。
具体地，第一工艺区域60在第一、第二和第三顶部区域26a-26c之上延伸。此外，第一工艺区域60包括层62b，其将在下文中被称为“第一工艺层62b”。第一工艺层62b在与其直接接触的第二顶部区域26b之上延伸，第一工艺层62b具有与前述第一和第二工艺区域60、61的厚度相同的厚度。此外，第一工艺层62b被图案化以在顶部平面视图中呈现与第二顶部区域26b相同的几何形状。
如图6所示，分别在第一和第二工艺区域60、61上连续形成的是第三区域64和第四区域65，其将在下文中被称为“第三和第四工艺区域64、65”。具体地，第三和第四工艺区域64、65通过例如丝网印刷法的本身已知方法形成。此外第三和第四工艺区域64、65的每个工艺区域都由已知类型的烧结浆料制成，其包括分散在溶剂中的多个银微米颗粒和/或纳米颗粒。例如，所述颗粒具有范围在30nm和5μm之间的直径。
在顶部平面视图，对于第一近似，第三和第四工艺区域64、65分别与与其垂直对齐的第一和第二工艺区域60、61具有相同形状。此外，第三和第四工艺区域64、65具有范围在例如30μm和100μm之间的厚度。
具体地，第三工艺区域64在第一工艺区域60之上延伸，并因此也在第一、第二和第三顶部区域26a-26c之上延伸。此外，第三工艺区域64包括层66b，其将在下文中被称为“第二工艺层66b”。第二工艺层66b在与其直接接触的第一工艺层62b之上延伸，并具有与前述第三和第四工艺区域64、65的厚度相同的厚度。此外，在顶部平面视图中，第二工艺层66b可以具有与第一工艺层62b大约相同的几何形状。
在本身已知方法中，在第一和第二工艺区域60、61之上形成第三和第四工艺区域64、65之后，第三和第四工艺区域64、65可以进一步进行已知类型的预干燥工艺以使至少部分溶剂蒸发。例如，预干燥工艺可在大约100℃的温度进行，并持续15分钟。虽然未在附图中示出，但预干燥工艺可以导致第三和第四工艺区域64、65的厚度降低甚至约50％。
接下来，提供由铜制成的图案化结构70(在图7A和7B中示出)。
图案化结构70包含具有平面形状的主体72和多个悬臂部分，其在垂直于主体72的方向从主体72开始延伸。具体地，如图7B所示，前述多个悬臂部分包括第一悬臂部分、第二悬臂部分和第三悬臂部分，其被分别由74a，74b，74c指示，其余的悬臂部分，即，除第一、第二和第三悬臂部分之外的悬臂部分作为整体由75指示。
更详细地，主体72可以具有范围在例如150μm和200μm之间的(在垂直于主体72的方向上测量到的)厚度。此外，第一、第二和第三悬臂部分74a-74c和其余悬臂部分75具有范围在例如150μm和200μm之间的厚度。此外，每个悬臂元件具有第一端和第二端，第二端被连接到主体72，第一端由对应的表面定界，其平行于主体72。定界悬臂元件的第一端的所述表面形成作为整体的表面Spat，其在下文中被称为“图案化表面Spat”。
图案化结构70可以通过选择性去除部分铜盘(未显示)而已在之前形成。此外，图案化结构70被部分涂覆有另外的银区域78(为简明表示，未在图7B中示出)，其将在下文中被称为“第五工艺区域78”。具体地，第五工艺区域78具有范围在例如3μm和8μm之间的厚度并在图案化表面Spat之上延伸，并因此延伸与前述第一、第二和第三悬臂部分74a-74c的第一端接触。更具体地，第五工艺区域78可通过电镀获得并包括层80b，其在下文中被称为“第三工艺层80b”，其延伸与第二悬臂部74b接触并具有与前述第五工艺区域78的厚度相同的厚度。
如在图8中所示，图案化结构70随后被机械地耦合到半导体晶圆50。为此目的，图案化结构70被布置为使得第五工艺区域78面向半导体晶圆50，并具体地与第三和第四工艺区域64、65接触。更详细地，第一、第二和第三悬臂部分74a-74c以距第一、第二和第三顶部区域26a-26c的距离分别上覆于第一、第二和第三顶部区域26a-26c(图8中仅第二顶部区域26b可见)。此外，第三工艺层80b与第二工艺层66b接触。
接下来，如图9所示，执行热处理，以这种方式使得与第三工艺区域64接触的第一工艺区域60、第三工艺区域64和第五工艺区域78的部分形成顶部缓冲结构30，及第一、第二和第三顶部缓冲区域31a-31c(图9中仅第二顶部缓冲区域31b可见)，后跟第三工艺区域64的烧结工艺。在实践中，第一、第二和第三顶部缓冲区域31a-31c分别被设置在：i)第一悬臂部分74a和第一顶部区域26a之间；ii)第二悬臂部分74b和第二顶部区域26b之间；以及iii)第三悬臂部分74c和第三顶部区域26c之间。
具体地，通过第二工艺层66b的烧结而获得第二顶部缓冲区域31b，且更具体地，第二顶部缓冲区域31b的中间部分401b。对于第一近似，第一和第三工艺层62b，80b，以及更概括地，除最接近烧结浆料的原子层之外，第一、第二和第五工艺区域60、61、78未被烧结。因此，在本说明书的后续中，它们的部分烧结被忽略。因此，第一和第三工艺层62b，80b分别形成第二顶部缓冲区域31b的顶部部分301b和底部部分501b。
更详细地，前述热处理可以包括，例如，热周期，其将温度从室温升高到大约230℃，在图案化结构70和第二晶圆表面Sw2之间同步地施加范围在例如10MPa和30MPa之间的压力，并随后冷却到室温；该冷却可使用液体获得。
接下来，如图10所示，对图案化结构70执行研磨工艺以去除主体72和第一、第二和第三悬臂部分74a-74c的部分，以及其余的悬臂部分75的部分。以此方式，形成前部金属化32。具体地，第一、第二和第三悬臂部分74a-74c的其余部分别形成第一、第二和第三前部金属化区域33a-33c(在图10中仅第二前部金属化区域33b可见)，如上文所述，其被彼此物理地分离。
随后，通过执行最后操作，以本身已知方式完成制造工艺，最后操作包括，除其它以外，使用所谓的“划切锯”划切，以及封装38的形成，后者的操作进一步包括引线键合的形成。
由上文描述和说明的内容，本方案提供的优势是明显的。
具体地，通过使用被烧结区域来将前部金属化固定到半导体基体，可以降低前部金属化的厚度以优化相应的制造工艺，而不危害芯片到引线接口的强度。更详细地，被烧结区域的使用使得能够形成引线键合，而在制造工艺期间不损坏前部金属化或使半导体晶圆翘曲。
最后，清楚的是，可对本文已描述和说明的内容进行修改和改变，而不偏离如权利要求书所限定的本发明的范围。
例如，如图11A所示，半导体器件20可以包括底部结构130，其被设置在与其直接接触的半导体基体24的底部表面Sdown的下方。底部结构130是导电的，并可以由例如硅化铝(AlSi)层、由钛层并且由镍或镍合金层(未显示)形成。因此，底部结构130可以与顶部结构25相同。一般地，底部结构130可以具有范围在例如3.4μm和10.5μm之间的厚度。
在底部结构130之下延伸并与其直接接触的是银的另外的缓冲结构135，其在下文被称为“底部缓冲结构135”。底部缓冲结构135可以具有与顶部缓冲结构30的厚度相同的厚度。一般地，底部缓冲结构135可以具有范围在例如30μm和50μm之间的厚度。
更具体地，如图11B中所示，底部缓冲结构135包括分别的顶部部分136，其与底部结构130接触，以及分别的中间部分137，其在与其直接接触的顶部136之下延伸。此外，底部缓冲结构135包括分别的底部部分138，其被设置在与其直接接触的中间部分137之下。
底部缓冲结构135的顶部部分136、中间部分137和底部部分138基本上是层叠的，并且分别的厚度可以例如分别与顶部缓冲结构30的底部部分、中间部分和顶部部分的厚度相同。一般地，底部缓冲结构135的顶部部分136、中间部分137和底部部分138可以分别具有范围在0.1μm和0.2μm之间，27μm和42μm之间以及3μm和8μm之间的范围。此外，底部缓冲结构135的中间部分137由被烧结的银制成，而底部138和顶部136由非烧结的银制成。
下面，除非说明，否则省略参考底部缓冲结构135的底部部分138、中间部分137和顶部部分136，而将这些作为整体称为“底部缓冲结构135”。
半导体器件进一步包括底部金属化140，其在与其直接接触的底部缓冲结构135之下延伸。例如，底部金属化140由铜制成并具有与例如前部金属化32的厚度相同的厚度。一般地，底部金属化140的厚度可以在例如35μm和65μm之间的范围。
底部金属化140的存在使得能够进一步降低翘曲现象发生的可能性。
不考虑前述底部结构130、底部缓冲结构135和底部金属化140的存在，顶部结构25可以是与已描述的结构不同的类型。例如，顶部结构25可以包括不同数量的部分，其进一步可以具有与之前描述的部分不同的形状。
进一步可能的是，顶部缓冲结构30由除银以外的导电材料制成(例如，金)。在此情况下，该材料形成第一、第二、第三、第四和第五工艺区域60、61、64、65和78。
关于前部金属化32和底部金属化140(如果存在)之间的每个，其可以由铜以外的材料制成。另一方面，引线40也可以由铜以外的材料制成。具体地，在实施例中，前部金属化32可以由与制成引线40的材料不同的材料制成，但材料具有的线性热膨胀系数CTE32等于CTE40±10％，其中CTE40是形成引线40的材料的线性热膨胀系数。此外，一般地，前部金属化32和底部金属化140可以由不同材料制成。
关于制造工艺，其中可以通过，例如，图案化结构70的化学蚀刻工艺而执行主体72的去除，而不是通过研磨工艺而执行。
此外，在底部缓冲结构135也存在的情况，制造工艺包括在第二晶圆表面Sw2下形成结构230(在图12中示出)其被设计为形成底部结构130，该结构在下文中称为“底部盘结构230”。
接下来如图13所示，形成在底部盘结构230之下的是层240，其将在下文中被称为“第四工艺层240”。第四工艺层240由银制成。此外，第四工艺层240可以例如在第一和第二工艺区域60、61形成后通过溅射获得。第四工艺层240可以具有例如与第一和第二工艺区域60、61的厚度相同的厚度，且因此范围在例如0.1μm和0.2μm之间。
接下来，如图14所示，在第四工艺层240之下形成另外的层250，其在下文被称为“第五工艺层250”。第五工艺层250通过例如丝网印刷而获得，并可以在例如第三和第四工艺区域64、65的形成之后形成。此外，第五工艺层250由已知类型的烧结浆料获得，其包括分散在溶剂中的多个银微米颗粒和/或纳米颗粒。例如，这些颗粒可以具有范围在30nm和5μm之间的直径。此外，第五工艺层250具有例如与第三和第四工艺区域64、65的厚度相同的厚度，并且因此范围在例如30μm和100μm之间。
接下来，提供由铜制成的盘260(在图15示出)，其在顶部由表面S260定界，并且在下文中被称为“盘表面S260”。盘表面S260被层270涂覆，其将在下文中被称为“第六工艺层270”。第六工艺层270由银制成并具有范围在例如3μm和8μm之间的厚度。此外，第六工艺层270可以通过例如电镀获得。
接下来，如图16所示，盘260被耦合到半导体晶圆50，以这样的方式使得第六工艺层270将与第五工艺层250接触。具体地，第五工艺层250覆盖在第六工艺层270上面。例如，这种耦合可以通过在图案化结构70已被耦合到半导体晶圆50之后获得。
接下来，参照图9提及的被设计为形成顶部缓冲结构30的热处理的执行，通过第五工艺层250使底部烧结层280同步形成，其在图17中示出。对于第一近似，除最接近第五工艺层250的原子层之外，第四和第六工艺层240、270没被烧结。因此，在本说明书的后续中，它们的部分烧结被忽略。
后续的划切操作(未显示)导致底部结构130和底部金属化140的形成，其分别开始于底部盘结构230和盘260，以及底部缓冲结构135的形成。特别地，第四、第五和第六工艺层240、250、270分别形成底部缓冲结构135的顶部部分136、中间部分137和底部部分138。
在任何情况下，可以执行两个不同的热处理以分别形成顶部缓冲结构30和底部烧结层280。此外，底部缓冲结构135可以由除银以外的导电材料(例如，金)制成，在此情况下该材料形成第四、第五和第六工艺层240、250、270。

Claims (28)

1.一种电子器件，包括：
半导体基体；
顶部导电区域，与所述半导体基体接触；
顶部缓冲区域，被定位在所述顶部导电区域上，并且在所述半导体基体上，其中所述顶部缓冲区域至少部分地被烧结；
前部金属化区域，被定位在所述顶部缓冲区域上，所述顶部缓冲区域被布置在所述前部金属化区域和所述半导体基体之间；以及
导电引线，其被电连接到所述前部金属化区域，其中所述顶部缓冲区域包括：
第一层，在所述顶部导电区域上；
第二层，由烧结浆料制成，在所述第一层上；
第三层，与所述第二层接触，其中所述第一层和第三层由相同材料制成，并且所述烧结浆料包括所述相同材料的颗粒。
2.根据权利要求1所述的器件，其中所述金属化区域具有范围在35μm和65μm之间的厚度。
3.根据权利要求1所述的器件，其中所述第二层具有范围在27μm和42μm之间的厚度。
4.根据权利要求1所述的器件，其中所述前部金属化区域和所述导电引线分别由第一材料和第二材料制成，所述第一材料和所述第二材料分别具有第一线性热膨胀系数CTE32和第二线性热膨胀系数CTE40，并且其中CTE32＝CTE40±10％。
5.根据权利要求1所述的器件，进一步包括：
底部缓冲区域，所述半导体基体被布置在所述顶部缓冲区域和所述底部缓冲区域之间；以及
定位在支承元件上的底部金属化区域，所述底部缓冲区域被布置在所述半导体基体和所述底部金属化区域之间；并且其中所述底部缓冲区域至少部分地被烧结。
6.根据权利要求1所述的器件，其中所述前部金属化区域由铜制成。
7.根据权利要求1所述的器件，还包括导电引线，电连接到所述前部金属化区域。
8.根据权利要求1所述的器件，其中所述顶部缓冲区域由银制成。
9.一种制造电子器件的工艺，包括：
形成半导体基体；
形成前部金属化区域；在所述前部金属化区域和所述半导体基体之间形成顶部缓冲区域；
形成与所述半导体基体接触的顶部导电区域，其中：
形成所述顶部缓冲区域和前部金属化区域包括：
在所述半导体基体上形成第一层；
在所述第一层上形成第二层；以及
在所述第二层上提供导电结构，所述导电结构包括主体和至少一个悬臂部分，所述悬臂部分至少部分地被第三层涂覆，以所述第三层与所述第二层接触的方式执行所述提供所述导电结构；以及
执行烧结操作；
形成所述顶部缓冲区域包括在所述顶部导电区域上形成所述第一层。
10.根据权利要求9所述的工艺，包括形成与所述半导体基体接触的顶部导电区域，并且其中：
所述第二层由烧结浆料制成；并且
所述第一层和所述第三层由相同材料制成，所述烧结浆料包括所述相同材料的颗粒。
11.根据权利要求9所述的工艺，其中执行所述烧结操作包括烧结所述第二层。
12.根据权利要求9所述的工艺，其中形成前部金属化区域包括去除所述主体。
13.根据权利要求9所述的工艺，进一步包括：
形成底部金属化层；以及
在所述半导体基体和所述底部金属化层之间形成底部缓冲区域，其中形成底部缓冲区域包括执行烧结操作。
14.根据权利要求13所述的工艺，包括形成与所述半导体基体接触的底部导电结构，并且其中形成底部缓冲区域包括：
形成与所述底部导电结构接触的第四层；
形成与所述第四层接触的第五层，所述第五层由烧结浆料制成；以及
以第六层将与所述第五层接触的方式提供至少部分由所述第六层涂覆的导电板；
并且其中所述第四层和所述第六层由相同材料制成，所述第五层的烧结浆料包括所述相同材料的颗粒。
15.一种电子器件，包括：
半导体基体；
第一金属化区域；
第一缓冲区域，所述第一缓冲区域被布置在所述第一金属化区域和所述半导体基体之间，其中所述第一缓冲区域包括：
第一层，与所述半导体基体接触；
第二层，与所述第一层接触，所述第二层为烧结层；
第三层，与所述第二层接触，其中所述第一层和所述第三层由相同材料制成，并且所述第二层包括所述相同材料的颗粒。
16.根据权利要求15所述的器件，其中所述第一金属化区域是被配置为键合到导电引线的导电键合盘。
17.根据权利要求15所述的器件，其中所述烧结层具有范围在27μm和42μm之间的厚度。
18.根据权利要求15所述的器件，还包括：
第二缓冲区域，所述半导体基体被布置在所述第一缓冲区域和所述第二缓冲区域之间；以及
第二金属化区域，所述第二缓冲区域被布置在所述半导体基体和所述第二金属化区域之间；并且其中所述第二缓冲区域至少部分地被烧结。
19.根据权利要求15所述的器件，其中所述第一金属化区域由铜制成。
20.根据权利要求15所述的器件，其中所述第一缓冲区域由银制成。
21.一种电子器件，包括:
半导体基体；
前部金属化区域；
顶部缓冲区域，所述顶部缓冲区域被布置在所述前部金属化区域和所述半导体基体之间，其中所述顶部缓冲区域至少部分地被烧结；
底部导电结构，与所述半导体基体接触；
底部缓冲区域，所述半导体基体被布置在所述顶部缓冲区域和所述底部缓冲区域之间；以及
底部金属化区域，所述底部缓冲区域被布置在所述半导体基体和所述底部金属化区域之间；以及其中所述底部缓冲区域至少部分地被烧结，其中所述底部缓冲区域包括：
第一层，与所述底部导电结构接触；
第二层，与所述第一层接触，所述第二层由烧结浆料制成；
导电板；
第三层，至少部分地涂覆所述导电板并与所述第二层接触，其中所述第一层和所述第三层由相同材料制成，并且所述第二层的所述烧结浆料包括所述相同材料的颗粒。
22.根据权利要求21所述的器件，其中所述前部金属化区域是被配置为键合到导电引线的导电键合盘。
23.根据权利要求21所述的器件，其中所述顶部缓冲区域包括具有范围在27μm和42μm之间的厚度的烧结部分。
24.根据权利要求21所述的器件，其中所述前部金属化区域由铜制成。
25.根据权利要求21所述的器件，其中所述顶部缓冲区域由银制成。
26.根据权利要求21所述的器件，还包括：
支承元件；以及
裸片键合层，被定位在所述底部金属化区域和所述支承元件之间。
27.一种制造电子器件的工艺，包括：
形成半导体基体；
形成前部金属化区域；
在所述前部金属化区域和所述半导体基体之间形成顶部缓冲区域；以及
将导电引线电连接到所述前部金属化区域，其中形成所述顶部缓冲区域包括执行烧结操作；
形成底部金属化层；
在所述半导体基体和所述底部金属化层之间形成底部缓冲区域，其中形成所述底部缓冲区域包括执行烧结操作；
形成与所述半导体基体接触的底部导电结构，其中形成所述底部缓冲区域包括：
形成与所述底部导电结构接触的第一层；
形成与所述第一层接触的第二层，所述第二层由烧结浆料制成；以及
提供至少部分地被第三层涂覆的导电板，以使得所述第三层将与所述第二层接触，其中所述第一层和第三层由相同材料制成，所述第二层的所述烧结浆料包括所述相同材料的颗粒。
28.根据权利要求27所述的工艺，其中执行所述烧结操作包括烧结所述第二层。
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