CN108475647A - 电力用半导体装置以及制造电力用半导体装置的方法 - Google Patents

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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29355—Nickel [Ni] as principal constituent
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    • H01L2224/29363—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29364—Palladium [Pd] as principal constituent
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    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29363—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29369—Platinum [Pt] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83095—Temperature settings
    • H01L2224/83096—Transient conditions
    • H01L2224/83097—Heating
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

电力用半导体装置具有基板、和使用烧结性金属接合材料接合到基板上的半导体元件。半导体元件具有母材、设置于母材的基板侧的第1面的第1导电层、以及设置于母材的与第1面相向的第2面的第2导电层。第1导电层的厚度是第2导电层的厚度的0.5倍以上2.0倍以下。

Description

电力用半导体装置以及制造电力用半导体装置的方法
技术领域
本发明涉及使用烧结性金属接合材料将半导体元件接合到基板的电力用半导体装置以及制造该电力用半导体装置的方法。
背景技术
在功率模块(或者电力用半导体装置)中，作为开关元件、整流元件，有时安装IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)、二极管等纵型半导体元件。该纵型半导体元件具有例如设置于其背面整体的背面金属化层(背面电极)、和设置于与背面相向的表面的一部分的表面金属化层(表面电极)。作为构成金属化层的金属材料，有时使用Ni、Mo或者Cr。背面电极与基板电极电连接，表面电极经由布线部件与外部端子电连接，由此构成用于在功率模块中使大电流流过的布线构造。
但是，近年来，为了降低电力损失，开发了代替硅(Si)而使用如碳化硅(SiC)、氮化镓(GaN)的宽能带隙半导体材料的半导体元件。使用宽能带隙半导体材料的半导体元件由于耐热性高所以能够进行大电流下的高温动作，另一方面，为了发挥其特性，需要使用具有高的耐热性能的接合材料。然而，无铅且具有高的耐热性能的焊料材料在当前还未出现。
另一方面，强烈要求通过提高半导体元件的背面电极和基板电极的接合部的散热性，使半导体元件小型化。为了提高散热性而使接合层变薄是有效的。在背面电极与基板电极之间的接合中，以往，使用焊料材料。但是，关于焊料材料，起因于难以确保接合部的可靠性、易于发生空洞而散热性恶化，使接合层变薄并不优选。因此，为了功率模块的小型化等，存在针对散热性优良、在接合部不易产生劣化的接合材料或者接合方法的需求。
因此，研究了代替焊料材料而使用利用金属微粒的烧结现象的烧结性金属接合材料并将半导体元件接合到基板的功率模块(例如参照专利文献1至3)。烧结性金属接合材料是由金属微粒、有机溶剂成分以及覆盖金属微粒的保护膜构成的膏状的接合材料。烧结性金属接合材料利用金属微粒在比该金属的熔点低的温度下烧结的现象，实现与被接合部件的金属结合。在接合之后，在金属微粒之间产生扩散接合，在半导体元件的金属化层与装配半导体元件的基板的表面之间也产生扩散接合，接合后的熔点提高至作为金属的本来的熔点。由此，使用烧结性金属接合材料的功率模块可具有比接合时的温度高的耐热性能。另外，作为烧结性金属接合材料一般已知的金(Au)、银(Ag)以及铜(Cu)相比于焊料材料其热传导率更大、能够使接合层更薄，所以还具有高的散热性能。
这样，烧结性金属接合材料具有高的耐热性能。但是，在使用烧结性金属接合材料的情况下，新产生在使用焊料材料的情况下未产生的以下的问题。即，在焊料材料中，由于通过裂纹发展到内部而应力被释放，所以不易发生向半导体元件的母材以及金属化层的应力集中。另一方面，烧结性金属接合材料是高强度的，所以在反复施加热应力时，由于接合部中的裂纹的发生等而对半导体元件的母材和金属化层造成损害，由此存在功率模块的可靠性易于损失这样的问题。
为了应对该问题，考虑如下内容：例如如专利文献3的图8的记载，在半导体元件与基板电极(基极电极)之间设置低热膨胀板，作为整体增加接合层，由此缓和向半导体元件的接合部施加的热应力，提高功率模块的可靠性。
现有技术文献
专利文献1：日本特开2008-212976号公报
专利文献2：日本特开2007-44754号公报
专利文献3：日本专利第5449958号说明书
专利文献4：日本特开2000-188406号公报
专利文献5：日本特开2004-363518号公报
发明内容
在半导体元件向基板的接合中使用烧结性金属接合材料的情况下，一般在将烧结性金属接合材料设置到基板上之后，在接合材料上安装半导体元件之前，使烧结性金属接合材料干燥来去除接合材料内的有机分散剂。在干燥工序之后，将半导体元件临时固定到烧结性金属接合材料上。此时，被去除有机分散剂的烧结性金属接合材料相比于焊料膏其粘度更低，所以在由于例如半导体元件制造时的热工艺的影响而半导体元件发生翘曲的情况下，半导体元件和烧结性金属接合材料的接触面积变小，由此利用接合材料在基板上保持半导体元件的力变弱。此外，已知设置于表背面的金属化层的厚度的差越大，半导体元件的翘曲越大。
在基板上保持半导体元件的力变弱时，在将半导体元件安装到接合材料上之后直至接合的期间，半导体元件易于在基板上从期望的位置变位。在半导体元件的变位(偏移)大时，存在功率模块不正常地动作而成为不良品的担心。这样，在以往技术中，在半导体元件向基板的接合中使用烧结性金属接合材料的情况下，无法得到高的成品率。
另外，在专利文献3的图8记载的功率模块中，为了设置用于缓和施加到半导体元件的热应力的特别的层(低热膨胀板)，必要的材料和工序数增加，制造成本增加。因此，要求无需设置用于缓和施加到半导体元件的接合部的热应力的特别的层，而提高功率模块的可靠性。
本发明的第1课题在于在基板上使用烧结性金属接合材料接合半导体元件的电力用半导体装置中，得到高的成品率。
本发明的第2课题在于在所述电力用半导体装置中，得到高的可靠性。
本发明的一个方案所涉及的电力用半导体装置具备：基板；以及半导体元件，使用烧结性金属接合材料接合到基板上。半导体元件具有：母材；第1导电层，设置于母材的基板侧的第1面；以及第2导电层，设置于母材的与第1面相向的第2面。第1导电层的厚度是第2导电层的厚度的0.5倍以上2.0倍以下。
在优选的实施方式中，第1导电层的厚度是第2导电层的厚度的0.55倍以上1.8倍以下。
在优选的实施方式中，在基板的线膨胀系数等于半导体元件的线膨胀系数、或者大于该线膨胀系数的情况下，第1导电层的厚度是第2导电层的厚度的1.0倍以上1.8倍以下。另外，在基板的线膨胀系数小于半导体元件的线膨胀系数的情况下，第1导电层的厚度是第2导电层的厚度的0.55倍以上且小于1.0倍。
根据本发明，通过第1导电层的厚度是第2导电层的厚度的0.5倍以上2.0倍以下，半导体元件的翘曲量变小，而在将半导体元件临时固定到烧结性金属接合材料上时，半导体元件和接合材料的接触面积变大。由此，能够抑制在将半导体元件临时固定到烧结性金属接合材料上之后直至接合的期间可能产生的、半导体元件在基板上的变位，能够得到高的成品率。
附图说明
图1A是示出本发明的实施方式1所涉及的功率模块的俯视图。
图1B是图1A的A-A线剖面图。
图2是图1B的部分放大图。
图3是示出本发明的实施方式1所涉及的功率模块的例示性的制造方法的流程图。
图4是示出关于功率模块的样品S1的热循环试验结果的图。
图5是示出关于功率模块的样品S4的热循环试验结果的图。
图6是示出本发明的实施方式2所涉及的功率模块的与图1B对应的剖面图。
图7是图6的部分放大图。
图8A是示出本发明的实施方式3所涉及的功率模块的俯视图。
图8B是图8A的B-B线剖面图。
图9是图8B的部分放大图。
图10是用于说明本发明的实施方式3所涉及的作用效果的图。
图11是示出本发明的实施方式4所涉及的功率模块中具备的半导体元件的与图9对应的剖面图。
图12A是用于说明本发明的实施方式5所涉及的功率模块的图。
图12B是用于说明本发明的实施方式5所涉及的功率模块的图。
图13A是用于说明本发明的实施方式5所涉及的功率模块的图。
图13B是用于说明本发明的实施方式5所涉及的功率模块的图。
(附图标记说明)
1：基板；2：烧结性金属接合材料；3、23、33、43、53：半导体元件；4、24、34、44、54：母材；5、25、35、45、55：表面金属化层；6、26、36、46、56：背面金属化层；7、27、37、47：抗蚀剂；8、28、37、48：栅极焊盘；9、29、39、49：发射极焊盘；10、20、30、50：功率模块；11：裂纹。
具体实施方式
以下，参照附图，说明本发明的实施方式所涉及的功率模块(或者电力用半导体装置)。在各图中，对同一或者同样的构成要素附加同一符号。
实施方式1.
图1A是示出本发明的实施方式1所涉及的功率模块10的俯视图，图1B是图1A的A-A线剖面图。功率模块10具备：基板1；以及半导体元件3，使用烧结性金属接合材料2接合到基板1上(即隔着由烧结性金属接合材料构成的接合层设置)。
基板1也可以是铜(Cu)、铝(Al)等金属基板。另外，基板1也可以是对Al2O3、Si3N4、AlN等绝缘性陶瓷层叠并粘结了使用Cu、Al等金属的导电层的陶瓷基板。在此，使用该金属的导电层既可以是Cu、Al等的金属层单体，也可以是对金属层还覆盖银(Ag)、金(Au)等贵金属材料的例子。在基板1中的安装半导体元件3的面，形成有未图示的基板电极(例如用金属材料制造)。
烧结性金属接合材料2是使作为骨料的金属微粒在有机成分中分散而成为膏状的接合材料。作为骨料的金属微粒既可以是金(Au)、银(Ag)、铜(Cu)、钯(Pd)、铂(Pt)、镍(Ni)等分类为贵金属的单体的金属，也可以是Ag-Pd、Au-Si、Au-Ge、Au-Cu等合金。
在此，一般性地说明烧结性金属接合材料。烧结性金属接合材料是利用如下现象的接合材料:具有纳米级的半径的金属微粒具有非常大的表面积，由此具备大量表面能量，所以反应性变高，在比该金属在块体(bulk)中所呈现的熔点低的温度下，通过扩散而发展金属接合。金属微粒由于其反应性高，即便在常温下，仅通过接触，也使烧结即扩散接合发展。其原因为，微细粒子相对块体材料，表面系数更大，表面自由能量更大。在金属微粒彼此接触时，在相互扩散而一体化的情况下，表面自由能量变小，所以以表面自由能量为驱动力，金属微粒彼此凝集。但是，在从制造构成烧结性金属接合材料的金属微粒的时间点至用于电力用半导体装置30的制造工序为止的期间，如果凝集、烧结反应发展，则烧结性金属接合材料不发挥功能。因此，在烧结性金属接合材料中，为了抑制金属微粒凝集而使烧结反应发展，用有机保护膜覆盖金属微粒。另外，利用用于在使金属微粒之间独立的状态下分散保持的有机分散材料，保持烧结性金属接合材料。
图2是示出半导体元件3的图1B的部分放大图。半导体元件3具有母材4、设置于母材4的表面(电路结构面、第2面)的表面金属化层5(第2导电层)、以及设置于母材4的背面(基板接合面、第1面)的背面金属化层6(第1导电层)。半导体元件3可以是纵型半导体元件，也可以是表面金属化层5作为表面电极发挥功能、背面金属化层6作为背面电极发挥功能。半导体元件3可以是如IGBT、MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)的开关元件，也可以是如二极管的整流元件。半导体元件3在俯视时，具有例如一边为约5mm以上约20mm以下的长方形形状。在图2中，说明半导体元件3是IGBT的例子，但本发明不限于此。
母材4也可以是硅(Si)。另外，母材4也可以是带隙比硅宽的所谓宽能带隙半导体材料、例如碳化硅(SiC)、氮化镓(GaN)、金刚石。在作为母材4使用宽能带隙半导体材料的情况下，相比于使用硅的情况，电力损失变低，所以能够使功率模块10高效化，并且耐电压性变高、且容许电流密度也变高，所以能够使功率模块10小型化。进而，虽然在功率模块10中，一般安装散热片、使散热片的冷却用制冷剂流通的制冷剂罩套等，但宽能带隙半导体元件由于耐热性高且能够进行高温动作，所以能够使散热片小型化、或者不需要制冷剂罩套，由此实现功率模块10的进一步小型化。
表面金属化层5、背面金属化层6的材料可以是例如Al、Cu等通常的电极材料，也可以是考虑与母材4的接合性而添加Si等的合金材料。
在本实施方式1中，表面金属化层5被抗蚀剂7分离，栅极焊盘8和发射极焊盘9被划定成图案。发射极焊盘9使用例如Sn-Ag-Cu-Sb系的焊料材料、导电性粘接剂、烧结性金属接合材料等，经由布线部件(具体而言图8所示的布线金属板12)与外部端子电连接。背面金属化层6的整个面作为集电极焊盘发挥功能，使用烧结性金属接合材料2与未图示的基板电极电连接。
为了抑制表面金属化层5和背面金属化层6的剥离而提高功率模块10的可靠性，优选使表面金属化层5的厚度wf和背面金属化层6的厚度wr尽可能成为接近的值。
如后所述，在功率模块10的制造方法中，包括在烧结性金属接合材料2上安装半导体元件3并临时固定的工序。为了减小半导体元件3的翘曲量来增大半导体元件3和接合材料2的接触面积，并由此抑制在临时固定后直至接合为止的期间可能产生的半导体元件3在基板1上的变位，背面金属化层6的厚度wr相对表面金属化层5的厚度wf的比(wr/wf)优选成为0.5以上2以下。
另外，为了良好地抑制表面金属化层5和背面金属化层6的剥离，背面金属化层6的厚度wr相对表面金属化层5的厚度wf的比(wr/wf)优选成为0.55以上1.8以下。
图3是示出本实施方式1所涉及的功率模块10的例示性的制造方法的流程图。功率模块10的制造方法包括：向半导体元件3的母材4的表面、背面分别设置表面金属化层5、背面金属化层6的工序(P1)；向基板1的表面设置膏状的烧结性金属接合材料2的工序(P2)；使烧结性金属接合材料2干燥的工序(P3)；在烧结性金属接合材料2上安装半导体元件3并临时固定的工序(P4)；以及使用烧结性金属接合材料2将基板1和半导体元件3接合的工序(P5)。
在所述制造方法中，虽然未图示，包括：使用焊料材料或者烧结性金属接合材料而将布线金属板12(参照图8)接合到半导体元件3上的工序(P6)；以及使用既知的粘接剂，将包围基板整体的框粘接到基板1的工序(P7)；以及在该框中填充凝胶树脂并硬化的工序(P8)。
在工序P1中，能够通过蒸镀、溅射、镀敷(电镀、无电解镀敷)等方法，设置表面金属化层5和背面金属化层6。一般，通过溅射得到的膜具有相比于通过蒸镀等方法得到的膜，附着性更高这样的特征。一般，无电解镀敷具有相比于溅射，成膜速度更快这样的特征。
在表面金属化层5和背面金属化层6在组成中具有相同的层结构的情况下，两层5、6能够通过1个处理工序设置。由此，能够减少处理工序来降低功率模块10的制造成本。在图2所示的例子中，对表面金属化层5进行构图来划定栅极焊盘8和发射极焊盘9。
在工序P2中，既可以通过使用分配器涂敷烧结性金属接合材料2来设置、或者也可以通过既知的印刷方法设置。设置的烧结性金属接合材料2的例示性的厚度是30μm以上200um以下。
在此，一般，在烧结性金属接合材料中，产生有机成分的分解和金属微粒的烧结，由此接合后的接合部的体积相对接合前的膏时的体积，减少到一半至四分之一左右。因此，为了抑制在接合部中发生空洞，在接合时优选一边加压一边加热。以抑制在接合部中发生空洞的观点，说明工序P3和工序P4的优选的条件。
在工序P3中，在基板1上设置烧结性金属接合材料2的工序(P1)之后，在烧结性金属接合材料2上安装半导体元件3并临时固定的工序(P4)之前，使烧结性金属接合材料2干燥，去除接合材料2内的有机分散剂。在残留有机分散剂的状态下安装半导体元件3时，有在接合时有机分散剂挥发而在接合层中发生空隙的担心，而通过实施工序P3，能够抑制发生这样的空隙。例如，在作为金属微粒使用Au、Ag以及Cu的情况下，在工序P3中，优选在80℃以上200℃以下的温度环境下，将干燥进行1分钟以上6分钟以下的时间。
在工序P3中去除有机分散剂后的烧结性金属接合材料2相比于焊料膏，粘度更低(或者粘度大致是零)。因此，在工序P4中，使用比工序P5中的接合小的压力和加热来进行临时固定。该临时固定的机理根据加压条件和加热条件而不同，可以举出例如(i)通过由于加热而挥发的残存溶剂、保护膜进行的粘接、(ii)通过进行部分烧结而进行的接合等。
在(i)的情况下，半导体元件3和烧结性金属接合材料2的接触面积对粘接力作出很大贡献，所以优选半导体元件3的翘曲尽可能少。另外，不论是(i)还是(ii)，由于加热，在安装时，半导体元件3的温度上升，在安装后，半导体元件3的温度降低。因此，在产生温度所致的翘曲变化的情况下，在半导体元件3剥离的方向上产生应力，成为临时固定被剥离、或者、临时固定的强度降低的原因。即，为了确保临时固定的强度，优选减小半导体元件3的常温时以及高温时的翘曲量。在工序P4中，优选在25℃以上200℃以下的温度环境下，将0.01MPa以上5MPa以下的压力施加1分钟以下的时间而临时固定半导体元件3。
在工序P5中，优选在250℃以上350℃以下的温度环境下，将0.1MPa以上50MPa以下的压力施加1分钟以上60分钟以下的时间而使烧结性金属接合材料2烧结，由此将半导体元件3接合到基板1。此外，这些条件是例示性的。
在工序P6中，向半导体元件3的表面接合布线金属板12(参照图8)。在半导体元件3的背面处的烧结性金属接合材料2的接合已经在工序P5中完成，即使在实施焊料接合时表面侧的接合部的温度上升到例如300℃程度，烧结性金属接合材料2也不会在背面侧再次熔融。另外，在工序P6中，在半导体元件3的接合中使用的材料不限定于焊料材料，也可以是导电性粘接剂、烧结性金属接合材料等。
在工序P8中，利用凝胶树脂实施密封，但也可以通过利用硅灌注(siliconepotting)、模塑成形的密封等其他方法，对半导体元件3的周围进行树脂密封，还可以根据产品的规格不进行树脂密封。
[实施例]
接下来，使用实施例(样品S1～S4)具体说明本发明的实施方式1，但这些并未限定本发明。首先，说明在实施例中使用的基板1、烧结性金属接合材料2以及半导体元件3。
(基板1)
向作为绝缘性陶瓷的一个例子的Si3N4的两面，利用钎料，贴合使用作为金属的一个例子的Cu的导电层，而准备基板1。Si3N4的线膨胀系数是约3ppm/℃，Cu的线膨胀系数是约17ppm/℃。因此，Cu板的厚度越大，作为基板1整体的线膨胀系数越大。为了减小施加到半导体元件3和烧结性金属接合材料2的应力以及产生的形变，Cu板优选薄。具体而言，Cu板的厚度优选为1.0mm以下、更优选为0.5mm以下。在本实施例中，为满足该条件，Si3N4板的厚度成为0.3mm、Cu板的厚度成为0.8mm。此外，所述基板具有依次层叠有厚度0.8mm的Cu层、厚度0.3mm的Si3N4层、以及厚度0.8mm的Cu层的3层构造。基板的等价线膨胀系数是12(ppm/K)，等价弹性模量是150GPa。
(烧结性金属接合材料2)
作为烧结性金属接合材料2，使用烧结性银(Ag)膏。烧结性银(Ag)膏在所述干燥条件、所述安装条件以及所述接合条件的范围内接合。
(半导体元件3)
在半导体元件3的材料中使用硅(Si)。半导体元件3的尺寸成为15mm×15mm，厚度成为0.15mm。表面金属化层5和背面金属化层6的层结构都是从母材侧起AlSi层/Ti层/Ni层/Au层。表面金属化层5和背面金属化层6具有相同的层结构，所以在1个处理工序中同时设置两层5、6。在样品S1～S4中，使背面金属化层6的厚度wr相对表面金属化层5的厚度wf的比(wr/wf)如下所述变化。其中，在表面金属化层5和背面金属化层6中，仅Ni层的厚度不同，AlSi层、Ti层以及Au层的厚度相同并且比Ni层的厚度充分小。
样品S1：wr/wf＝1.0μm/1.7μm＝0.17
样品S2：wr/wf＝1.8μm/9.0μm＝0.20
样品S3：wr/wf＝4.4μm/8.0μm＝0.55
样品S4：wr/wf＝4.6μm/7.0μm≒0.65
针对功率模块10的样品S1～S4，实施热循环试验。向冷热冲击试验机(ESPEC制TSD-100)放入功率模块10，使高温槽内的温度在-40℃与150℃之间反复往返，来实施热循环试验。在将热循环(H/C)试验实施考虑为实用的耐久性的2000循环(15分钟)之后，针对背面金属化层6判断有无剥离。通过用超声波影像装置(日立Engineering&Services制FineSAT)观察，来判断有无剥离。
在下述的表中示出热循环试验的试验结果。
[表1]
在背面金属化层6的厚度wr相对表面金属化层5的厚度wr的比(wr/wf)是0.17(样品S1)、0.20(样品S2)时，在背面金属化层6中产生剥离。另一方面，在比(wr/wf)是0.55(样品S3)、0.65(样品S4)时，在背面金属化层6中未产生剥离。因此可以说，如果比(wr/wf)是0.55以上，则针对背面金属化层6得到充分的剥离耐性。
图4是示出针对功率模块10的样品S1观察背面金属化层6有无剥离而得到的结果的示意图。可知在热循环试验后，裂纹11向背面金属化层6内发展。认为裂纹11如以下所述发展。首先，背面金属化层6相比于表面金属化层5非常薄，所以伴随热循环试验的进行，热应力集中到背面金属化层6的端部，裂纹也发展到端部的烧结性金属接合材料2，接着背面金属化层6(AlSi层)收缩，之后裂纹向AlSi层发展。裂纹11在背面金属化层6内作为界面剥离而发展，所以难以预测剥离发展举动，因此存在寿命设计变得困难这样的问题。
图5是示出针对功率模块10的样品S4观察背面金属化层6有无剥离而得到的结果的示意图。
在热循环试验后，在烧结性金属接合材料2、背面金属化层6中未发生裂纹。
此外，在上述实施例中，针对背面金属化层6的厚度wr比表面金属化层5的厚度wf小的情况，进行热循环试验，但在相反地背面金属化层6的厚度wr比表面金属化层5的厚度wf大的情况下，伴随热循环试验的进行，热应力集中到与布线金属板12(参照图8)接合的表面金属化层5的端部。于是，可以预想裂纹向端部的烧结性金属接合材料2发展，接着表面金属化层5(AlSi层)收缩，之后裂纹向AlSi层发展。因此，与背面金属化层6侧同样地，在用烧结性金属接合材料2接合呈现与表面金属化层5以及基板等同的线膨胀系数和纵弹性模量的布线金属板12的情况下，为了针对表面金属化层5得到充分的剥离耐性的、厚度wr相对厚度wf的比(wr/wf)的上限值是0.55的倒数即1.8。在对表面金属化层5和布线金属板12进行焊料接合的情况下，在起因于布线金属板12的构造、接合面积小这点而施加到表面金属化层5侧的形变量变小时，厚度wr相对厚度wf的比(wr/wf)的上限值成为1.8×(形变量减少率的倒数)。
如以上所述，通过使背面金属化层6的厚度wr相对表面金属化层5的厚度wf的比(wr/wf)成为0.55以上1.8以下，能够使由于使功率模块10动作而反复施加到半导体元件3的接合部的热应力降低，充分地抑制表面金属化层5和背面金属化层6的剥离，提高功率模块10的可靠性。
另外，在上述实施例中，针对表面金属化层5和背面金属化层6分别具有多层结构的例子，进行热循环试验，但即使针对根据本实施方式1的表面金属化层5和背面金属化层6分别具有单层构造的例子进行热循环试验的情况下，也得到同样的结果。
但是，在表面金属化层5和背面金属化层6分别具有单层构造的情况下，在表面金属化层5与背面金属化层6之间线膨胀系数、纵弹性模量的值不同的情况下，优选考虑这些来求出用于针对表面金属化层5和背面金属化层6得到充分的剥离耐性的厚度wr相对厚度wf的比(wr/wf)的范围。由此，能够针对比(wr/wf)的范围，提高准确度。
具体而言，在表面金属化层5和背面金属化层6分别具有单层构造的情况下，在将表面金属化层5的线膨胀系数设为αf、将纵弹性模量设为Ef、将背面金属化层6的线膨胀系数设为αr、将纵弹性模量设为Er时，能够用下述的式(1)，计算用于针对表面金属化层5和背面金属化层6得到充分的剥离耐性的厚度wr相对厚度wf的比(wr/wf)的下限值。
0.55×(αf×Ef/αr×Er)…(1)
上限值能够用下述的式(2)计算。
1.8/(αf×Ef/αr×Er)…(2)
例如，在表面金属化层5和背面金属化层6的厚度相同、αf是12(ppm/K)、Ef是125(GPa)、αr是10(ppm/K)、Er是100(GPa)的情况下，比(wr/wf)优选成为0.83{＝0.55×(12×125/10×100)}以上1.2{＝1.8/(12×125/10×100)}以下。
另外，在表面金属化层5和背面金属化层6分别具有多层构造的情况下，通过在上述式中，将线膨胀系数αf、αr分别置换为等价线膨胀系数，将纵弹性模量Ef、Er分别置换为等价纵弹性模量，能够求出优选的比(wr/wf)的范围。
在表面金属化层5或者背面金属化层6具有多层构造(L1、L2、L3…)，各层的线膨胀系数是α1、α2、α3…，各层的纵弹性模量是E1、E2、E3…，各层的厚度是t1、t2、t3…的情况下，等价线膨胀系数αs能够用下述的式(3)计算。
αs＝{(α1×E1×t1)+(α2×E2×t2)+(α3×E3×t3)…}/{(E1×t1)+(E2×t2)+(E3×t3)+…}…(3)
等价纵弹性模量Es能够用下述的式(4)计算。
Es＝{(E1×t1)+(E2×t2)+(E3×t3)+…)/(t1+t2+t3)+…}…(4)
此外，即使在表面金属化层5和背面金属化层6分别具有2层构造或者4层以上的层构造的情况下，也能够使用式(1)～(4)来求出比(wr/wf)的优选的范围。另外，也可以使用与式(1)～(4)不同的数值解析。进而，即使在(i)基板1的线膨胀系数、纵弹性模量与在上述实施例中示出的线膨胀系数、纵弹性模量不同的部件的情况、(ii)基板1的层结构成为多个的情况、(iii)厚度变更的情况下，也能够与金属化层5、6同样地，使用式(3)、式(4)来计算等价线膨胀系数和等价纵弹性模量。通过使根据这些值利用数值解析得到的基板变更后的形变量ε1和在本实施例中示出的基板1中的形变量ε2成为相同的值，能够求出厚度wr相对厚度wf的比(wr/wf)的优选的范围。
实施方式2.
图6是示出本发明的实施方式2所涉及的功率模块20的与图1B对应的剖面图。图7是图6的部分放大图。在实施方式1中，说明半导体元件3的表面金属化层5和背面金属化层6分别具有单层构造的例子。在本实施方式2中，说明表面金属化层25和背面金属化层26分别具有多层构造的例子，并且分别研究优选的层结构。此外，除了半导体元件的表面金属化层和背面金属化层的层结构以外，本实施方式2的功率模块20具有与实施方式1的功率模块10相同或者对应的构成要素。在说明、附图中，对这些构成要素附加相同的符号，而省略详细的说明。在图7中，说明半导体元件23是IGBT的例子，但本发明不限于此。
功率模块20具备基板1、和使用烧结性金属接合材料2接合到基板1上的半导体元件23。半导体元件23具有母材24、设置于母材24的表面的表面金属化层25、以及设置于母材24的背面的背面金属化层26。在母材24的材料中，能够使用在实施方式1中说明的母材4的材料，但在以下的说明中，使用硅系材料(硅、碳化硅等)。
表面金属化层25被抗蚀剂27分离，划定栅极焊盘28和发射极焊盘29。发射极焊盘29使用例如焊料材料与未图示的外部端子电连接，背面金属化层26作为集电极焊盘发挥功能，使用烧结性金属接合材料2与未图示的基板电极电连接。栅极焊盘28未被焊料接合。
表面金属化层25具有3层构造(25a、25b、25c)，背面金属化层26也是又具有3层构造(26a、26b、26c)。
在半导体元件3的金属化层25、26中，根据使用什么样的接合手段来构成电路，优选的层结构不同。在本实施方式2中，说明在半导体元件23的表面进行焊料接合，在背面进行烧结性金属接合的例子。
表面金属化层25的3层构造从母材24侧起是AlSi层25a/Ni层25b/Au层25c。AlSi层25a由对铝添加硅而成的AlSi合金构成，具有提高硅系材料的母材24和表面金属化层25的密接性的功能。即使在代替AlSi而使用对其他金属材料添加Si而成的合金的情况下，也发挥同样的功能。Ni层25b具有提高与焊料材料的接合性的功能，并且作为金属间化合物的阻挡层(barrier layer)发挥功能。Au层25c具有防止最表面的氧化并且提高焊料材料的润湿性的功能。
在对表面金属化层25和布线金属板12(参照图8)进行焊料接合时、以及表面金属化层25在之后被暴露于高温时，Ni层25b等易于扩散到在焊料材料中包含的锡(Sn)，而为了防止Ni层25b由于该扩散而完全消失，优选增大Ni层25b的厚度(例如约2μm以上约10um以下)。
背面金属化层26的层构造从母材24侧起是AlSi层26a/Ti层26b/Au层26c。AlSi层26a如在表面金属化层25的AlSi层25a中的说明，具有使Si系材料的母材24和表面金属化层25的密接性提高的功能。Ti层26b具有使AlSi层26a和Au层26c的密接性提高的功能。Au层26c具有与在烧结性金属接合材料2中包含的金属微粒一起扩散而辅助烧结性金属接合的功能。
另外，背面金属化层26也可以除了Ti层26b以外、或者代替Ti层26b，包括强度、硬度高的Ni层。此时，为了加强背面金属化层26，Ni层的厚度优选为1.5μm以上。另外，通过使Ni层的厚度成为强度低的AlSi层26a的厚度的1.15倍以上，能够提高加强背面金属化层26的效果。
在本实施方式2中，与实施方式1同样地，为了抑制背面金属化层26的剥离而提高功率模块20的可靠性，优选使表面金属化层25的厚度wf和背面金属化层26的厚度wr尽可能成为接近的值。为了良好地抑制表面金属化层5和背面金属化层6的剥离，背面金属化层26的厚度wr相对表面金属化层25的厚度wf的比(wr/wf)成为0.55以上1.8以下。
背面金属化层26的Au层26c在接合工序、之后的工序中不会消失，所以为了削减成本，优选比在表面金属化层25的Ni层25b中例示的厚度充分薄。
在此，在表面金属化层25和背面金属化层26中，通常同时设置AlSi层25a、26a，能够成为相同的厚度。另外，如上所述，为了削减成本，背面金属化层26的Au层26c优选薄。进而，如上所述，为了防止扩散所致的消失，Ni层25b优选厚。这样，在使表面金属化层25和背面金属化层26成为上述层构造的情况下，存在表面金属化层25的厚度wf相比于背面金属化层26的厚度wr变大的倾向。因此，也可以在背面金属化层26中，在Ti层26b与Au层26c之间，设置与表面金属化层25的Ni层25b相同的程度的厚度的Ni层。
另外，作为使表面金属化层25和背面金属化层26的厚度成为等同的方法，对半导体元件23的表面和背面同时进行镀敷的方法、例如电解镍镀敷法简便并且有效。此时，背面金属化层26的层构造与表面金属化层25同样地，能够成为AlSi层/Ni层/Au层。
作为该实施例，制造功率模块20的样品S5，实施在实施方式1中说明的热循环试验。在样品S5中，使半导体元件23的表面金属化层25和背面金属化层26的层构造都成为AlSi层/Ni层/Au层，使AlSi层的厚度成为1.3um，使Ni层的厚度成为1.5um，使Au层的厚度成为0.05um。即，使背面金属化层6的厚度wr相对表面金属化层5的厚度wf的比(wr/wf)成为1.0。作为烧结性金属接合材料，使用烧结性银银(Ag)膏。在热循环试验后，在背面金属化层26中，未产生剥离。
在本实施方式2中，通过使表面金属化层25和背面金属化层26分别成为多层构造，能够根据接合方法选择优选的层结构，相反地通过选择层结构，增加关于接合方法的选择分支，能够选择例如低成本、高生产性的接合方法。
此外，如上所述，在对表面金属化层25进行焊料接合的情况下，Ni层25b等扩散到Sn内而变薄。因此，在进行焊料接合的发射极焊盘29中，无法测定接合前的半导体元件23的金属化层25的厚度。因此，优选用不进行焊料接合的栅极焊盘28等，测定表面金属化层25的厚度。
在背面金属化层26的金属和烧结性金属接合材料2的金属的组成(或者种类)不同的情况下，能够通过元素分析，测定背面金属化层26的厚度。另一方面，在背面金属化层26的金属和烧结性金属接合材料2的金属的组成相同或者类似的情况下，有时难以在接合面中区分他们。但是，在半导体元件中，在切断(切割)时产生的金属化层的如毛刺(burr)的部分(有时称为毛须(whisker))相对接合面存在于外侧。该毛须不与烧结性金属接合材料接触，所以通过检测毛须的位置，能够测定背面金属化层26的厚度。
在本实施方式2中，说明表面金属化层25和背面金属化层26都具有3层构造的例子。但是，分别构成表面金属化层25和背面金属化层26的层的数量不限定于此，也可以例如分别具有包括2层或者4层以上的层构造。另外，构成表面金属化层25和背面金属化层26的层构造的层的数量也可以不同。即使在这些情况下，通过使背面金属化层26的厚度wr相对表面金属化层25的厚度wf的比(wr/wf)成为0.55以上1.8以下，仍得到在本实施方式2中说明的作用效果。
实施方式3.
图8A是示出本发明的实施方式3所涉及的功率模块30的俯视图，图8B是图8A的B-B线剖面图。图9是图8B的部分放大图。此外，除了半导体元件的表背面的金属化层的层结构以外，本实施方式3的功率模块30具有与实施方式1的功率模块10相同或者对应的构成要素。在说明、附图中，对这些构成要素附加相同的符号，而省略详细的说明。
功率模块30具备基板1、和使用烧结性金属接合材料2接合到基板1上的半导体元件33。在半导体元件33上，使用焊料材料13来接合布线金属板12。半导体元件33具有母材34、设置于母材34的表面(电路结构面、第2面)的表面金属化层35(第2导电层)、以及设置于母材34的背面(基板接合面、第1面)的背面金属化层36(第1导电层)。在母材34的材料中，能够使用在实施方式1中说明的母材4的材料。母材34的厚度优选为150um以下。
表面金属化层35被抗蚀剂37分离，划定栅极焊盘38和发射极焊盘39。发射极焊盘39使用例如焊料材料，与未图示的外部端子电连接，背面金属化层36作为集电极焊盘发挥功能，使用烧结性金属接合材料2与未图示的基板电极电连接。栅极焊盘38未被焊料接合。
表面金属化层35和背面金属化层36都以Ni为主成分。为了减小半导体元件33的翘曲量来增大半导体元件33和烧结性金属接合材料32的接触面积，并由此抑制在临时固定后直至接合为止的期间可能产生的半导体元件33在基板1上的变位，背面金属化层36的Ni层的厚度相对表面金属化层35的Ni层的厚度的比优选成为0.5以上2以下。表面金属化层35的Ni层的厚度如后所述优选为1.5um以上。
布线金属板12的材料也可以从由Cu、Al、Ni、Fe、以及这些金属的合金或者将这些金属贴合而得到的材料(即包覆(clad)材料)构成的群选择。也可以对布线金属板12，根据需要实施Cu金属化、Ni金属化。
功率模块30能够通过在实施方式1中说明的例示性的制造方法来制造。布线金属板12也可以在利用烧结性金属接合材料2对半导体元件33的背面金属化层36和基板1进行烧结结合之后，焊料接合到表面金属化层5。说明这样通过在基板1和半导体元件33的接合中使用烧结性金属接合材料，在半导体元件3和布线金属板12的接合中使用焊料材料而得到的效果。
关于用烧结性金属接合材料2接合的接合层，如上所述，熔点上升至本来的金属材料的熔点，在半导体元件3和布线金属板12的焊料接合时，不会再次熔融。由此，无需考虑半导体元件3移动，能够防止夹具的复杂化。另外，在对基板1和半导体元件33进行焊料接合的情况下，基板1和半导体元件33的接合层长时间暴露于高温，存在导致接合层的劣化的担心，但在本实施方式3中，不产生这样的问题。
接下来，更具体地说明通过本实施方式3得到的效果。在专利文献4(日本特开2000-188406号公报)中，公开了在半导体元件的两面将Ni层设置为金属化层的例子。半导体元件的母材(材料为SiC)的厚度是300um，Ni层的厚度是0.2um。在像这样Ni层薄的情况下，即使假设在表背面的金属化层中的Ni层的厚度中有差，该厚度的差对半导体元件的翘曲造成的影响也小。但是，在使用焊料接合的情况下，在这样的薄的Ni层中产生不良现象，所以优选如以下叙述，使Ni层的厚度成为1.5um以上。
半导体元件的金属化层如果在焊料接合时暴露于高温，则扩散到焊料材料，而易于形成金属间化合物。金属间化合物脆，当生长时，在化合物层中易于被破坏。因此，一般，金属间化合物的生长是不优选的。显著的金属间化合物的形成和生长还引起柯肯达尔空洞(Kirkendall Void)的发生、电极金属的浸出(侵蚀)、特定成分的浓缩、金属化层的消失所致的剥离等，成为接合部劣化的原因。作为构成金属化层的材料，选择反应性小且能够抑制化合物层的生长的Ni的情形较多。但是，即使是Ni层，由于在焊料接合时接合体成为高温、在功率模块动作时由于来自半导体元件的发热而接合体成为高温，因此金属间化合物还是会生长。
针对该问题，使Ni层变厚是有效的。已知在焊料接合时，为了抑制金属间化合物的生长，Ni层优选具有1.5um以上的厚度。另一方面，在烧结性金属接合中，相比于焊料接合，金属扩散的范围更窄，无需使金属化层变厚。相反地，在使金属化层变厚的情况下，存在处理时间和必要的材料增加而成本增加的缺点。因此，一般，金属化层的厚度成为0.5um程度。
这样，在半导体元件的表面和背面的接合方法不同的情况下，在不考虑半导体元件的翘曲而决定金属化层的厚度时，在半导体元件的表背面的金属化层中在厚度中产生差而发生翘曲。相对于此，通过以使表背面的金属化层的厚度的差变小的方式调节金属化层的厚度，能够降低翘曲。
针对翘曲，半导体元件的母材的厚度也是重要的因素。以往，使用母材厚(例如约300um)的半导体元件的情形较多，但在电压低的产品中，为了降低电力损失，有时使用母材更薄的半导体元件。在母材薄的半导体元件中，存在翘曲变大的倾向。已知在母材薄的(例如150um以下)的半导体元件中，翘曲易于变大。
[实施例]
接下来，使用实施例，具体地说明本发明的实施方式3，但这并不限定本发明。在图10的曲线图中，横轴表示背面金属化层36的厚度相对表面金属化层35的厚度的比，纵轴表示半导体元件33的翘曲量。
图10的曲线图是通过使用平面尺寸8mm见方以上13mm见方以下、半导体元件33的母材34的厚度为80um以上150um以下、以Ni为主体的金属化层35、36的厚度为0.7um以上3um以下的半导体元件33的评价得到的结果。此外，已知即使在所示的范围内变更这些值时，仍得到与图10等同的曲线图。半导体元件33的金属化层35、36除了Ni层以外还具有Au层、Ti层以及AlSi层。
在参照图10时，在背面金属化层36的Ni层的厚度相对表面金属化层35的Ni层的厚度的比是2.0以下时，半导体元件33的翘曲量小，翘曲量的变化(即曲线图的梯度)也小。实际上，在该范围中，在临时固定工序之后，半导体元件33不会从基板1剥离(在曲线图中用圆形的白圈表示)。认为其原因在于，作为半导体元件33的母材34的硅等材料的弹性的影响大，表背面的金属化层35、36的厚度的差异所致的对翘曲量的影响小。
另外，在表背面的金属化层35、36中包含的Ni层的厚度的比超过2.0时，翘曲量变大，在临时固定工序之后，半导体元件33产生剥离(在曲线图中用叉号(cross)表示)。认为其原因在于，金属化层35、36的Ni层的厚度的差变大，其影响变得显著。
根据以上的结果可知，在表背面的金属化层35、36中包含的Ni层的厚度的比所致的半导体元件33的翘曲量中存在拐点，如果所述厚度的比是2.0以内，则能够将半导体元件33的翘曲量抑制得较小，由此能够防止在临时固定后半导体元件33发生剥离。此外，认为在表背面的金属化层35、36中Ni层的影响大的原因在于，在构成金属化层35、36的金属中Ni相比于其他金属其杨氏模量更大。
实施方式4.
图11是示出搭载于本发明的实施方式4所涉及的功率模块的半导体元件43的与图9对应的剖面图。在实施方式3中，说明了半导体元件33的表面金属化层35和背面金属化层36分别具有单层构造的例子。在本实施方式4中，说明表面金属化层45和背面金属化层46(分别与金属化层35、36对应)分别具有多层构造的例子，并且分别研究优选的层结构。此外，除了半导体元件的表面金属化层和背面金属化层的层结构以外，本实施方式4的功率模块具有与实施方式3的功率模块30相同或者对应的构成要素。在说明、附图中，对这些构成要素附加相同的符号，而省略详细的说明。
虽然未图示，也可以在半导体元件43上，使用焊料材料接合布线金属板12(参照图8A、8B)。半导体元件43具有母材44、设置于母材44的表面的表面金属化层45、以及设置于母材44的背面的背面金属化层46。在母材44的材料中，能够使用在实施方式1中说明的母材4的材料。母材44的厚度优选为150um以下。
表面金属化层45被抗蚀剂47分离，划定栅极焊盘48和发射极焊盘49。发射极焊盘49使用例如焊料材料与未图示的外部端子电连接，背面金属化层46作为集电极焊盘发挥功能，使用烧结性金属接合材料2与未图示的基板电极电连接。栅极焊盘48未被焊料接合。
表面金属化层45具有3层构造(45a、45b、45c)，背面金属化层46也是又具有3层构造(46a、46b、46c)。但是，分别构成表面金属化层45、背面金属化层46的层的数量不限定于此，也可以例如分别具有包括2层或者4层以上的层构造。另外，构成表面金属化层45和背面金属化层46的层构造的层的数量也可以不同。
构成表面金属化层45的层45a、45b、45c中的任意1层、和构成背面金属化层46的层46a、46b、46c中的任意1层以Ni为主成分。背面金属化层46的Ni层的厚度相对表面金属化层45的Ni层的厚度的比优选为0.5以上2以下。表面金属化层45的Ni层的厚度优选为1.5um以上。
在半导体元件43的金属化层45、46中，根据使用什么样的接合手段来构成电路，优选的层结构不同。在本实施方式4中，说明在半导体元件43的表面进行焊料接合，在背面进行烧结性金属接合的例子。
表面金属化层45的3层构造从母材44侧起是AlSi层45a/Ti层45b/Ni层45c。AlSi层45a由对铝添加硅而成的AlSi合金构成，具有使硅系材料的母材44和表面金属化层45的密接性提高的功能。即使在代替AlSi而使用对其他金属材料添加Si而成的合金的情况下，仍发挥同样的功能。Ti层45b具有使密接性差的AlSi层45a和Ni层45c的密接性提高的功能。Ni层45c具有与在焊料材料中包含的Sn一起扩散而辅助焊料接合的功能。
背面金属化层46的层构造从母材44侧起是AlSi层46a/Ti层46b/Ni层46c。AlSi层46a具有如在表面金属化层45的AlSi层45a中的说明，使Si系材料的母材44和表面金属化层45的密接性提高的功能。Ti层46b具有使密接性差的AlSi层46a和Ni层46c的密接性提高的功能。Ni层46c具有与在烧结性金属接合材料2中包含的金属微粒一起扩散而辅助烧结性金属接合的功能。
在本实施方式4中，表面金属化层45的Ni层45c优选具有1.5μm以上的厚度。背面金属化层46的Ni层46c具有0.5μm以下的厚度即可，但已知通过使背面金属化层46的Ni层46c也具有与表面金属化层45的Ni层45c相同的程度的厚度，能够降低半导体元件43的翘曲量。
在本实施方式4中，说明了表面金属化层45和背面金属化层46都具有3层构造的例子。但是，分别构成表面金属化层45和背面金属化层46的层的数量不限定于此，也可以例如分别具有包括2层或者4层以上的层构造。另外，构成表面金属化层45和背面金属化层46的层构造的层的数量也可以不同。即使在这些情况下，通过使背面金属化层46的厚度wr相对表面金属化层45的厚度wf的比(wr/wf)成为0.5以上2.0以下，仍得到在本实施方式4中说明的作用效果。
实施方式5.
参照图12A、12B、图13A、13B，说明本发明的实施方式5。如图12A、B所示，本实施方式5所涉及的功率模块50具备基板1、和使用烧结性金属接合材料2接合到基板1上的半导体元件53。半导体元件53具有母材54、设置于母材54的表面的表面金属化层55、以及设置于母材54的背面的背面金属化层56。
半导体元件53不使用参照图8A、8B说明的布线金属板12，而使用例如铝制的键合(bonding)导线或者键合带(未图示)与外部端子电连接。由此，施加到表面金属化层55的形变(或者应力)相比于施加到背面金属化层56的形变(或者应力)充分小(或者可忽略)。
在图12A中，示出背面金属化层56的厚度大于表面金属化层55的厚度的例子。在图12A的例子中，设为基板1的线膨胀系数大于半导体元件63的线膨胀系数。在本实施方式5中，未图示或者说明的构成要素与实施方式1至4同样地构成。
在本实施方式5中，根据基板1的线膨胀系数和半导体元件53的线膨胀系数的大小，决定背面金属化层6的厚度wr相对表面金属化层5的厚度wf的比(wr/wf)的优选的范围。该优选的范围在表面金属化层55和铝导线键合(aluminum wire bond)连接时，由于焊料接合、布线构造、接合面积等的影响，相比于施加到背面金属化层56的形变(或者应力)，施加到表面金属化层55的形变(或者应力)充分小的情况下成立。
具体而言，在基板1的线膨胀系数等于半导体元件53的线膨胀系数、或者大于该线膨胀系数的情况下，厚度的比(wr/wf)优选为1.0以上1.8以下，在基板1的线膨胀系数小于半导体元件53的线膨胀系数的情况下，厚度的比(wr/wf)优选为0.55以上且小于1.0。
在此，说明图13A、13B所示的比较对象的功率模块60。功率模块60具备基板1、和使用烧结性金属接合材料2接合到基板1上的半导体元件63。半导体元件63具有母材64、设置于母材64的表面的表面金属化层65、以及设置于母材64的背面的背面金属化层66。在图13A中，示出背面金属化层66的厚度小于表面金属化层65的厚度的例子。
如图13A所示，在使半导体元件63的温度上升时，半导体元件63以表面金属化层65侧变凸地变形(至少力向变形的方向产生作用)。另一方面，在将半导体元件63接合到线膨胀系数比半导体元件63大的基板1，并使接合体整体的温度上升时，如图13B所示，接合体整体以背面金属化层66侧变凸地变形(至少力向变形的方向产生作用)。此时，对半导体元件62单体和接合体整体产生作用的力的朝向不同，所以存在施加到半导体元件52的形变变大的可能性。
另一方面，在本实施方式5中，背面金属化层56的厚度大于表面金属化层55的厚度，所以能够如图11A、B所示，使半导体元件53单体、和接合体整体的温度变化时的变形方向一致。由此，能够减小在温度变化时施加的形变，所以能够得到接合部的高的可靠性。
此外，通过与背面金属化层6和基板同样的接合方法，接合表面金属化层5和布线材料，在成为等同的形变量的情况下，最佳的背面金属化层6的厚度wr相对表面金属化层5的厚度wf的比(wr/wf)成为1。
以上，举出多个实施方式说明了本发明，但本发明不限定于这些实施方式。另外，可以对这些实施方式施加各种变形、改良、删除。另外，各实施方式记载的特征可自由地组合。

Claims (15)

1.一种电力用半导体装置，具备：
基板；以及
半导体元件，使用烧结性金属接合材料接合到所述基板上，
所述半导体元件具有母材、设置于所述母材的基板侧的第1面的第1导电层以及设置于所述母材的与第1面相向的第2面的第2导电层，
所述第1导电层的厚度是所述第2导电层的厚度的0.5倍以上且2.0倍以下。
2.根据权利要求1所述的电力用半导体装置，其中，
所述第1导电层的厚度是所述第2导电层的厚度的0.55倍以上且1.8倍以下。
3.根据权利要求1或者2所述的电力用半导体装置，其中，
所述第1导电层和所述第2导电层中的至少一方具有多层构造。
4.根据权利要求1至3中的任意一项所述的电力用半导体装置，其中，
所述半导体元件的母材的厚度是150μm以下。
5.根据权利要求1至4中的任意一项所述的电力用半导体装置，其中，
所述烧结性金属接合材料的金属是从由Ag、Cu以及Ni构成的群选择的。
6.根据权利要求1至5中的任意一项所述的电力用半导体装置，其中，
所述第1导电层包括Ni层，
所述Ni层的厚度是1.5μm以上。
7.根据权利要求1至6中的任意一项所述的电力用半导体装置，其中，
所述第1导电层包括AlSi层和Ni层，
所述Ni层的厚度是所述AlSi层的厚度的1.15倍以上。
8.根据权利要求1至7中的任意一项所述的电力用半导体装置，其中，
所述半导体元件的母材是硅系材料，
所述第2导电层使用包含Sn的焊料材料与布线部件连接，
所述第1导电层具有设置于母材侧的AlSi层、设置于母材相反侧的Au层以及设置于所述AlSi层与所述Au层之间的Ti层和/或Ni层，
所述第2导电层具有设置于母材侧的AlSi层、设置于母材相反侧的Au层以及设置于所述AlSi层与所述Au层之间的Ni层。
9.根据权利要求1至8中的任意一项所述的电力用半导体装置，其中，
在所述基板的线膨胀系数等于所述半导体元件的线膨胀系数或者大于该线膨胀系数的情况下，所述第1导电层的厚度是所述第2导电层的厚度的1.0倍以上且1.8倍以下，
在所述基板的线膨胀系数小于所述半导体元件的线膨胀系数的情况下，所述第1导电层的厚度是所述第2导电层的厚度的0.55倍以上且小于1.0倍。
10.一种制造电力用半导体装置的方法，包括：
准备基板的工序；
准备半导体元件的工序，该半导体元件具有母材、设置于所述母材的第1面的第1导电层以及设置于所述母材的与第1面相向的第2面的第2导电层；
在所述基板上设置烧结性金属接合材料的工序；
在所述烧结性金属接合材料上临时固定所述半导体元件的工序；以及
使所述烧结性金属接合材料烧结，在所述烧结性金属接合材料上接合所述半导体元件的工序，
所述第1导电层包括厚度1.5μm以上的Ni层，
所述第2导电层包括具有所述第1导电层的Ni层的厚度的0.5倍以上且2.0倍以下的厚度的Ni层。
11.根据权利要求10所述的制造电力用半导体装置的方法，其中，
还包括在所述半导体元件的第2导电层上将布线金属板进行焊料接合的工序。
12.根据权利要求10或者11所述的制造电力用半导体装置的方法，其中，
所述基板的母材的厚度是150μm以下。
13.根据权利要求10至12中的任意一项所述的制造电力用半导体装置的方法，其中，
所述第1导电层和所述第2导电层中的至少一方具有多层构造。
14.根据权利要求10至13中的任意一项所述的制造电力用半导体装置的方法，其中，
所述烧结性金属接合材料的金属是从由Ag、Cu以及Ni构成的群选择的。
15.根据权利要求10至14中的任意一项所述的制造电力用半导体装置的方法，其中，
通过1个处理形成所述第1导电层和所述第2导电层。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7149751B2 (ja) * 2017-08-02 2022-10-07 ローム株式会社 半導体装置
US11626352B2 (en) 2017-08-02 2023-04-11 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
DE112020007180T5 (de) * 2020-05-13 2023-04-20 Mitsubishi Electric Corporation Halbleitervorrichtung
JP7451455B2 (ja) 2021-03-19 2024-03-18 株式会社東芝 半導体装置
EP4283662A1 (en) * 2022-05-23 2023-11-29 Hitachi Energy Switzerland AG Method of attaching a terminal to a metal substrate structure for a semiconductor power module and semiconductor power module
US20240030181A1 (en) * 2022-07-22 2024-01-25 Asmpt Singapore Pte. Ltd. Apparatus for applying a sintering force via a compressible film

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170109A (zh) * 2006-10-27 2008-04-30 三菱电机株式会社 半导体装置及其制造方法
CN102222623A (zh) * 2010-04-14 2011-10-19 富士电机株式会社 半导体装置的制造方法
CN103531558A (zh) * 2012-07-02 2014-01-22 英飞凌科技股份有限公司 引线框架封装及其形成方法
CN103703560A (zh) * 2011-08-04 2014-04-02 三菱电机株式会社 半导体装置及其制造方法
US20150061114A1 (en) * 2013-09-02 2015-03-05 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US20150069613A1 (en) * 2013-09-12 2015-03-12 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
CN104425580A (zh) * 2013-09-09 2015-03-18 株式会社东芝 功率用半导体装置及其制造方法
CN104885214A (zh) * 2012-12-27 2015-09-02 三菱综合材料株式会社 功率模块用基板、自带金属部件的功率模块用基板、自带金属部件的功率模块、功率模块用基板的制造方法、以及自带金属部件的功率模块用基板的制造方法
CN104979179A (zh) * 2014-04-10 2015-10-14 三菱电机株式会社 半导体装置以及半导体装置的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635956B2 (ja) 1998-12-24 2005-04-06 富士電機ホールディングス株式会社 炭化けい素ショットキーバリアダイオードの製造方法
JP4136845B2 (ja) * 2002-08-30 2008-08-20 富士電機ホールディングス株式会社 半導体モジュールの製造方法
JP3831846B2 (ja) 2003-06-09 2006-10-11 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP4049035B2 (ja) * 2003-06-27 2008-02-20 株式会社デンソー 半導体装置の製造方法
JP2007044754A (ja) 2005-08-12 2007-02-22 Fuji Electric Device Technology Co Ltd 金属板接合方法
JP4876979B2 (ja) 2007-03-05 2012-02-15 戸田工業株式会社 接合部材および接合方法
JP2008305948A (ja) 2007-06-07 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP5449958B2 (ja) 2009-09-30 2014-03-19 株式会社日立製作所 半導体装置と接続構造及びその製造方法
JP6316221B2 (ja) 2015-01-30 2018-04-25 三菱電機株式会社 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170109A (zh) * 2006-10-27 2008-04-30 三菱电机株式会社 半导体装置及其制造方法
CN102222623A (zh) * 2010-04-14 2011-10-19 富士电机株式会社 半导体装置的制造方法
CN103703560A (zh) * 2011-08-04 2014-04-02 三菱电机株式会社 半导体装置及其制造方法
CN103531558A (zh) * 2012-07-02 2014-01-22 英飞凌科技股份有限公司 引线框架封装及其形成方法
CN104885214A (zh) * 2012-12-27 2015-09-02 三菱综合材料株式会社 功率模块用基板、自带金属部件的功率模块用基板、自带金属部件的功率模块、功率模块用基板的制造方法、以及自带金属部件的功率模块用基板的制造方法
US20150061114A1 (en) * 2013-09-02 2015-03-05 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method of manufacturing the same
CN104425580A (zh) * 2013-09-09 2015-03-18 株式会社东芝 功率用半导体装置及其制造方法
US20150069613A1 (en) * 2013-09-12 2015-03-12 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
CN104979179A (zh) * 2014-04-10 2015-10-14 三菱电机株式会社 半导体装置以及半导体装置的制造方法

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