JP6494802B2 - 電力用半導体装置および電力用半導体装置を製造する方法 - Google Patents

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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29355—Nickel [Ni] as principal constituent
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    • H01L2224/29363—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29364—Palladium [Pd] as principal constituent
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    • H01L2224/29363—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29369—Platinum [Pt] as principal constituent
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    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83095—Temperature settings
    • H01L2224/83096—Transient conditions
    • H01L2224/83097—Heating
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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Description

この発明は、焼結性金属接合材を用いて半導体素子が基板に接合された電力用半導体装置およびそれを製造する方法に関する。
パワーモジュール（または電力用半導体装置）には、スイッチング素子、整流素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオードなどの縦型半導体素子がマウントされることがある。この縦型半導体素子は、例えばその裏面全体に設けられた裏面メタライズ層（裏面電極）と、裏面に対向する表面の一部に設けられた表面メタライズ層（表面電極）とを有する。メタライズ層を構成する金属材料としては、Ｎｉ、ＭｏまたはＣｒが用いられることがある。裏面電極は基板電極に電気的に接続され、表面電極は配線部材を介して外部端子に電気的に接続され、これによりパワーモジュールに大電流を流すための配線構造が構成されている。
ところで、近年、電力損失を低減させるために、シリコン（Ｓｉ）に代えて炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）のようなワイドバンドギャップ半導体材料を用いた半導体素子が開発されている。ワイドバンドギャップ半導体材料を用いた半導体素子は、耐熱性が高いために大電流による高温動作が可能である一方、その特性を発揮するためには、高い耐熱性能を有する接合材を用いることが必要となる。しかしながら、鉛フリーであって高い耐熱性能を有するはんだ材は、現在のところ見出されていない。
一方、半導体素子の裏面電極と基板電極との接合部の放熱性を向上させることにより、半導体素子を小型化することが強く求められている。放熱性を向上させるためには接合層を薄くすることが有効である。裏面電極と基板電極との間の接合には、従来、はんだ材が用いられてきた。しかし、はんだ材は、接合部の信頼性の確保が困難であること、ボイドが発生して放熱性が悪化しやすいこと、に起因して、接合層を薄くすることは好ましくなかった。従って、パワーモジュールの小型化等のために、放熱性に優れ、接合部に劣化が生じにくい接合材料または接合方法に対するニーズがあった。
そこで、はんだ材に代わり、金属微粒子の焼結現象を利用した焼結性金属接合材を用いて、半導体素子が基板に接合されたパワーモジュールが検討されている（例えば、特許文献１から３を参照）。焼結性金属接合材は、金属微粒子、有機溶剤成分および金属微粒子を覆う保護膜から構成されるペースト状の接合材である。焼結性金属接合材は、金属微粒子がその金属の融点よりも低い温度で焼結する現象を利用して、被接合部材との金属結合が実現される。接合後は、金属微粒子間で拡散接合が生じ、半導体素子のメタライズ層と半導体素子が実装される基板の表面との間でも拡散接合が生じ、接合後の融点は金属としての本来の融点にまで高まる。これにより、焼結性金属接合材を用いたパワーモジュールは、接合時の温度よりも高い耐熱性能を有しうる。また、焼結性金属接合材として一般的によく知られている金（Ａｕ）、銀（Ａｇ）および銅（Ｃｕ）は、はんだ材に比べて熱伝導率が大きく、さらに接合層を薄くすることができるため、高い放熱性能も有する。
このように、焼結性金属接合材は高い耐熱性能を有する。しかし、焼結性金属接合材を用いた場合、はんだ材を用いた場合には生じなかった以下の問題が新たに生じる。つまり、はんだ材では、内部にクラックが進展することで応力が解放されるため、半導体素子の母材およびメタライズ層への応力集中は発生しにくくかった。一方、焼結性金属接合材は高強度であるから、繰り返し熱応力が加わると、接合部でのクラック発生などにより半導体素子の母材とメタライズ層にダメージが加わり、これによりパワーモジュールの信頼性が損なわれやすいという問題がある。
この問題に対処するためには、例えば特許文献３の図８に記載されているように、半導体素子と基板電極（ベース電極）との間に低熱膨張板を設け、全体として接合層を増やすことにより、半導体素子の接合部へ加わる熱応力を緩和して、パワーモジュールの信頼性向上を図ることが考えられる。
特開２００８−２１２９７６号公報 特開２００７−４４７５４号公報 特許第５４４９９５８号明細書 特開２０００−１８８４０６号公報 特開２００４−３６３５１８号公報
半導体素子の基板への接合に焼結性金属接合材を用いる場合、焼結性金属接合材を基板の上に設けた後、接合材の上に半導体素子をマウントする前に、焼結性金属接合材を乾燥させて接合材内の有機分散剤を除去するのが一般的である。乾燥工程の後、焼結性金属接合材の上に半導体素子を仮固定する。このとき、有機分散剤が除去された焼結性金属接合材は、はんだペーストに比べて粘度が低いため、例えば半導体素子製造時の熱プロセスの影響により半導体素子が反っている場合には、半導体素子と焼結性金属接合材との接触面積が小さくなり、これにより接合材により基板の上で半導体素子を保持する力が弱くなる。なお、半導体素子の反りは、表裏面に設けられたメタライズ層の厚さの差が大きいほど、大きくなることがわかっている。
基板の上で半導体素子を保持する力が弱くなると、半導体素子を接合材の上にマウントした後、接合するまでの間に、半導体素子が基板の上で所望の位置から変位しやすくなる。半導体素子の変位（ずれ）が大きいと、パワーモジュールが正常に動作せず、不良品となるおそれがある。このように、従来技術では、半導体素子の基板への接合に焼結性金属接合材を用いた場合に、高い歩留まりを得ることができなかった。
また、特許文献３の図８に記載のパワーモジュールでは、半導体素子に加わる熱応力を緩和するための特別な層（低熱膨張板）を設けるために、必要となる材料と工程数が増加して、製造コストが増加する。従って、半導体素子の接合部に加わる熱応力を緩和するための特別な層を設けることなく、パワーモジュールの信頼性を向上させることが求められている。
本発明の第１の課題は、基板の上に焼結性金属接合材を用いて半導体素子が接合された電力用半導体装置において、高い歩留まりを得ることである。
本発明の第２の課題は、前記電力用半導体装置において、高い信頼性を得ることである。
この発明の一態様に係る電力用半導体装置は、基板と、基板の上に焼結性金属接合材を用いて接合された半導体素子とを備える。半導体素子は、母材と、母材の基板側の第１面に設けられた第１導電層と、母材の第１面に対向する第２面に設けられた第２導電層とを有する。第１導電層の厚さは、第２導電層の厚さの０．５倍以上２．０倍以下である。
好ましい実施形態では、第１導電層の厚さは、第２導電層の厚さの０．５５倍以上１．８倍以下である。
好ましい実施形態では、基板の線膨張係数が半導体素子の線膨張係数に等しい、または当該線膨張係数よりも大きい場合、第１導電層の厚さは、第２導電層の厚さの１．０倍以上１．８倍以下である。また、基板の線膨張係数が半導体素子の線膨張係数よりも小さい場合、第１導電層の厚さは、第２導電層の厚さの０．５５倍以上１．０倍未満である。
この発明によれば、第１導電層の厚さが第２導電層の厚さの０．５倍以上２．０倍以下であることにより、半導体素子の反り量が小さくなって、半導体素子を焼結性金属接合材の上に仮固定するときに、半導体素子と接合材との接触面積が大きくなる。これにより、半導体素子を焼結性金属接合材の上に仮固定した後、接合するまでの間に生じうる、半導体素子の基板の上での変位を抑制でき、高い歩留まりを得ることが可能となる。
本発明の実施形態１によるパワーモジュールを示す平面図である。 図１ＡのＡ−Ａ線断面図である。 図１Ｂの部分拡大図である。 本発明の実施形態１によるパワーモジュールの例示的な製造方法を示すフロー図である。 パワーモジュールのサンプルＳ１についてのヒートサイクル試験結果を示す図である。 パワーモジュールのサンプルＳ４についてのヒートサイクル試験結果を示す図である。 本発明の実施形態２によるパワーモジュールを示す、図１Ｂに対応する断面図である。 図６の部分拡大図である。 本発明の実施形態３によるパワーモジュールを示す平面図である。 図８ＡのＢ−Ｂ線断面図である。 図８Ｂの部分拡大図である。 本発明の実施形態３による作用効果を説明するための図である。 本発明の実施形態４によるパワーモジュールに備えられる半導体素子を示す、図９に対応する断面図である。 本発明の実施の形態５によるパワーモジュールを説明するための図である。 本発明の実施の形態５によるパワーモジュールを説明するための図である。 本発明の実施の形態５によるパワーモジュールを説明するための図である。 本発明の実施の形態５によるパワーモジュールを説明するための図である。
本発明の実施形態によるパワーモジュール（または電力用半導体装置）について、図面を参照しながら以下で説明する。各図において、同一または同様の構成要素については同一の符号を付している。
実施の形態１．
図１Ａは、本発明の実施形態１によるパワーモジュール１０を示す平面図であり、図１Ｂは、図１ＡのＡ−Ａ線断面図である。パワーモジュール１０は、基板１と、基板１の上に焼結性金属接合材２を用いて接合された（つまり、焼結性金属接合材からなる接合層を介して設けられた）半導体素子３とを備える。
基板１は、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属基板であってもよい。また、基板１は、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＡｌＮなどの絶縁性セラミックにＣｕ、Ａｌなどの金属を用いた導電層が積層、固着されたセラミック基板であってもよい。ここで、当該金属を用いた導電層は、Ｃｕ、Ａｌなどの金属層単体であってもよいし、金属層にさらに銀（Ａｇ）、金（Ａｕ）などの貴金属材料が被覆されたものであってもよい。基板１において半導体素子３がマウントされる面には、図示しない基板電極（例えば金属材料で作られている）が形成されている。
焼結性金属接合材２は、骨材である金属微粒子が有機成分中に分散されてペースト状になった接合材である。骨材となる金属微粒子は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）などの貴金属に分類される単体の金属であってもよく、Ａｇ−Ｐｄ、Ａｕ−Ｓｉ、Ａｕ−Ｇｅ、Ａｕ−Ｃｕなどの合金であってもよい。
ここで、焼結性金属接合材について一般的に説明する。焼結性金属接合材は、ナノメートルオーダの半径を有する金属微粒子が非常に大きな表面積を有し、これにより表面エネルギを多く備えることから反応性が高くなっており、その金属がバルクで示す融点よりも低い温度で金属接合が拡散により進行するという現象を利用した接合材である。金属微粒子は、その反応性の高さから、常温でも接触するだけで焼結すなわち拡散接合が進行する。これは、微細粒子は、比表面積がバルク材料に対して大きく、表面自由エネルギが大きいからである。金属微粒子同士が接触すると、互いに拡散して一体化した方が、表面自由エネルギが小さくなるため、表面自由エネルギを駆動力として、金属微粒子同士が凝集する。ところで、焼結性金属接合材を構成する金属微粒子を製造した時点から、電力用半導体装置３０の製造工程に用いるまでの間に、凝集、焼結反応が進むと、焼結性金属接合材が機能しなくなる。そこで、焼結性金属接合材では、金属微粒子が凝集して焼結反応が進行するのを抑制するため、金属微粒子が有機保護膜で覆われている。また、焼結性金属接合材は、金属微粒子間を独立した状態で分散保持するための有機分散材によって保持されている。
図２は、半導体素子３を示す図１Ｂの部分拡大図である。半導体素子３は、母材４と、母材４の表面（回路構成面、第２面）に設けられた表面メタライズ層５（第２導電層）と、母材４の裏面（基板接合面、第１面）に設けられた裏面メタライズ層６（第１導電層）とを有する。半導体素子３は縦型半導体素子であってもよく、表面メタライズ層５が表面電極、裏面メタライズ層６が裏面電極として機能してもよい。半導体素子３は、ＩＧＢＴ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のようなスイッチング素子であってもよく、ダイオードのような整流素子であってもよい。半導体素子３は、平面視で、例えば一辺が約５ｍｍ以上約２０ｍｍ以下の長方形状を有する。図２では、半導体素子３がＩＧＢＴである例について説明するが、本発明はこれに限定されることはない。
母材４は、シリコン（Ｓｉ）であってもよい。また、母材４は、シリコンと比べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体材料、例えば炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドであってもよい。母材４としてワイドバンドギャップ半導体材料を用いた場合、シリコンを用いた場合と比べて電力損失が低くなるため、パワーモジュール１０の高効率化が可能となると共に、耐電圧性が高く、許容電流密度も高くなるため、パワーモジュール１０の小型化が可能となる。さらに、パワーモジュール１０には、放熱フィン、放熱フィンの冷却用冷媒が流通する冷媒ジャケットなどが一般的に取り付けられるところ、ワイドバンドギャップ半導体素子は耐熱性が高く高温動作が可能であるので、放熱フィンを小型化でき、あるいは冷媒ジャケットが不要となり、これによりパワーモジュール１０の一層の小型化が実現する。
表面メタライズ層５、裏面メタライズ層６の材料は、例えばＡｌ、Ｃｕなど通常の電極材料であってもよいし、母材４との接合性を考慮してＳｉなどを添加した合金材料であってもよい。
本実施形態１では、表面メタライズ層５は、レジスト７により分離され、ゲートパッド８とエミッタパッド９がパターンとして画定されている。エミッタパッド９は、例えばＳｎ−Ａｇ−Ｃｕ−Ｓｂ系のはんだ材、導電性接着剤、焼結性金属接合材などを用いて、配線部材（具体的には図８に示す配線金属板１２）を介して外部端子に電気的に接続される。裏面メタライズ層６は全面がコレクタパッドとして機能し、焼結性金属接合材２を用いて図示しない基板電極に電気的に接続されている。
表面メタライズ層５と裏面メタライズ層６の剥離を抑制してパワーモジュール１０の信頼性を向上させるために、表面メタライズ層５の厚さｗｆと裏面メタライズ層６の厚さｗｒをできるだけ近い値にすることが好ましい。
後述するように、パワーモジュール１０の製造方法には、焼結性金属接合材２の上に半導体素子３をマウントして仮固定する工程が含まれる。半導体素子３の反り量を小さくして半導体素子３と接合材２との接触面積を大きくし、これにより、仮固定後、接合までの間に生じうる半導体素子３の基板１の上での変位を抑制するために、表面メタライズ層５の厚さｗｆに対する裏面メタライズ層６の厚さｗｒの比（ｗｒ／ｗｆ）は、０．５以上２以下とされることが好ましい。
また、表面メタライズ層５と裏面メタライズ層６の剥離を好適に抑制するために、表面メタライズ層５の厚さｗｆに対する裏面メタライズ層６の厚さｗｒの比（ｗｒ／ｗｆ）は、０．５５以上１．８以下とされることが好ましい。
図３は、本実施形態１によるパワーモジュール１０の例示的な製造方法を示すフロー図である。パワーモジュール１０の製造方法は、半導体素子３の母材４の表面、裏面にそれぞれ表面メタライズ層５、裏面メタライズ層６を設ける工程（Ｐ１）と、基板１の表面にペースト状の焼結性金属接合材２を設ける工程（Ｐ２）と、焼結性金属接合材２を乾燥させる工程（Ｐ３）と、焼結性金属接合材２の上に半導体素子３をマウントして仮固定する工程（Ｐ４）と、焼結性金属接合材２を用いて基板１と半導体素子３とを接合する工程（Ｐ５）とを含む。
前記製造方法には、図示していないが、はんだ材または焼結性金属接合材を用いて配線金属板１２（図８を参照）を半導体素子３の上に接合する工程（Ｐ６）と、既知の接着剤を用いて、基板全体を囲む枠を基板１に接着する工程（Ｐ７）と、その枠の中にゲル樹脂を充填して、硬化させる工程（Ｐ８）とを含む。
工程Ｐ１では、蒸着、スパッタリング、めっき（電解めっき、無電解めっき）などの方法により、表面メタライズ層５と裏面メタライズ層６を設けることができる。一般的に、スパッタリングで得られた膜は、蒸着などの方法で得られた膜よりも付着性が高いという特徴がある。一般的に、無電解めっきは、スパッタリングと比べて成膜速度が速いという特徴がある。
表面メタライズ層５と裏面メタライズ層６が組成において同じ層構成を有する場合、両層５，６は１つの処理工程により設けることができる。これにより、処理工程を減らしてパワーモジュール１０の製造コストを低下させることができる。図２に示した例では、表面メタライズ層５をパターニングしてゲートパッド８とエミッタパッド９を画定する。
工程Ｐ２では、ディスペンサを用いて焼結性金属接合材２を塗布することにより設けてもよいし、あるいは既知の印刷方法により設けてもよい。設ける焼結性金属接合材２の例示的な厚さは、３０μｍ以上２００ｕｍ以下である。
ここで、一般的に、焼結性金属接合材では、有機成分の分解と金属微粒子の焼結が生じることにより、接合後の接合部の体積は、接合前のペースト時の体積に対して半分から四分の一程度に減少する。従って、接合部におけるボイドの発生を抑制するためには、接合時に加圧しながら加熱することが好ましい。接合部におけるボイドの発生を抑制する観点で、工程Ｐ３と工程Ｐ４の好ましい条件について説明する。
工程Ｐ３では、基板１の上に焼結性金属接合材２を設ける工程（Ｐ１）の後、焼結性金属接合材２の上に半導体素子３をマウントして仮固定する工程（Ｐ４）の前に、焼結性金属接合材２を乾燥させ、接合材２内の有機分散剤を除去する。有機分散剤を残したまま半導体素子３をマウントすると、接合時に有機分散剤が揮発して接合層における空隙の発生するおそれがあるところ、工程Ｐ３を実施することにより、このような空隙の発生を抑制できる。例えば金属微粒子としてＡｕ、ＡｇおよびＣｕを用いた場合、工程Ｐ３では、８０℃以上２００℃以下の温度環境下で１分以上６分以下の時間、乾燥を行うことが好ましい。
工程Ｐ３で有機分散剤が除去された焼結性金属接合材２は、はんだペーストに比べて粘度が低い（または粘度はほぼ零である）。したがって、工程Ｐ４では、工程Ｐ５での接合よりも小さい圧力と加熱を用いて仮固定を行う。この仮固定のメカニズムは、加圧条件と加熱条件により異なり、例えば（ｉ）加熱により揮発した残存溶剤、保護膜による接着、（ｉｉ）一部焼結を進めることによる接合などが挙げられる。
（ｉ）の場合、半導体素子３と焼結性金属接合材２との接触面積が接着力に大きく寄与するため、半導体素子３の反りはできるだけ少ないことが好ましい。また、（ｉ）であっても（ｉｉ）であっても、加熱によりマウント時には半導体素子３の温度が上昇し、マウント後に半導体素子３の温度が低下する。したがって、温度による反り変化が生じた場合、半導体素子３が剥れる方向に応力が生じ、仮固定が剥れる、または、仮固定の強度が低下する原因となる。つまり、仮固定の強度を確保するためには、半導体素子３の常温時および高温時の反り量を小さくすることが好ましい。工程Ｐ４では、２５℃以上２００℃以下の温度環境下で、１分以下の時間、０．０１ＭＰａ以上５ＭＰａ以下の圧力を加えて半導体素子３を仮固定することが好ましい。
工程Ｐ５では、２５０℃以上３５０℃以下の温度環境下で、１分以上６０分以下の時間、０．１ＭＰａ以上５０ＭＰａ以下の圧力を加えて焼結性金属接合材２を焼結させ、これにより半導体素子３を基板１に接合することが好ましい。なお、これらの条件は例示的なものである。
工程Ｐ６では、半導体素子３の表面に配線金属板１２（図８を参照）を接合する。半導体素子３の裏面での焼結性金属接合材２の接合は既に工程Ｐ５で完了しており、はんだ接合を実施する際に表面側の接合部が例えば３００℃程度に温度上昇したとしても、裏面側で焼結性金属接合材２が再溶融することはない。また、工程Ｐ６において、半導体素子３の接合に用いる材料は、はんだ材に限定されることなく、導電性接着剤、焼結性金属接合材などであってもよい。
工程Ｐ８では、ゲル樹脂による封止を実施したが、シリコーンポッティング、モールド成形による封止など、別の方法で半導体素子３の周囲を樹脂封止してもよいし、製品の仕様によっては樹脂封止をしなくてもよい。
［実施例］
次に、実施例（サンプルＳ１〜Ｓ４）を用いて本発明の実施形態１を具体的に説明するが、これらは本発明を限定するものではない。まず、実施例で用いた基板１、焼結性金属接合材２および半導体素子３について説明する。
（基板１）
絶縁性セラミックの一例であるＳｉ３Ｎ４の両面に、金属の一例であるＣｕを用いた導電層を、ろう材により貼り合わせて基板１を準備した。Ｓｉ３Ｎ４の線膨張係数は約３ｐｐｍ／℃であり、Ｃｕの線膨張係数は約１７ｐｐｍ／℃である。従って、Ｃｕ板の厚さが大きいほど基板１全体としての線膨張係数が大きくなる。半導体素子３と焼結性金属接合材２に加わる応力および生じる歪を小さくするために、Ｃｕ板は薄いことが好ましい。具体的には、Ｃｕ板の厚さは、好ましくは１．０ｍｍ以下であり、より好ましくは０．５ｍｍ以下である。本実施例ではこの条件を満たすように、Ｓｉ３Ｎ４板の厚さは０．３ｍｍ、Ｃｕ板の厚さは０．８ｍｍとした。なお、前記基板は、厚さ０．８ｍｍのＣｕ層と、厚さ０．３ｍｍのＳｉ３Ｎ４層と、厚さ０．８ｍｍのＣｕ層がこの順番で積層された３層構造を有している。基板の等価線膨脹係数は１２（ｐｐｍ／Ｋ）であり、等価弾性率は１５０ＧＰａである。
（焼結性金属接合材２）
焼結性金属接合材２として焼結性銀（Ａｇ）ペーストを用いた。焼結性銀（Ａｇ）ペーストは、前記乾燥条件、前記マウント条件および前記接合条件の範囲内で接合した。
（半導体素子３）
半導体素子３の材料にはシリコン（Ｓｉ）を用いた。半導体素子３の寸法は１５ｍｍ×１５ｍｍ、厚さは０．１５ｍｍとした。表面メタライズ層５と裏面メタライズ層６の層構成は共に、母材側からＡｌＳｉ層／Ｔｉ層／Ｎｉ層／Ａｕ層とした。表面メタライズ層５と裏面メタライズ層６は同じ層構成を有するので、両層５，６を１つの処理工程で同時に設けた。サンプルＳ１〜Ｓ４では表面メタライズ層５の厚さｗｆに対する裏面メタライズ層６の厚さｗｒの比（ｗｒ／ｗｆ）を下記の通り変化させた。ただし、表面メタライズ層５と裏面メタライズ層６はＮｉ層の厚さのみが異なり、ＡｌＳｉ層、Ｔｉ層およびＡｕ層の厚さ同じであってかつＮｉ層の厚さと比べて充分に小さい。
サンプルＳ１：ｗｒ／ｗｆ＝１．０μｍ／１．７μｍ＝０．１７
サンプルＳ２：ｗｒ／ｗｆ＝１．８μｍ／９．０μｍ＝０．２０
サンプルＳ３：ｗｒ／ｗｆ＝４．４μｍ／８．０μｍ＝０．５５
サンプルＳ４：ｗｒ／ｗｆ＝４．６μｍ／７．０μｍ≒０．６５
パワーモジュール１０のサンプルＳ１〜Ｓ４に対して、ヒートサイクル試験を実施した。ヒートサイクル試験は冷熱衝撃試験機（ＥＳＰＥＣ製ＴＳＤ−１００）にパワーモジュール１０を投入し、高温槽内の温度を−４０℃と１５０℃との間を繰り返し往復させて実施した。ヒートサイクル（Ｈ／Ｃ）試験を、実用的な耐久性と考えられる２０００サイクル（１５分間）実施した後に、裏面メタライズ層６について剥離の有無を判断した。剥離の有無は、超音波映像装置（日立エンジニアリング・アンド・サービス製ＦｉｎｅＳＡＴ）で観察することにより判断した。
ヒートサイクル試験の試験結果を下記の表に示す。
Figure 0006494802
表面メタライズ層５の厚さｗｒに対する裏面メタライズ層６の厚さｗｒの比（ｗｒ／ｗｆ）が０．１７（サンプルＳ１）、０．２０（サンプルＳ２）では裏面メタライズ層６に剥離が生じた。一方、比（ｗｒ／ｗｆ）が０．５５（サンプルＳ３）、０．６５（サンプルＳ４）では裏面メタライズ層６に剥離が生じなかった。従って、比（ｗｒ／ｗｆ）が０．５５以上であれば、裏面メタライズ層６について充分な剥離耐性が得られると言える。
図４は、パワーモジュール１０のサンプルＳ１について、裏面メタライズ層６の剥離の有無を観察した結果を示す模式図である。ヒートサイクル試験後、クラック１１が裏面メタライズ層６内に進展しているのがわかる。クラック１１は以下のように進展したと考えられる。まず、裏面メタライズ層６が表面メタライズ層５に比べて非常に薄いことから、ヒートサイクル試験の進行に伴って裏面メタライズ層６の端部に熱応力が集中し、端部の焼結性金属接合材２にもクラックが進展し、続いて裏面メタライズ層６（ＡｌＳｉ層）が収縮し、その後にＡｌＳｉ層にクラックが進展した。クラック１１は裏面メタライズ層６内を界面剥離として進展するため、剥離進展挙動の予測が困難であり、従って寿命設計が困難になるという問題がある。
図５は、パワーモジュール１０のサンプルＳ４について、裏面メタライズ層６の剥離の有無を観察した結果を示す模式図である。
ヒートサイクル試験後、焼結性金属接合材２、裏面メタライズ層６にクラックは発生していない。
なお、上記実施例では、裏面メタライズ層６の厚さｗｒが表面メタライズ層５の厚さｗｆに比べて小さい場合についてヒートサイクル試験を行ったが、逆に裏面メタライズ層６の厚さｗｒが表面メタライズ層５の厚さｗｆに比べて大きい場合には、配線金属板１２（図８を参照）と接合されている表面メタライズ層５の端部に、ヒートサイクル試験の進行に伴って熱応力が集中する。そして、端部の焼結性金属接合材２にクラックが進展し、続いて表面メタライズ層５（ＡｌＳｉ層）が収縮し、その後にＡｌＳｉ層にクラックが進展することが予想できる。従って、裏面メタライズ層６側と同様に、表面メタライズ層５および基板と同等の線膨脹係数と縦弾性係数を示す配線金属板１２を焼結性金属接合材２で接合した場合、表面メタライズ層５について充分な剥離耐性を得るための、厚さｗｆに対する厚さｗｒの比（ｗｒ／ｗｆ）の上限値は、０．５５の逆数である１．８である。表面メタライズ層５と配線金属板１２をはんだ接合した場合において、配線金属板１２の構造、接合面積が小さいことに起因して表面メタライズ層５側に加わる歪量が小さくなるとき、厚さｗｆに対する厚さｗｒの比（ｗｒ／ｗｆ）の上限値は、１．８×（歪量減少率の逆数）となる。
以上のように、表面メタライズ層５の厚さｗｆに対する裏面メタライズ層６の厚さｗｒの比（ｗｒ／ｗｆ）を０．５５以上１．８以下とすることにより、パワーモジュール１０を動作させることにより半導体素子３の接合部へ繰り返し加わる熱応力を低減させ、表面メタライズ層５と裏面メタライズ層６の剥離を充分に抑制し、パワーモジュール１０の信頼性を向上させることができる。
また、上記実施例では、表面メタライズ層５と裏面メタライズ層６がそれぞれ複数層構成を有する例についてヒートサイクル試験を行ったが、本実施形態１による、表面メタライズ層５と裏面メタライズ層６がそれぞれ単層構造を有する例についてヒートサイクル試験を行った場合にも、同様の結果が得られる。
ただし、表面メタライズ層５と裏面メタライズ層６がそれぞれ単層構造を有する場合において、表面メタライズ層５と裏面メタライズ層６との間で線膨張係数、縦弾性係数の値が異なる場合は、これらを考慮して、表面メタライズ層５と裏面メタライズ層６について充分な剥離耐性を得るための厚さｗｆに対する厚さｗｒの比（ｗｒ／ｗｆ）の範囲を求めることが好ましい。これにより、比（ｗｒ／ｗｆ）の範囲について、確度を高めることができる。
具体的には、表面メタライズ層５と裏面メタライズ層６がそれぞれ単層構造を有する場合、表面メタライズ層５の線膨張係数をαｆ、縦弾性係数をＥｆとし、裏面メタライズ層６の線膨張係数をαｒ、縦弾性係数をＥｒとすると、表面メタライズ層５と裏面メタライズ層６について充分な剥離耐性を得るための厚さｗｆに対する厚さｗｒの比（ｗｒ／ｗｆ）の下限値は下記の式（１）で計算できる。
０．５５×（αｆ×Ｅｆ／αｒ×Ｅｒ）・・・（１）
上限値は下記の式（２）で計算できる。
１．８／（αｆ×Ｅｆ／αｒ×Ｅｒ）・・・（２）
例えば、表面メタライズ層５と裏面メタライズ層６の厚さが同じで、αｆが１２（ｐｐｍ／Ｋ）、Ｅｆが１２５（ＧＰａ）、αｒが１０（ｐｐｍ／Ｋ）、Ｅｒが１００（ＧＰａ）である場合、比（ｗｒ／ｗｆ）は、０．８３｛＝０．５５×（１２×１２５／１０×１００）｝以上１．２｛＝１．８／（１２×１２５／１０×１００）｝以下とすることが好ましい。
また、表面メタライズ層５と裏面メタライズ層６がそれぞれ複数層構造を有する場合、上記式において、線膨張係数をαｆ，αｒをそれぞれ等価線膨張係数に置き換え、縦弾性係数をＥｆ，Ｅｒをそれぞれ等価縦弾性係数に置き換えることにより、好ましい比（ｗｒ／ｗｆ）の範囲を求めることができる。
表面メタライズ層５または裏面メタライズ層６が複数層構造（Ｌ１，Ｌ２，Ｌ３…）を有し、各層の線膨張係数がα１，α２，α３…であり、各層の縦弾性係数がＥ１，Ｅ２，Ｅ３…であり、各層の厚さがｔ１，ｔ２，ｔ３…である場合、等価線膨張係数αｓは下記の式（３）で計算できる。
αｓ＝｛（α１×Ｅ１×ｔ１）＋（α２×Ｅ２×ｔ２）＋（α３×Ｅ３×ｔ３）…｝／｛（Ｅ１×ｔ１）＋（Ｅ２×ｔ２）＋（Ｅ３×ｔ３）＋…｝・・・（３）
等価縦弾性係数Ｅｓは下記の式（４）で計算できる。
Ｅｓ＝｛（Ｅ１×ｔ１）＋（Ｅ２×ｔ２）＋（Ｅ３×ｔ３）＋…）／（ｔ１＋ｔ２＋ｔ３）＋…｝・・・（４）
なお、表面メタライズ層５と裏面メタライズ層６がそれぞれ２層構造または４層以上の層構造を有する場合にも、式（１）〜（４）を用いて比（ｗｒ／ｗｆ）の好ましい範囲を求めることができる。また、式（１）〜（４）とは異なる数値解析を用いてもよい。さらに、（ｉ）基板１の線膨脹係数、縦弾性係数が上記実施例で示した線膨脹係数、縦弾性係数と異なる部材になった場合、（ｉｉ）基板１の層構成が複数になった場合、（ｉｉｉ）厚さが変更になった場合においてもメタライズ層５，６と同様に、式（３）、式（４）を用いて等価線膨脹係数と等価縦弾性係数を算出できる。これらの値を基に数値解析で得られた基板変更後の歪量ε１と本実施例で示した基板１での歪量ε２とを同じ値とすることで、厚さｗｆに対する厚さｗｒの比（ｗｒ／ｗｆ）の好ましい範囲を求めることができる。
実施の形態２．
図６は、本発明の実施形態２によるパワーモジュール２０を示す、図１Ｂに対応する断面図である。図７は、図６の部分拡大図である。実施形態１では、半導体素子３の表面メタライズ層５と裏面メタライズ層６とがそれぞれ単層構造を有する例について説明した。本実施形態２では、表面メタライズ層２５と裏面メタライズ層２６とがそれぞれ複数層構造を有する例について説明すると共に、それぞれ好ましい層構成について検討する。なお、半導体素子の表面メタライズ層と裏面メタライズ層の層構成を除けば、本実施形態２のパワーモジュール２０は実施形態１のパワーモジュール１０と同一または対応する構成要素を有する。これらの構成要素について、説明、図面では同じ符号を付して詳しい説明を省略する。図７では、半導体素子２３がＩＧＢＴである例について説明するが、本発明はこれに限定されることはない。
パワーモジュール２０は、基板１と、基板１の上に焼結性金属接合材２を用いて接合された半導体素子２３とを備える。半導体素子２３は、母材２４と、母材２４の表面に設けられた表面メタライズ層２５と、母材２４の裏面に設けられた裏面メタライズ層２６とを有する。母材２４の材料には、実施形態１で説明した母材４の材料を用いることができるが、以下の説明ではシリコン系材料（シリコン、炭化ケイ素など）を用いる。
表面メタライズ層２５は、レジスト２７により分離され、ゲートパッド２８とエミッタパッド２９が画定されている。エミッタパッド２９は例えばはんだ材を用いて、図示しない外部端子に電気的に接続され、裏面メタライズ層２６はコレクタパッドとして機能し、焼結性金属接合材２を用いて図示しない基板電極に電気的に接続されている。ゲートパッド２８ははんだ接合されない。
表面メタライズ層２５は３層構造（２５ａ，２５ｂ，２５ｃ）を有し、裏面メタライズ層２６もまた３層構造（２６ａ，２６ｂ，２６ｃ）を有する。
半導体素子３のメタライズ層２５，２６では、どのような接合手段を用いて回路を構成するかにより、好ましい層構成が異なる。本実施形態２では、半導体素子２３の表面ではんだ接合が行われ、裏面で焼結性金属接合が行われる例について説明する。
表面メタライズ層２５の３層構造は、母材２４側からＡｌＳｉ層２５ａ／Ｎｉ層２５ｂ／Ａｕ層２５ｃである。ＡｌＳｉ層２５ａは、アルミニウムにシリコンが添加されたＡｌＳｉ合金からなり、シリコン系材料の母材２４と表面メタライズ層２５との密着性を向上させる機能を有する。ＡｌＳｉの代わりに、他の金属材料にＳｉが添加された合金を用いた場合にも同様の機能が発揮される。Ｎｉ層２５ｂは、はんだ材との接合性を高める機能を有すると共に、金属間化合物のバリア層として機能する。Ａｕ層２５ｃは、最表面の酸化を防止すると共にはんだ材の濡れ性を向上させる機能を有する。
表面メタライズ層２５と配線金属板１２（図８を参照）とをはんだ接合する際、および表面メタライズ層２５がその後に高温に曝露された際には、はんだ材に含まれる錫（Ｓｎ）にＮｉ層２５ｂなどが拡散し易いところ、この拡散によりＮｉ層２５ｂが完全に消失するのを防ぐため、Ｎｉ層２５ｂの厚さを大きく（例えば約２μｍ以上約１０ｕｍ以下）することが好ましい。
裏面メタライズ層２６の層構造は、母材２４側からＡｌＳｉ層２６ａ／Ｔｉ層２６ｂ／Ａｕ層２６ｃである。ＡｌＳｉ層２６ａは、表面メタライズ層２５のＡｌＳｉ層２５ａで説明した通り、Ｓｉ系材料の母材２４と表面メタライズ層２５との密着性を向上させる機能を有する。Ｔｉ層２６ｂは、ＡｌＳｉ層２６ａとＡｕ層２６ｃとの密着性を向上させる機能を有する。Ａｕ層２６ｃは、焼結性金属接合材２に含まれる金属微粒子と共に拡散し、焼結性金属接合を助勢する機能を有する。
また、裏面メタライズ層２６は、Ｔｉ層２６ｂに加えて、またはＴｉ層２６ｂに代えて、強度、硬度の高いＮｉ層を含んでもよい。このとき、裏面メタライズ層２６を補強するために、Ｎｉ層の厚さは１．５μｍ以上であることが好ましい。また、Ｎｉ層の厚さを、強度の低いＡｌＳｉ層２６ａの厚さの１．１５倍以上とすることにより、裏面メタライズ層２６を補強する効果を高めることができる。
本実施形態２では、実施形態１と同様に、裏面メタライズ層２６の剥離を抑制してパワーモジュール２０の信頼性を向上させるため、表面メタライズ層２５の厚さｗｆと裏面メタライズ層２６の厚さｗｒをできるだけ近い値にすることが好ましい。表面メタライズ層５と裏面メタライズ層６の剥離を好適に抑制するために、表面メタライズ層２５の厚さｗｆに対する裏面メタライズ層２６の厚さｗｒの比（ｗｒ／ｗｆ）は、０．５５以上１．８以下とされる。
裏面メタライズ層２６のＡｕ層２６ｃは、接合工程、その後の工程で消失することはないため、コスト削減のために、表面メタライズ層２５のＮｉ層２５ｂで例示した厚さに比べて充分に薄くすることが好ましい。
ここで、表面メタライズ層２５と裏面メタライズ層２６では、通常ＡｌＳｉ層２５ａ，２６ａが同時に設けられ、同じ厚さとすることができる。また、前述の通り裏面メタライズ層２６のＡｕ層２６ｃはコスト削減のために薄くすることが好ましい。さらに、前述の通りＮｉ層２５ｂは、拡散による消失を防止するために、厚くされることが好ましい。このように、表面メタライズ層２５と裏面メタライズ層２６を上記層構造とした場合には、表面メタライズ層２５の厚さｗｆは裏面メタライズ層２６の厚さｗｒに比べて大きくなる傾向がある。そこで、裏面メタライズ層２６においてＴｉ層２６ｂとＡｕ層２６ｃとの間に、表面メタライズ層２５のＮｉ層２５ｂと同程度の厚さのＮｉ層が設けられてもよい。
また、表面メタライズ層２５と裏面メタライズ層２６の厚さを同等にする方法としては、半導体素子２３の表面と裏面を同時にめっきする方法、例えば電解ニッケルめっき法が簡便かつ有効である。このとき、裏面メタライズ層２６の層構造は、表面メタライズ層２５と同様に、ＡｌＳｉ層／Ｎｉ層／Ａｕ層とすることができる。
この実施例として、パワーモジュール２０のサンプルＳ５を製造し、実施形態１で説明したヒートサイクル試験を実施した。サンプルＳ５では、半導体素子２３の表面メタライズ層２５と裏面メタライズ層２６の層構造を共にＡｌＳｉ層／Ｎｉ層／Ａｕ層とし、ＡｌＳｉ層の厚さを１．３ｕｍ、Ｎｉ層の厚さを１．５ｕｍ、Ａｕ層の厚さを０．０５ｕｍした。つまり、表面メタライズ層５の厚さｗｆに対する裏面メタライズ層６の厚さｗｒの比（ｗｒ／ｗｆ）を１．０とした。焼結性金属接合材として焼結性銀銀（Ａｇ）ペーストを用いた。ヒートサイクル試験後、裏面メタライズ層２６には剥離が生じなかった。
本実施形態２では、表面メタライズ層２５と裏面メタライズ層２６をそれぞれ複数層構造とすることで、接合方法に応じて好適な層構成を選択することが可能となり、逆に層構成を選択することにより接合方法について選択肢が増え、例えば低コスト、高生産性の接合方法を選択することが可能になる。
なお、前述のように、表面メタライズ層２５をはんだ接合する場合、Ｎｉ層２５ｂなどがＳｎ内に拡散して薄くなる。従って、はんだ接合されるエミッタパッド２９では、接合前の半導体素子２３のメタライズ層２５の厚さを測定できない。そこで、はんだ接合がなされないゲートパッド２８などで、表面メタライズ層２５の厚さを測定することが好ましい。
裏面メタライズ層２６の金属と焼結性金属接合材２の金属の組成（または種類）が異なる場合、裏面メタライズ層２６の厚さの測定は、元素分析を通じて行うことができる。一方、裏面メタライズ層２６の金属と焼結性金属接合材２の金属の組成が同一または類似している場合、接合面でこれらを区別することは困難なことがある。しかし、半導体素子には切断（ダイシング）時に生じるメタライズ層のバリのようなもの（ひげと称されることがある）が接合面に対して外側に存在している。このひげは、焼結性金属接合材とは接触しないため、ひげの位置を検出することにより、裏面メタライズ層２６の厚さを測定できる。
本実施形態２では、表面メタライズ層２５と裏面メタライズ層２６がともに３層構造を有する例について説明した。ただし、表面メタライズ層２５と裏面メタライズ層２６をそれぞれ構成する層の数はこれに限定されることなく、例えばそれぞれ２層または４層以上からなる層構造を有していてもよい。また、表面メタライズ層２５と裏面メタライズ層２６の層構造を構成する層の数は異なっていてもよい。これらの場合でも、表面メタライズ層２５の厚さｗｆに対する裏面メタライズ層２６の厚さｗｒの比（ｗｒ／ｗｆ）を０．５５以上１．８以下とすることで、本実施形態２で説明した作用効果が得られる。
実施の形態３．
図８Ａは、本発明の実施形態３によるパワーモジュール３０を示す平面図であり、図８Ｂは、図８ＡのＢ−Ｂ線断面図である。図９は、図８Ｂの部分拡大図である。なお、半導体素子の表裏面のメタライズ層の層構成を除けば、本実施形態３のパワーモジュール３０は実施形態１のパワーモジュール１０と同一または対応する構成要素を有する。これらの構成要素について、説明、図面では同じ符号を付して詳しい説明を省略する。
パワーモジュール３０は、基板１と、基板１の上に焼結性金属接合材２を用いて接合された半導体素子３３とを備える。半導体素子３３の上には、はんだ材１３を用いて配線金属板１２が接合されている。半導体素子３３は、母材３４と、母材３４の表面（回路構成面、第２面）に設けられた表面メタライズ層３５（第２導電層）と、母材３４の裏面（基板接合面、第１面）に設けられた裏面メタライズ層３６（第１導電層）とを有する。母材３４の材料には、実施形態１で説明した母材４の材料を用いることができる。母材３４の厚さは、好ましくは１５０ｕｍ以下である。
表面メタライズ層３５は、レジスト３７により分離され、ゲートパッド３８とエミッタパッド３９が画定されている。エミッタパッド３９は例えばはんだ材を用いて、図示しない外部端子に電気的に接続され、裏面メタライズ層３６はコレクタパッドとして機能し、焼結性金属接合材２を用いて図示しない基板電極に電気的に接続されている。ゲートパッド３８ははんだ接合されない。
表面メタライズ層３５と裏面メタライズ層３６は、ともにＮｉを主成分とする。半導体素子３３の反り量を小さくして半導体素子３３と焼結性金属接合材３２との接触面積を大きくし、これにより、仮固定後、接合までの間に生じうる半導体素子３３の基板１の上での変位を抑制するために、表面メタライズ層３５のＮｉ層の厚さに対する裏面メタライズ層３６のＮｉ層の厚さの比は、０．５以上２以下とされることが好ましい。表面メタライズ層３５のＮｉ層の厚さは、後述するように１．５ｕｍ以上であることが好ましい。
配線金属板１２の材料は、Ｃｕ、Ａｌ、Ｎｉ、Ｆｅ、および、これらの金属の合金またはこれらの金属を貼り合わせたもの（つまり、クラッド材）から成る群から選択されてもよい。配線金属板１２には、必要に応じてＣｕメタライズ、Ｎｉメタライズが施されていてもよい。
パワーモジュール３０は、実施形態１で説明した例示的な製造方法により製造できる。配線金属板１２は、半導体素子３３の裏面メタライズ層３６と基板１とを焼結性金属接合材２により焼結結合した後、表面メタライズ層５にはんだ接合してもよい。このように、基板１と半導体素子３３との接合に焼結性金属接合材を用い、半導体素子３と配線金属板１２との接合にはんだ材を用いたことにより得られる効果を説明する。
焼結性金属接合材２で接合された接合層は、上述の通り、融点が本来の金属材料の融点まで上昇し、半導体素子３と配線金属板１２とのはんだ接合の際に再溶融することはない。これにより、半導体素子３が移動することを考慮する必要が無くなり、冶具の煩雑化を防ぐことができる。また、基板１と半導体素子３３とをはんだ接合した場合には、基板１と半導体素子３３との接合層は長時間、高温に曝されることになり、接合層の劣化につながるおそれがあるところ、本実施形態３ではこのような問題が生じない。
次に、本実施形態３により得られる効果についてさらに具体的に説明する。特許文献４（特開２０００−１８８４０６号公報）には、半導体素子の両面にＮｉ層をメタライズ層として設ける例が開示されている。半導体素子の母材（材料はＳｉＣである）の厚さは３００ｕｍであり、Ｎｉ層の厚さは０．２ｕｍである。このようにＮｉ層が薄い場合、仮に表裏のメタライズ層におけるＮｉ層の厚さに差があったとしても、この厚さの差が半導体素子の反りに及ぼす影響は小さい。しかし、はんだ接合を用いる場合、このような薄いＮｉ層では不具合が生じるため、以下に述べるとおり、Ｎｉ層の厚さを１．５ｕｍ以上にすることが好ましい。
半導体素子のメタライズ層は、はんだ接合時に高温に曝されると、はんだ材に拡散し、金属間化合物を形成しやすくなる。金属間化合物は脆く、成長すると化合物層で破壊されやすい。したがって、一般的に、金属間化合物の成長は好ましくないとされている。著しい金属間化合物の形成と成長は、カーケンダルボイド(Kirkendall Void)の発生、電極金属の浸出（食われ）、特定成分の濃縮、メタライズ層の消失による剥離などをも引き起こし、接合部劣化の原因となる。メタライズ層を構成する材料として、反応性が小さく化合物層の成長を抑制できるＮｉが選択されることが多い。しかし、Ｎｉ層であってもはんだ接合時に接合体が高温になること、パワーモジュールが動作する際に半導体素子からの発熱により接合体が高温になることにより、やはり金属間化合物が成長する。
この問題に対しては、Ｎｉ層を厚くすることが有効である。はんだ接合の際、金属間化合物の成長を抑制するために、Ｎｉ層は１．５ｕｍ以上の厚さを有することが好ましいことがわかっている。一方、焼結性金属接合では、はんだ接合に比べて金属拡散の範囲は狭く、メタライズ層を厚くする必要はない。逆に、メタライズ層を厚くした場合、処理時間と必要な材料が増加してコスト増となる不利益がある。そこで、一般的に、メタライズ層の厚さは０．５ｕｍ程度とされていた。
このように、半導体素子の表面と裏面とで接合方法が異なる場合、半導体素子の反りを考慮せずにメタライズ層の厚さを決定すると、半導体素子の表裏のメタライズ層で厚さに差が生じて反りが発生する。これに対しては、表裏のメタライズ層の厚さの差が小さくなるようにメタライズ層の厚さを調節することにより、反りを低減できる。
反りに対しては、半導体素子の母材の厚さも重要なファクターである。従来は母材が厚い（例えば約３００ｕｍ）の半導体素子を用いられることが多かったが、電圧が低い製品では、電力損失を低減するために、母材がより薄い半導体素子を用いることがある。母材が薄い半導体素子では、反りが大きくなる傾向がある。母材が薄い（例えば１５０ｕｍ以下）の半導体素子では、反りが大きくなりやすいことがわかっている。
［実施例］
次に、実施例を用いて本発明の実施形態３を具体的に説明するが、これは本発明を限定するものではない。図１０のグラフは、横軸が、表面メタライズ層３５の厚さに対する裏面メタライズ層３６の厚さの比を表し、縦軸が、半導体素子３３の反り量を示す。
図１０のグラフは、平面サイズ８ｍｍ角以上１３ｍｍ角以下、半導体素子３３の母材３４の厚さが８０ｕｍ以上１５０ｕｍ以下、Ｎｉを主体としたメタライズ層３５，３６の厚さが０．７ｕｍ以上３ｕｍ以下の半導体素子３３を用いた評価により得られたものである。なお、これらの値を、示した範囲内で変更したときにも、図１０と同等のグラフが得られることがわかっている。半導体素子３３のメタライズ層３５，３６は、Ｎｉ層の他にＡｕ層、Ｔｉ層およびＡｌＳｉ層を有している。
図１０を参照すると、表面メタライズ層３５のＮｉ層の厚さに対する裏面メタライズ層３６のＮｉ層の厚さの比が２．０以下のときは、半導体素子３３の反り量は小さく、反り量の変化（つまり、グラフの勾配）も小さい。実際、この範囲では、仮固定工程の後に半導体素子３３が基板１から剥がれることはなかった（グラフ中に円で白い丸で示している）。これは、半導体素子３３の母材３４であるシリコンなどの材料の弾性の影響が大きく、表裏面のメタライズ層３５，３６の厚さの違いによる反り量への影響が小さいためであると考えられる。
また、表裏面のメタライズ層３５，３６に含まれるＮｉ層の厚さの比が２．０を超えると、反り量は大きくなり、仮固定工程の後の半導体素子３３の剥れが生じた（グラフ中にバツ（クロス）で示している）。これはメタライズ層３５，３６のＮｉ層の厚さの差が大きくなり、その影響が顕著に現れたからであると考えられる。
以上の結果より、表裏面のメタライズ層３５，３６に含まれるＮｉ層の厚さの比による半導体素子３３の反り量には変曲点が存在し、前記厚さの比が２．０以内であれば、半導体素子３３の反り量を小さく抑えることができ、これにより仮固定後の半導体素子３３の剥れを防止できることがわかった。なお、表裏面のメタライズ層３５，３６においてＮｉ層の影響が大きいのは、メタライズ層３５，３６を構成する金属においてＮｉが他の金属よりもヤング率が大きいためと考えられる。
実施の形態４．
図１１は、本発明の実施形態４によるパワーモジュールに搭載される半導体素子４３を示す、図９に対応する断面図である。実施形態３では、半導体素子３３の表面メタライズ層３５と裏面メタライズ層３６がそれぞれ単層構造を有する例について説明した。本実施形態４では、表面メタライズ層４５と裏面メタライズ層４６（それぞれメタライズ層３５，３６に対応する）とがそれぞれ複数層構造を有する例について説明すると共に、それぞれ好ましい層構成について検討する。なお、半導体素子の表面メタライズ層と裏面メタライズ層の層構成を除けば、本実施形態４のパワーモジュールは実施形態３のパワーモジュール３０と同一または対応する構成要素を有する。これらの構成要素について、説明、図面では同じ符号を付して詳しい説明を省略する。
図示していないが、半導体素子４３の上には、はんだ材を用いて配線金属板１２（図８Ａ，８Ｂを参照）が接合されていてよい。半導体素子４３は、母材４４と、母材４４の表面に設けられた表面メタライズ層４５と、母材４４の裏面に設けられた裏面メタライズ層４６とを有する。母材４４の材料には、実施形態１で説明した母材４の材料を用いることができる。母材４４の厚さは、好ましくは１５０ｕｍ以下である。
表面メタライズ層４５は、レジスト４７により分離され、ゲートパッド４８とエミッタパッド４９が画定されている。エミッタパッド４９は例えばはんだ材を用いて、図示しない外部端子に電気的に接続され、裏面メタライズ層４６はコレクタパッドとして機能し、焼結性金属接合材２を用いて図示しない基板電極に電気的に接続されている。ゲートパッド４８ははんだ接合されない。
表面メタライズ層４５は３層構造（４５ａ，４５ｂ，４５ｃ）を有し、裏面メタライズ層４６もまた３層構造（４６ａ，４６ｂ，４６ｃ）を有する。ただし、表面メタライズ層４５、裏面メタライズ層４６をそれぞれ構成する層の数はこれに限定されることなく、例えばそれぞれ２層または４層以上からなる層構造を有していてもよい。また、表面メタライズ層４５と裏面メタライズ層４６の層構造を構成する層の数は異なっていてもよい。
表面メタライズ層４５を構成する層４５ａ，４５ｂ，４５ｃのいずれか１層と、裏面メタライズ層４６を構成する層４６ａ，４６ｂ，４６ｃのいずれか１層とが、Ｎｉを主成分とする。表面メタライズ層４５のＮｉ層の厚さに対する裏面メタライズ層４６のＮｉ層の厚さの比は、０．５以上２以下であることが好ましい。表面メタライズ層４５のＮｉ層の厚さは１．５ｕｍ以上であることが好ましい。
半導体素子４３のメタライズ層４５，４６では、どのような接合手段を用いて回路を構成するかにより、好ましい層構成が異なる。本実施形態４では、半導体素子４３の表面ではんだ接合が行われ、裏面で焼結性金属接合が行われる例について説明する。
表面メタライズ層４５の３層構造は、母材４４側からＡｌＳｉ層４５ａ／Ｔｉ層４５ｂ／Ｎｉ層４５ｃである。ＡｌＳｉ層４５ａは、アルミニウムにシリコンが添加されたＡｌＳｉ合金からなり、シリコン系材料の母材４４と表面メタライズ層４５との密着性を向上させる機能を有する。ＡｌＳｉの代わりに、他の金属材料にＳｉが添加された合金を用いた場合にも同様の機能が発揮される。Ｔｉ層４５ｂは、密着性が悪いＡｌＳｉ層４５ａとＮｉ層４５ｃとの密着性を向上させる機能を有する。Ｎｉ層４５ｃは、はんだ材に含まれるＳｎと共に拡散し、はんだ接合を助勢する機能を有する。
裏面メタライズ層４６の層構造は、母材４４側からＡｌＳｉ層４６ａ／Ｔｉ層４６ｂ／Ｎｉ層４６ｃである。ＡｌＳｉ層４６ａは、表面メタライズ層４５のＡｌＳｉ層４５ａで説明した通り、Ｓｉ系材料の母材４４と表面メタライズ層４５との密着性を向上させる機能を有する。Ｔｉ層４６ｂは、密着性が悪いＡｌＳｉ層４６ａとＮｉ層４６ｃとの密着性を向上させる機能を有する。Ｎｉ層４６ｃは、焼結性金属接合材２に含まれる金属微粒子と共に拡散し、焼結性金属接合を助勢する機能を有する。
本実施形態４において、表面メタライズ層４５のＮｉ層４５ｃは１．５μｍ以上の厚さを有することが好ましい。裏面メタライズ層４６のＮｉ層４６ｃは０．５μｍ以下の厚さを有していればよいが、裏面メタライズ層４６のＮｉ層４６ｃも表面メタライズ層４５のＮｉ層４５ｃと同程度の厚さとすることにより、半導体素子４３の反り量を低減できることがわかっている。
本実施形態４では、表面メタライズ層４５と裏面メタライズ層４６がともに３層構造を有する例について説明した。ただし、表面メタライズ層４５と裏面メタライズ層４６をそれぞれ構成する層の数はこれに限定されることなく、例えばそれぞれ２層または４層以上からなる層構造を有していてもよい。また、表面メタライズ層４５と裏面メタライズ層４６の層構造を構成する層の数は異なっていてもよい。これらの場合でも、表面メタライズ層４５の厚さｗｆに対する裏面メタライズ層４６の厚さｗｒの比（ｗｒ／ｗｆ）を０．５以上２．０以下とすることで、本実施形態４で説明した作用効果が得られる。
実施の形態５．
図１２Ａ，１２Ｂ、図１３Ａ，１３Ｂを参照して、本発明の実施の形態５を説明する。図１２Ａ，Ｂに示すように、本実施形態５によるパワーモジュール５０は、基板１と、基板１の上に焼結性金属接合材２を用いて接合された半導体素子５３とを備える。半導体素子５３は、母材５４と、母材５４の表面に設けられた表面メタライズ層５５と、母材５４の裏面に設けられた裏面メタライズ層５６とを有する。
半導体素子５３は、図８Ａ，８Ｂを参照して説明した配線金属板１２でなく、例えばアルミ製のボンディングワイヤまたはボンディングリボン（図示せず）を用いて外部端子に電気的に接続されている。これにより、表面メタライズ層５５に加わる歪み（または応力）は、裏面メタライズ層５６に加わる歪み（または応力）と比較して十分に小さい（または無視できる）。
図１２Ａには、裏面メタライズ層５６の厚さが表面メタライズ層５５の厚さよりも大きい例を示している。図１２Ａの例において、基板１の線膨脹係数は半導体素子６３の線膨脹係数よりも大きいとする。本実施形態５において、図示または説明していない構成要素は、実施形態１から４と同様に構成されている。
本実施形態５では、基板１の線膨脹係数と半導体素子５３の線膨脹係数の大小に応じて、表面メタライズ層５の厚さｗｆに対する裏面メタライズ層６の厚さｗｒの比（ｗｒ／ｗｆ）の好ましい範囲を決定する。この好ましい範囲は、表面メタライズ層５５とアルミワイヤボンドとの接続時に、はんだ接合、配線構造、接合面積等の影響により、裏面メタライズ層５６に加わる歪み（または応力）と比較して表面メタライズ層５５に加わる歪み（または応力）が十分小さい場合に成立する。
具体的には、基板１の線膨張係数が半導体素子５３の線膨張係数に等しい、または当該線膨張係数よりも大きい場合、厚さの比（ｗｒ／ｗｆ）は１．０以上１．８以下であることが好ましく、基板１の線膨張係数が半導体素子５３の線膨張係数よりも小さい場合、厚さの比（ｗｒ／ｗｆ）は０．５５以上１．０未満であることが好ましい。
ここで、図１３Ａ，１３Ｂに示す比較対象のパワーモジュール６０について説明する。パワーモジュール６０は、基板１と、基板１の上に焼結性金属接合材２を用いて接合された半導体素子６３とを備える。半導体素子６３は、母材６４と、母材６４の表面に設けられた表面メタライズ層６５と、母材６４の裏面に設けられた裏面メタライズ層６６とを有する。図１３Ａには、裏面メタライズ層６６の厚さが表面メタライズ層６５の厚さよりも小さい例を示している。
図１３Ａに示すように、半導体素子６３の温度を上昇させると、半導体素子６３は表面メタライズ層６５側を凸として変形する（少なくとも、変形する方向に力が作用する）。一方、半導体素子６３を、半導体素子６３よりも線膨脹係数の大きい基板１に接合し、接合体全体の温度を上昇させると、図１３Ｂに示すように、接合体全体は裏面メタライズ層６６側を凸として変形する（少なくとも、変形する方向に力が作用する）。このとき、半導体素子６２単体と接合体全体に作用する力の向きが異なることから、半導体素子５２に加わる歪みが大きくなる可能性がある。
一方、本実施形態５では、裏面メタライズ層５６の厚さが表面メタライズ層５５の厚さよりも大きいので、図１１Ａ，Ｂに示すように、半導体素子５３単体と、接合体全体の温度変化時の変形方向を一致させることができる。これにより、温度変化時に加わる歪みを小さくすることができるため、接合部の高い信頼性を得ることができる。
なお、表面メタライズ層５と配線材料が、裏面メタライズ層６と基板と同様の接合方法で接合されており、同等の歪量となる場合、最も適した表面メタライズ層５の厚さｗｆに対する裏面メタライズ層６の厚さｗｒの比（ｗｒ／ｗｆ）は１となる。
以上、複数の実施形態を挙げて本発明を説明したが、本発明はこれらの実施形態に限定されない。また、これらの実施形態には、種々の変形、改良、削除が加えられてよい。また、各実施形態に記載された特徴は、自由に組み合わせられてよい。
１ 基板、 ２ 焼結性金属接合材、 ３，２３，３３，４３，５３ 半導体素子、 ４，２４，３４，４４，５４ 母材、 ５，２５，３５，４５，５５ 表面メタライズ層、 ６，２６，３６，４６，５６ 裏面メタライズ層、 ７，２７，３７，４７ レジスト、 ８，２８，３７，４８， ゲートパッド、 ９，２９，３９，４９ エミッタパッド、 １０，２０，３０，５０ パワーモジュール、 １１ クラック

Claims (7)

  1. 基板を準備する工程と、
    母材と、前記母材の第１面に設けられた第１導電層と、前記母材の第１面に対向する第２面に設けられた第２導電層とを有する半導体素子を準備する工程と、
    前記基板の上に焼結性金属接合材を設ける工程と、
    前記焼結性金属接合材の上に前記半導体素子を仮固定する仮固定工程と、
    前記焼結性金属接合材を焼結させ、前記焼結性金属接合材の上に前記半導体素子を接合する接合工程とを含み、
    前記第１導電層は、厚さ１．５μｍ以上のＮｉ層を含み、
    前記第２導電層は、前記第１導電層のＮｉ層の厚さの０．５倍以上２．０倍以下の厚さを有するＮｉ層を含み、
    前記第１導電層と前記第２導電層とを１つの処理により形成する、電力用半導体装置を製造する方法。
  2. 基板を準備する工程と、
    母材と、前記母材の第１面に設けられた第１導電層と、前記母材の第１面に対向する第２面に設けられた第２導電層とを有する半導体素子を準備する工程と、
    前記基板の上に焼結性金属接合材を設ける工程と、
    前記焼結性金属接合材の上に前記半導体素子を仮固定する仮固定工程と、
    前記焼結性金属接合材を焼結させ、前記焼結性金属接合材の上に前記半導体素子を接合する接合工程とを含み、
    前記第１導電層は、厚さ１．５μｍ以上のＮｉ層を含み、
    前記第２導電層は、前記第１導電層のＮｉ層の厚さの０．５倍以上２．０倍以下の厚さを有するＮｉ層を含み、
    前記仮固定工程は、前記接合工程で前記半導体素子を加圧する圧力よりも小さな圧力で前記半導体素子を加圧しながら、前記半導体素子を仮固定する工程であることを特徴とする、電力用半導体装置を製造する方法。
  3. 基板を準備する工程と、
    母材と、前記母材の第１面に設けられた第１導電層と、前記母材の第１面に対向する第２面に設けられた第２導電層とを有する半導体素子を準備する工程と、
    前記基板の上に焼結性金属接合材を設ける工程と、
    前記焼結性金属接合材の上に前記半導体素子を仮固定する仮固定工程と、
    前記焼結性金属接合材を焼結させ、前記焼結性金属接合材の上に前記半導体素子を接合する接合工程とを含み、
    前記第１導電層は、厚さ１．５μｍ以上のＮｉ層を含み、
    前記第２導電層は、前記第１導電層のＮｉ層の厚さの０．５倍以上２．０倍以下の厚さを有するＮｉ層を含み、
    前記仮固定工程は、２５℃以上２００℃以下の温度環境下で、１分以下の時間、０．０１ＭＰａ以上５ＭＰａ以下の圧力を加えて前記半導体素子を仮固定する工程であり、
    前記接合工程は、２５０℃以上３５０℃以下の温度環境下で、１分以上６０分以下の時間、０．１ＭＰａ以上５０ＭＰａ以下の圧力を加えて前記半導体素子を接合する工程であることを特徴とする、電力用半導体装置を製造する方法。
  4. 前記半導体素子の第２導電層の上に配線金属板をはんだ接合する工程をさらに含む、
    請求項１〜３のいずれか１項に記載の電力用半導体装置を製造する方法。
  5. 前記基板の母材の厚さは、１５０μｍ以下である、
    請求項１〜４のいずれか１項に記載の電力用半導体装置を製造する方法。
  6. 前記第１導電層と前記第２導電層のうち少なくとも一方が、複数層構造を有する、
    請求項１〜５のいずれか１項に記載の電力用半導体装置を製造する方法。
  7. 前記焼結性金属接合材の金属は、Ａｇ、ＣｕおよびＮｉから成る群から選択される、
    請求項１〜６のいずれか１項に記載の電力用半導体装置を製造する方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7149751B2 (ja) * 2017-08-02 2022-10-07 ローム株式会社 半導体装置
US11626352B2 (en) 2017-08-02 2023-04-11 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
DE112020007180T5 (de) * 2020-05-13 2023-04-20 Mitsubishi Electric Corporation Halbleitervorrichtung
JP7451455B2 (ja) 2021-03-19 2024-03-18 株式会社東芝 半導体装置
EP4283662A1 (en) * 2022-05-23 2023-11-29 Hitachi Energy Switzerland AG Method of attaching a terminal to a metal substrate structure for a semiconductor power module and semiconductor power module
US20240030181A1 (en) * 2022-07-22 2024-01-25 Asmpt Singapore Pte. Ltd. Apparatus for applying a sintering force via a compressible film

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635956B2 (ja) 1998-12-24 2005-04-06 富士電機ホールディングス株式会社 炭化けい素ショットキーバリアダイオードの製造方法
JP4136845B2 (ja) * 2002-08-30 2008-08-20 富士電機ホールディングス株式会社 半導体モジュールの製造方法
JP3831846B2 (ja) 2003-06-09 2006-10-11 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP4049035B2 (ja) * 2003-06-27 2008-02-20 株式会社デンソー 半導体装置の製造方法
JP2007044754A (ja) 2005-08-12 2007-02-22 Fuji Electric Device Technology Co Ltd 金属板接合方法
JP5283326B2 (ja) * 2006-10-27 2013-09-04 三菱電機株式会社 半導体装置およびその製造方法
JP4876979B2 (ja) 2007-03-05 2012-02-15 戸田工業株式会社 接合部材および接合方法
JP2008305948A (ja) 2007-06-07 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP5449958B2 (ja) 2009-09-30 2014-03-19 株式会社日立製作所 半導体装置と接続構造及びその製造方法
JP5545000B2 (ja) * 2010-04-14 2014-07-09 富士電機株式会社 半導体装置の製造方法
US9224665B2 (en) * 2011-08-04 2015-12-29 Mitsubishi Electric Corporation Semiconductor device and method for producing the same
US20140001480A1 (en) * 2012-07-02 2014-01-02 Infineon Technologies Ag Lead Frame Packages and Methods of Formation Thereof
JP6085968B2 (ja) * 2012-12-27 2017-03-01 三菱マテリアル株式会社 金属部材付パワーモジュール用基板、金属部材付パワーモジュール、及び金属部材付パワーモジュール用基板の製造方法
JP2015050347A (ja) * 2013-09-02 2015-03-16 トヨタ自動車株式会社 半導体装置及びその製造方法
JP2015053455A (ja) * 2013-09-09 2015-03-19 株式会社東芝 電力用半導体装置及びその製造方法
JP2015056532A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置及びその製造方法
JP2015204301A (ja) * 2014-04-10 2015-11-16 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6316221B2 (ja) 2015-01-30 2018-04-25 三菱電機株式会社 半導体装置

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