KR20210149265A - 표시장치 및 이의 제조 방법 - Google Patents

표시장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20210149265A
KR20210149265A KR1020200065832A KR20200065832A KR20210149265A KR 20210149265 A KR20210149265 A KR 20210149265A KR 1020200065832 A KR1020200065832 A KR 1020200065832A KR 20200065832 A KR20200065832 A KR 20200065832A KR 20210149265 A KR20210149265 A KR 20210149265A
Authority
KR
South Korea
Prior art keywords
pad
circuit
driving
conductive particles
disposed
Prior art date
Application number
KR1020200065832A
Other languages
English (en)
Inventor
강의정
송상현
우희주
이동현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200065832A priority Critical patent/KR20210149265A/ko
Priority to US17/316,716 priority patent/US20210375804A1/en
Priority to CN202110611257.0A priority patent/CN113763867A/zh
Publication of KR20210149265A publication Critical patent/KR20210149265A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H01L27/3288—
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/17—Passive-matrix OLED displays
    • H10K59/179—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0218—Structure of the auxiliary member
    • H01L2224/02181—Multilayer auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02185—Shape of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0518—Molybdenum [Mo] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05564—Only on the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/0569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05693—Material with a principal constituent of the material being a solid not provided for in groups H01L2224/056 - H01L2224/05691, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2733—Manufacturing methods by local deposition of the material of the layer connector in solid form
    • H01L2224/27334—Manufacturing methods by local deposition of the material of the layer connector in solid form using preformed layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/279—Methods of manufacturing layer connectors involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29499—Shape or distribution of the fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32238—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/8322—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1173—Differences in wettability, e.g. hydrophilic or hydrophobic areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시장치는, 표시기판, 상기 표시기판 상에 배치된 구동 패드, 상기 구동 패드를 노출하며 상기 표시기판 상에 배치된 절연층, 상기 구동 패드와 중첩하는 회로 패드를 포함한 회로기판, 상기 회로기판 및 상기 절연층 사이에 배치되고, 상기 구동 패드와 상기 회로 패드를 전기적으로 연결하는 복수 개의 도전 입자들을 포함한 도전성 접착 부재를 포함하고, 상기 구동 패드는, 상기 표시기판 상에 배치된 제1 패드, 상기 제1 패드 상에 배치되며 상기 제1 패드를 노출하는 개구부를 포함한 제2 패드를 포함한다.

Description

표시장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 표시장치에 관한 것으로, 보다 상세하게는 표시장치 및 이의 제조 방법에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다.
표시장치는 영상을 표시하는 표시패널을 포함한다. 표시패널은, 복수 개의 게이트 라인들, 복수 개의 데이터라인들, 복수 개의 게이트 라인들과 복수 개의 데이터라인들에 연결된 복수 개의 화소들을 포함한다. 표시패널은 게이트 라인들 또는 데이터 라인들에 영상 표시에 필요한 전기적 신호를 제공하는 회로기판 및 전자부품과 연결될 수 있다.
한편, 회로기판 및 전자부품은 다양한 방식들을 통해 표시패널에 전기적으로 연결될 수 있다. 일 예로, 도전성 접착 부재가 회로기판의 패드와 표시패널의 패드 사이에 배치되어, 회로기판 및 표시패널을 전기적으로 연결할 수 있다.
본 발명의 목적은 표시패널의 패드 및 회로기판의 패드를 본딩하는 공정 효율이 향상될 수 있는 표시장치 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 목적을 달성하기 위한 일 실시 예에 따른 표시장치는, 표시기판, 상기 표시기판 상에 배치된 구동 패드, 상기 구동 패드를 노출하며 상기 표시기판 상에 배치된 절연층, 상기 구동 패드와 중첩하는 회로 패드를 포함한 회로기판, 상기 회로기판 및 상기 절연층 사이에 배치되고, 상기 구동 패드와 상기 회로 패드를 전기적으로 연결하는 복수 개의 도전 입자들을 포함한 도전성 접착 부재를 포함하고, 상기 구동 패드는, 상기 표시기판 상에 배치된 제1 패드, 상기 제1 패드 상에 배치되며 상기 제1 패드를 노출하는 개구부를 포함한 제2 패드를 포함한다.
본 발명의 실시 예에 따르면, 상기 도전 입자들 중 적어도 하나는 상기 개구부를 통해 상기 제1 패드에 접촉한다.
본 발명의 실시 예에 따르면, 상기 도전 입자들 각각은 솔더인 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 제1 패드 및 상기 제2 패드는 서로 다른 물질을 포함한다.
본 발명의 실시 예에 따르면, 상기 제1 패드는 금속이며, 상기 제2 패드는 투명 전도층인 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 도전성 접착 부재는, 상기 구동 패드에 중첩한 본딩 영역 및 상기 본딩 영역에 인접하며 상기 구동 패드에 비중첩한 비본딩 영역을 정의하는 접착층을 더 포함한다.
본 발명의 실시 예에 따르면, 상기 도전 입자들은 상기 구동 패드 및 상기 회로 패드 사이에 배치된다.
본 발명의 실시 예에 따르면, 상기 도전 입자들은 상기 비본딩 영역에 비중첩한다.
본 발명의 실시 예에 따르면, 표시장치는 상기 접착층 및 상기 회로기판 사이에 배치된 충진제를 더 포함한다.
본 발명의 실시 예에 따르면, 상기 회로기판은 상기 회로 패드를 지지하는 베이스층을 더 포함하고, 상기 회로 패드는, 상기 베이스층 상에 배치된 제1 회로 패드, 상기 제1 회로 패드를 커버하며 상기 베이스층 상에 배치된 제2 회로 패드를 포함한다.
본 발명의 실시 예에 따르면, 상기 제2 회로 패드는 상기 제1 회로 패드 보다 낮은 두께를 가지며, 상기 도전 입자들은 상기 제2 회로 패드에 접촉한다.
본 발명의 실시 예에 따르면, 표시장치는 상기 구동 패드를 노출하며 상기 절연층 상에 배치된 보조 절연층을 더 포함하고, 상기 접착층은 상기 보조 절연층 및 상기 회로기판 사이에 배치된다.
본 발명의 실시 예에 따르면, 상기 접착층 및 상기 회로기판 사이에 배치된 충진제를 더 포함한다.
본 발명의 목적을 달성하기 위한 다른 실시 예에 따른 표시장치의 제조 방법은, 회로기판의 회로 패드 상에 복수 개의 도전 입자들을 포함한 도전성 접착 부재를 배치하는 단계, 상기 회로 패드를 통해 상기 도전 입자들이 상기 회로 패드에 중첩하게 정렬시키는 단계, 상기 회로 패드 상에 정렬된 상기 도전 입자들 및 표시패널의 구동 패드를 서로 마주시키는 단계, 상기 회로기판을 가압함으로써 상기 도전 입자들을 통해 상기 회로 패드 및 상기 표시패널의 구동 패드를 전기적으로 연결시키는 단계를 포함한다.
본 발명의 실시 예에 따르면, 상기 도전성 접착 부재 및 상기 회로기판 사이에 충진제를 채우는 단계, 상기 충진제를 경화시키는 단계를 더 포함한다.
본 발명의 실시 예에 따르면, 상기 회로 패드는 친수성을 갖는다.
본 발명의 실시 예에 따르면, 상기 도전 입자들 각각은 솔더로 제공되고, 상기 도전 입자들은 상기 구동 패드 및 상기 회로 패드 사이에 배치된다.
본 발명의 실시 예에 따르면, 상기 구동 패드는 제1 패드 및 상기 제1 패드 상에 배치되며 상기 제1 패드와 다른 물질을 가지며 상기 제1 패드를 노출하는 개구부를 포함한 제2 패드를 포함하고, 상기 도전 입자들 중 적어도 하나는 상기 개구부를 통해 상기 제1 패드에 접촉한다.
본 발명의 목적을 달성하기 위한 다른 실시 예에 따른 표시장치의 제조 방법은, 표시패널의 구동 패드 상에 복수 개의 도전 입자들을 포함한 도전성 접착 부재를 배치하는 단계, 상기 도전 입자들을 상기 구동 패드에 중첩하게 정렬시키는 단계, 상기 구동 패드 상에 정렬된 상기 도전 입자들 및 회로기판의 회로 패드를 서로 마주시키는 단계, 상기 회로기판을 가압함으로써 상기 도전 입자들을 통해 상기 회로 패드 및 상기 표시패널의 구동 패드를 전기적으로 연결시키는 단계를 포함한다.
본 발명의 실시 예에 따르면, 상기 도전 입자들은 적외선 레이저를 통해 상기 구동 패드에 중첩하게 정렬된다.
본 발명의 실시 예에 따르면, 도전성 접착 부재는 회로 기판에 먼저 본딩되는 공정을 통해, 도전 입자들이 회로 패드들 상에 정렬될 수 있다. 이를 통해, 도전 입자들이 회로 패드들 상에 정렬되는 지의 여부가 용이하게 파악될 수 있다. 또한, 표시패널의 구동 패드들에 회로 패드들 상에 정렬된 도전 입자들을 본딩함으로써, 도전 입자들이 구동 패드들 상에 용이하게 본딩될 수 있다.
따라서, 도전 입자들이 회로 패드들 사이 또는 구동 패드들 사이에 비중첩한 구조를 가짐으로써, 회로 패드들 또는 구동 패드들 간의 쇼트가 방지될 수 있다.
도 1a는 본 발명의 실시 예에 따른 표시장치의 사시도이다.
도 1b는 본 발명의 실시 예에 따른 표시장치의 분해 사시도이다.
도 2는 본 발명의 실시 예에 따른 표시 모듈의 단면도이다.
도 3은 본 발명의 실시 예에 따른 표시패널의 평면도이다.
도 4는 본 발명의 실시 예에 따른 표시장치의 분해 사시도이다.
도 5는 본 발명의 실시 예에 따른 도 4에 도시된 제2 도전성 접착 부재의 단면도이다.
도 6은 본 발명의 실시 예에 따른 도 4에 도시된 I-I'를 따라 절단한 단면도이다.
도 7은 본 발명의 실시 예에 따른 도 6에 도시된 표시패널의 구동 패드 중 제2 패드의 평면도이다.
도 8a은 본 발명의 실시 예에 따른 정렬되기 이전 형상을 보여주는 제2 도전성 접착 부재의 평면도이다.
도 8b는 본 발명의 실시 예에 따른 정렬된 형상을 보여주는 제2 도전성 접착 부재의 평면도이다.
도 9는 본 발명의 실시 예에 따른 표시장치의 단면도이다.
도 10은 본 발명의 다른 실시 예에 따른 정렬되기 이전의 제2 도전성 접착 부재 및 표시패널을 보여주는 단면도이다.
도 11은 본 발명의 다른 실시 예에 따른 정렬된 제2 도전성 접착 부재 및 표시패널을 보여주는 단면도이다.
도 12는 본 발명의 다른 실시 예에 따른 표시장치의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
“및/또는”은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 실시 예에 따른 표시장치의 사시도이다. 도 1b는 본 발명의 실시 예에 따른 표시장치의 분해 사시도이다. 도 2는 본 발명의 실시 예에 따른 표시 모듈의 단면도이다.
본 명세서에서, 핸드폰 단말기에 적용될 수 있는 표시장치(DD)를 예시적으로 도시하였다. 도시하지 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시장치(DD)과 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1a를 참조하면, 표시장치(DD)는 표시면(DD-IS)을 통해 이미지(IM)를 표시할 수 있다. 도 1a를 통해 이미지(IM)의 일 예로 아이콘 이미지들이 도시되었다. 표시면(DD-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(DD-IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 본 명세서 내에서 “평면상에서 보았을 때 또는 평면상에서”의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향, 예를 들어 반대 반향으로 변환될 수 있다.
또한, 표시면(DD-IS)은 이미지(IM)가 표시되는 표시 영역(DD-DA) 및 표시 영역(DD-DA)에 인접한 비표시 영역(DD-NDA)을 포함한다. 비표시 영역(DD-NDA)은 이미지(IM)가 표시되지 않는 영역일 수 있다. 다만, 이에 한정되지 않으며, 비표시 영역(DD-NDA)은 표시 영역(DD-DA)의 어느 일 측에 인접하거나 생략될 수 있다.
도 1b를 참조하면, 표시장치(DD)는 윈도우(WM), 표시 모듈(DM), 구동칩(DC), 회로기판(CF), 및 수납 부재(BC)를 포함할 수 있다. 수납 부재(BC)는 표시 모듈(DM)을 수용하며, 윈도우(WM)와 결합될 수 있다.
윈도우(WM)는 표시 모듈(DM) 상부에 배치되고, 표시 모듈(DM)로부터 제공되는 영상을 외부로 투과시킬 수 있다. 윈도우(WM)는 투과 영역(TA) 및 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 표시 영역(DD-DA)에 중첩하며, 표시 영역(DD-DA)에 대응하는 형상을 가질 수 있다. 표시장치(DD)의 표시 영역(DD-DA)에 표시되는 이미지(IM)는 윈도우(WM)의 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
비투과 영역(NTA)은 비표시 영역(DD-NDA)에 중첩하며, 비표시 영역(DD-NDA)에 대응하는 형상을 가질 수 있다. 비투과 영역(NTA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 비투과 영역(NTA)은 생략될 수도 있다.
윈도우(WM)는 유리, 사파이어, 또는 플라스틱 등으로 구성될 수 있다. 또한, 윈도우(WM)가 단일층으로 도시되었지만, 윈도우(WM)는 복수 개의 층들을 포함할 수 있다. 윈도우(WM)는 베이스 층 및 비투과 영역(NTA)에 중첩하며 베이스 층 배면에 배치된 적어도 하나의 인쇄층을 포함할 수 있다. 인쇄층은 소정의 컬러를 가질 수 있다. 일 예로, 인쇄층은 블랙 색상으로 제공되거나, 블랙 색상 외의 다른 컬러로 제공될 수 있다.
표시 모듈(DM)은 윈도우(WM) 및 수납 부재(BC) 사이에 배치된다. 표시 모듈(DM)은 표시패널(DP) 및 입력 감지층(ISU)를 포함한다. 표시패널(DP)은 영상을 생성하며, 생성된 영상을 윈도우(WM)로 전달할 수 있다.
본 발명의 실시 예에 따르면, 표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 그 종류가 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다.또한, 본 명세서에서, 표시패널(DP)이 리지드한 성질을 갖는 것으로 도시되나, 표시패널(DP)은 폴딩축을 따라 폴딩되거나 일 방향을 따라 커브드될 수 있는 플렉서블한 성질을 가질 수 있다.
이하, 본 발명의 표시패널(DP)은 유기발광 표시패널인 것으로 설명된다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 실시 예에 따라 다양한 표시패널이 본 발명에 적용될 수 있다.
도 2를 참조하면, 표시패널(DP)은 기판(SUB), 기판(SUB) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 절연층(TFL)을 포함한다.
표시패널(DP)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함한다. 표시패널(DP)의 표시 영역(DP-DA)은 도 1a에 도시된 표시 영역(DD-DA) 또는 도 1b에 도시된 투과 영역(TA)에 대응하며, 비표시 영역(DP-NDA)은 도 1a에 도시된 비표시 영역(DD-NDA) 또는 도 1b에 도시된 비투과 영역(NTA)에 대응한다.
기판(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 기판(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 기판(SUB)은 표시패널(DP)의 구성들을 전반적으로 지지하는 부재일 수 있으며, 본 명세서에서 기판(SUB)은 표시기판으로 설명될 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 중간 절연층과 회로 소자를 포함한다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 상기 회로 소자는 신호 라인들, 화소의 구동 회로 등을 포함한다.
표시 소자층(DP-OLED)은 복수 개의 유기발광 다이오드들을 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기막을 더 포함할 수 있다. 다른 실시 예에 따르면, 표시패널이 액정 표시패널로 제공될 경우, 표시 소자층은 액정층으로 제공될 수 있다.
절연층(TFL)은 표시 소자층(DP-OLED)을 밀봉한다. 일 예로, 절연층(TFL)은 박막 봉지층일 수 있다. 절연층(TFL)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 다만, 이제 한정되지 않으며, 절연층(TFL)을 대신하여 봉지기판이 제공될 수 있다. 이 경우, 봉지기판은 기판(SUB)과 대향하며, 봉지기판 및 기판 사이에 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)이 배치될 수 있다.
도 2에 도시된 바에 따르면, 절연층(TFL)이 표시 영역(DP-DA)에 중첩한 것으로 도시되었으나, 이에 국한되지 않으며 절연층(TFL)은 비표시 영역(DP-NDA)에 일부 중첩할 수 있다.
입력 감지층(ISU)은 윈도우(WM)와 표시패널(DP) 사이에 배치될 수 있다. 입력 감지층(ISU)은 외부에서 인가되는 입력을 감지한다. 외부에서 인가되는 입력은 다양한 형태로 제공될 수 있다. 예를 들어, 외부 입력은 사용자 신체의 일부, 스타일러스 펜, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 사용자의 손 등 신체의 일부가 접촉하는 입력은 물론, 근접하거나 인접하는 공간 터치(예를 들어, 호버링)도 입력의 일 형태일 수 있다.
입력 감지층(ISU)은 표시패널(DP) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다. 본 실시예에서 입력 감지층(ISU)은 표시패널(DP)과 연속공정에 의해 제조될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 입력 감지층(ISU)은 개별 패널로 제공되어, 접착층을 통해 표시패널(DP)과 결합될 수 있다. 다른 예로, 입력 감지층(ISU)은 생략될 수 있다.
다시 도 1b를 참조하면, 구동칩(DC)은 비표시 영역(DP-NDA)에 중첩하며 표시패널(DP) 상에 배치될 수 있다. 예컨대, 구동칩(DC)은 회로기판(CF)으로부터 전달된 제어 신호에 기반하여 표시패널(DP)의 동작에 필요한 구동 신호를 생성할 수 있다. 구동칩(DC)은 생성된 구동 신호를 표시패널(DP)의 회로 소자층(DP-CL)에 전달할 수 있다.
회로기판(CF)은 표시 모듈(DM)에 전기적으로 연결된다. 도 1b에 도시된 바에 따르면, 회로기판(CF)이 표시패널(DP)에 연결된 것으로 도시되었으나, 회로기판(CF)은 표시패널(DP) 및 입력 감지층(ISU) 각각에 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 회로기판(CF) 및 구동칩(DC) 각각은 도전성 접착 부재를 통해 표시패널(DP)에 전기적으로 연결될 수 있다. 예컨대, 회로기판(CF) 및 표시패널(DP) 사이에 도전성 접착 부재가 배치되고, 도전성 접착 부재에 포함된 복수 개의 도전 입자들을 통해 회로기판(CF) 및 표시패널(DP)이 전기적으로 연결될 수 있다.
특히, 도전성 접착 부재가 회로기판(CF) 및 표시패널(DP) 중 어느 하나의 구성에 본딩되는 공정이 진행된 이후, 다른 하나의 구성에 본딩하는 공정이 진행될 수 있다. 도전성 접착 부재를 통해 회로기판(CF) 및 표시패널(DP)이 본딩되는 공정에 대해서는, 도 6을 통해 보다 자세히 설명한다.
도 3은 본 발명의 실시 예에 따른 표시패널의 평면도이다.
도 3을 참조하면, 표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL), 복수 개의 제1 구동 패드들(DP-PD), 복수 개의 제2 구동 패드들(DP-CPD) 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다. 화소들(PX)은 표시 영역(DP-DA)에 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC), 신호라인들(SGL), 제1 구동 패드들(DP-PD), 제2 구동 패드들(DP-CPD), 및 화소 구동회로는 도 2에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
구동회로(GDC)는 복수 개의 게이트 라인들(GL)에 게이트 신호들을 순차적으로 출력한다.　구동회로(GDC)는 화소들(PX)에 또 다른 제어 신호를 더 출력할 수 있다. 구동회로(GDC)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
신호 라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호라인(CSL)을 포함한다. 게이트 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
신호 라인들(SGL)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 신호 라인들(SGL) 각각은 패드부 및 라인부를 포함할 수 있다. 라인부는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 패드부는 라인부의 말단에 연결된다. 패드부는 비표시 영역(DP-NDA)에 배치되고, 제1 구동 패드들(DP-PD) 중 대응하는 신호 패드에 중첩한다.
이하, 본 명세서에서, 비표시 영역(DP-NDA) 중 제1 구동 패드들(DP-PD)이 배치된 영역은 칩 영역(NDA-DC)으로 정의되고, 제2 구동 패드들(DP-CPD)이 배치된 영역은 제1 패드 영역(NDA-PC1)으로 정의될 수 있다.
본 발명의 실시 예에 따르면, 칩 영역(NDA-DC) 상에 도 1b에 도시된 구동칩(DC)이 실장될 수 있다. 제1 구동 패드들(DP-PD)은 구동칩(DC)과 전기적으로 연결되어, 구동칩(DC)으로부터 수신된 전기적 신호를 신호 라인들(SGL)에 전달한다.
자세하게, 제1 구동 패드들(DP-PD)은 제1 방향(DR1)을 따라 제1 행에 배열된 제1 행 패드들(DP-PD1) 및 제1 방향(DR1)을 따라 제2 행에 배열된 제2 행 패드들(DP-PD2)을 포함한다. 다만, 이에 한정되지 않으며, 제1 구동 패드들(DP-PD)은 제1 방향(DR1)을 따라 한 행에 배열되거나, 복수 개의 행들에 배열될 수 있다.
제1 패드 영역(NDA-PC1) 상에 회로기판(CF)의 어느 일 부분이 배치될 수 있다. 제2 구동 패드들(DP-CPD)은 회로기판(CF)과 전기적으로 연결되어, 회로기판(CF)으로부터 수신된 전기적 신호를 제1 구동 패드들(DP-PD)에 전달한다. 회로기판(CF)은 리지드하거나 플렉서블할 수 있다. 예를 들어, 회로기판(CF)이 플렉서블할 경우, 플렉서블 인쇄회로기판(Flexible printed circuit board)으로 제공될 수 있다.
회로기판(CF)은 표시패널(DP)의 동작을 제어하는 타이밍 제어회로를 포함할 수 있다. 타이밍 제어회로는 집적 칩의 형태로 회로기판(CF)에 실장될 수 있다. 또한, 도시되지 않았지만, 회로기판(CF)은 입력 감지층(ISU)을 제어하는 입력감지회로를 포함할 수 있다.
회로기판(CF)은 표시패널(DP)과 전기적으로 연결되는 회로 패드들(CF-PD)을 포함할 수 있다. 회로 패드들(CF-PD)은 회로기판(CF)에 정의된 제2 패드 영역(NDA-PC2)에 배치될 수 있다.
한편, 표시패널(DP)이 도 1b에 도시된 구동칩(DC)이 실장되기 위한 제1 구동 패드들(DP-PD)을 포함하는 구조로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 구동칩(DC)은 회로기판(CF) 상에 실장될 수 있으며, 이 경우, 제1 구동 패드들(DP-PD)은 생략될 수 있다.
도 4는 본 발명의 실시 예에 따른 표시장치의 분해 사시도이다. 도 5는 본 발명의 실시 예에 따른 도 4에 도시된 제2 도전성 접착 부재의 단면도이다.
도 4를 참조하면, 표시장치(DD)는 도전성 접착 부재들(SF-D, SF-F)을 더 포함한다. 도전성 접착 부재들(SF-D, SF-F)은 제1 도전성 접착 부재(SF-D) 및 제2 도전성 접착 부재(SF-F)를 포함한다.
도 5에 도시된 바에 따르면, 제2 도전성 접착 부재(SF-F)는 접착층(ALY) 및 솔더(Solder)로 이뤄지며 접착층(ALY)에 분산된 복수 개의 도전 입자들(SB)을 포함할 수 있다. 접착층(ALY)에 분산된 도전 입자들(SB)은 불규칙한 구조를 가질 수 있다. 도시되지 않았지만, 제1 도전성 접착 부재(SF-D) 역시 도 5에 도시된 제2 도전성 접착 부재(SF-F)와 실질적으로 동일한 구성 및 구조로 제공될 수 있다.
다시 도 4를 참조하면, 제1 도전성 접착 부재(SF-D)는 구동칩(DC) 및 표시패널(DP)의 기판(SUB) 사이에 배치되어, 구동칩(DC)과 표시패널(DP)을 전기적으로 연결할 수 있다. 제2 도전성 접착 부재(SF-F)는 회로기판(CF)과 표시패널(DP)의 기판(SUB) 사이에 배치되어, 회로기판(CF)과 표시패널(DP)을 전기적으로 연결할 수 있다.
구동칩(DC)은 상면(DC-US) 및 하면(DC-DS)을 포함한다. 구동칩(DC)의 하면(DC-DS)은 표시패널(DP)과 마주하는 면일 수 있다. 구동칩(DC)은 기판(SUB) 상에 배치된 제1 구동 패드들(DP-PD)과 전기적으로 각각 연결되는 연결 패드들(DC-PD)을 포함한다. 연결 패드들(DC-PD)은 제1 방향(DR1)을 따라 제1 행에 배열된 제1 행 연결 패드들(DC-PD1) 및 제1 방향(DR1)을 따라 제2 행에 배열된 제2 행 연결 패드들(DC-PD2)을 포함한다. 제1 행 연결 패드들(DC-PD1) 및 제2 행 연결 패드들(DC-PD2)은 구동칩(DC)의 하면으로부터 외부에 노출된 형상을 가질 수 있다. 본 명세서에서, 연결 패드들(DC-PD)이 두 개의 행들에 배열된 것으로 설명되나, 연결 패드들(DC-PD)은 제1 구동 패드들(DP-PD)이 배열된 구조에 기반하여 단일 행 또는 복수 개의 행들에 배열될 수 있다.
본 발명의 실시 예에 따르면, 제1 도전성 접착 부재(SF-D)는 구동칩(DC) 및 표시패널(DP)의 기판(SUB) 중 어느 하나의 구성에 먼저 본딩된 이후, 나머지 구성에 본딩될 수 있다. 예컨대, 구동칩(DC)과 마주하는 제1 도전성 접착 부재(SF-D)의 상면이 구동칩(DC)의 연결 패드들(DC-PD)에 먼저 본딩되고, 이후 제1 도전성 접착 부재(SF-D)의 하면에 제1 구동 패드들(DP-PD)이 본딩될 수 있다.
특히, 제1 도전성 접착 부재(SF-D)가 구동칩(DC)에 본딩될 경우, 제1 도전성 접착 부재(SF-D)에 포함된 도전 입자들(SB)이 연결 패드들(DC-PD) 상으로 정렬될 수 있다. 도 5를 통해 도시된 바와 같이, 제1 도전성 접착 부재(SF-D)가 구동칩(DC)에 본딩되기 이전에, 도전 입자들(SB)은 접착층(ALY)에 불규칙적으로 분산된 구조일 수 있다.
본 발명에 따르면, 제1 도전성 접착 부재(SF-D)가 구동칩(DC)의 하면(DC-DS)에 배치됨으로써, 친수성을 갖는 연결 패드들(DC-PD)을 통해 솔더로 이뤄진 도전 입자들(SB)이 연결 패드들(DC-PD) 상으로 정렬될 수 있다. 그 결과, 도전 입자들(SB)이 연결 패드들(DC-PD)에 중첩된 구조를 가지며, 연결 패드들(DC-PD) 중 이웃한 두 개의 연결 패드들 사이에 도전 입자들(SB)이 비중첩할 수 있다. 연결 패드들(DC-PD) 중 이웃한 두 개의 연결 패드들 사이에 도전 입자들(SB)이 비중첩함에 따라, 도전 입자들(SB)을 통해 서로 이웃한 두 개의 연결 패드들 사이에 쇼트가 발생하는 것이 방지될 수 있다.
또한, 제1 도전성 접착 부재(SF-D)가 구동칩(DC)에 먼저 본딩되는 공정이 진행됨에 따라, 도전 입자들(SB)이 연결 패드들(DC-PD) 상으로 정렬됐는지의 여부가 보다 용이하게 확인될 수 있다. 예컨대, 제1 도전성 접착 부재(SF-D)를 통해 기판(SUB) 및 구동칩(DC)이 동시에 본딩될 경우, 도전 입자들(SB)이 연결 패드들(DC-PD) 상으로 정렬되는지의 여부를 확인하는 데 어려움이 있다.
회로기판(CF)에 포함된 회로 패드들(CF-PD)은 제2 구동 패드들(DP-CPD)과 전기적으로 각각 연결된다. 회로 패드들(CF-PD)은 회로기판(CF)의 하면으로부터 외부에 노출된 형상을 가질 수 있다.
제2 도전성 접착 부재(SF-F)의 상면은 회로기판(CF)의 회로 패드들(CF-PD)에 접촉하며, 제2 도전성 접착 부재(SF-F)의 하면은 제2 구동 패드들(DP-CPD)에 접촉할 수 있다.
본 발명의 실시 예에 따르면, 제2 도전성 접착 부재(SF-F)는 회로기판(CF) 및 표시패널(DP)의 기판(SUB) 중 어느 하나의 구성에 먼저 본딩된 이후, 나머지 구성에 본딩될 수 있다. 예컨대, 회로기판(CF)과 마주하는 제2 도전성 접착 부재(SF-F)의 상면이 회로기판(CF)의 회로 패드들(CF-PD)에 먼저 본딩되고, 이후 제2 도전성 접착 부재(SF-F)의 하면에 제2 구동 패드들(DP-CPD)이 본딩될 수 있다.
특히, 제2 도전성 접착 부재(SF-F)가 회로기판(CF)에 본딩될 경우, 제2 도전성 접착 부재(SF-F)에 포함된 도전 입자들(SB)이 회로 패드들(CF-PD) 상으로 정렬될 수 있다. 제1 도전성 접착 부재(SF-D)와 마찬가지로 제2 도전성 접착 부재(SF-F)가 회로기판(CF)에 본딩되기 이전에, 도전 입자들(SB)은 접착층(ALY)에 불규칙적으로 분산된 구조일 수 있다.
본 발명에 따르면, 제2 도전성 접착 부재(SF-F)가 회로기판(CF)의 하면에 배치됨으로써, 친수성을 갖는 회로 패드들(CF-PD)을 통해 솔더로 이뤄진 도전 입자들(SB)이 회로 패드들(CF-PD) 상으로 정렬될 수 있다. 그 결과, 도전 입자들(SB)이 회로 패드들(CF-PD)에 중첩된 구조를 가지며, 회로 패드들(CF-PD) 중 이웃한 두 개의 연결 패드들 사이에 도전 입자들(SB)이 비중첩할 수 있다. 이를 통해, 서로 이웃한 두 개의 회로 패드들 사이에 쇼트가 발생하는 것이 방지될 수 있다.
또한, 제2 도전성 접착 부재(SF-F)가 회로기판(CF)에 먼저 본딩되는 공정이 진행됨에 따라, 도전 입자들(SB)이 회로 패드들(CF-PD) 상으로 정렬됐는지의 여부가 보다 용이하게 확인될 수 있다.
한편, 도 4를 통해 도전성 접착 부재들(SF-D, SF-F)이 회로기판(CF) 또는 구동칩(DC)에 먼저 본딩되는 공정이 진행된 이후, 표시패널(DP)에 본딩되는 공정이 설명되었지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예컨대, 도전성 접착 부재들(SF-D, SF-F)은 도 4를 통해 설명된 공정과 유사하게, 표시패널(DP)에 먼저 본딩된 이후 회로기판(CF) 또는 구동칩(DC)에 본딩되는 공정이 진행될 수 도 있다.
도 6은 본 발명의 실시 예에 따른 도 4에 도시된 I-I’를 따라 절단한 단면도이다. 도 7은 본 발명의 실시 예에 따른 도 6에 도시된 표시패널의 구동 패드 중 제2 패드의 평면도이다. 도 8a은 본 발명의 실시 예에 따른 정렬되기 이전 형상을 보여주는 제2 도전성 접착 부재의 평면도이다. 도 8b는 본 발명의 실시 예에 따른 정렬된 형상을 보여주는 제2 도전성 접착 부재의 평면도이다. 도 9는 본 발명의 실시 예에 따른 표시장치의 단면도이다.
이하, 본 발명의 일 예로, 도 6 내지 도 9를 통해 도 4에 도시된 제2 도전성 접착 부재(SF-F)를 통해 회로기판(CF) 및 표시패널(DP)을 본딩하는 공정이 설명된다. 제1 도전성 접착 부재(SF-D)를 통해 구동칩(DC) 및 표시패널(DP)을 본딩하는 공정 역시 앞으로 설명될 도 6 내지 도 9의 공정과 실질적으로 동일할 수 있다.
자세하게, 도 6을 참조하면, 표시패널(DP)은 도 2를 통해 설명된 기판(SUB), 기판(SUB) 상에 배치된 절연층들(IL1, IL2), 및 제2 구동 패드들(DP-CPD, 이하 ‘구동 패드들’로 설명)을 포함한다.
본 발명에 따르면, 구동 패드들(DP-CPD) 및 기판(SUB) 사이에 적어도 하나의 절연층이 배치되며, 예시적으로 도 6을 통해선 기판(SUB) 상에 적층된 제1 절연층(IL1) 및 제2 절연층(IL2)이 도시되었다. 제1 절연층(IL1) 상에 구동 패드들(DP-CPD)이 배치될 수 있다. 제2 절연층(IL2)은 구동 패드들(DP-CPD)을 외부로 노출하며 제1 절연층(IL1) 상에 배치될 수 있다.
구동 패드들(DP-CPD)은 제1 절연층(IL1) 상에 배치된 제1 패드들(CPD1) 및 제1 패드들(CPD1) 상에 배치된 제2 패드들(CPD2)을 포함한다. 제1 패드들(CPD1)과 제2 패드들(CPD2)은 전기적으로 접촉된 구조를 가질 수 있다. 구동 패드들(DP-CPD)은 제2 도전성 접착 부재(SF-F, 이하 ‘도전성 접착 부재’로 설명)를 통해 회로 패드들(CF-PD)과 전기적으로 연결될 수 있다. 그 결과, 회로 패드들(CF-PD)을 통해 출력된 전기적 신호가 도전성 접착 부재를 통해 구동 패드들(DP-CPD)에 전달될 수 있다.
본 발명에 따르면, 제1 패드들(CPD1) 및 제2 패드들(CPD2)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 패드들(CPD1)은 금속일 수 있으며, 제2 패드들(CPD2)은 투명 전도층일 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 등을 포함할 수 있다. 금속은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금 등을 포함할 수 있다.
특히, 본 발명에 따른 제2 패드들(CPD2)은 제1 패드들(CPD1)을 노출하는 적어도 하나의 개구부(OP)를 포함할 수 있다. 도 7에 도시된 바에 따르면, 평면상에서 바라본 제2 패드들(CPD2)이 도시된다. 제2 패드들(CPD2)은 복수 개의 개구부들(OP)을 정의하며, 개구부들(OP)을 통해 제1 패드들(CPD1)이 노출될 수 있다. 다른 예로, 제2 패드들(CPD2)은 메쉬 구조를 가질 수 있으며, 이를 통해 개구부들(OP)이 정의될 수도 있다.
제2 패드들(CPD2)에 개구부(OP)를 형성하는 이유로, 투명 전도층인 제2 패드들(CPD2)에 비해 금속인 제1 패드들(CPD1)이 솔더로 이뤄진 도전 입자들(SB)과 전기적 접합 특성이 더 좋기 때문이다. 따라서, 제2 패드들(CPD2)에 정의된 개구부들(OP)을 통해 도전 입자들(SB)이 제1 패드들(CPD1)에 접착됨으로써, 구동 패드들(DP-CPD)과 회로 패드들(CF-PD) 간의 전기적 접속 특성이 더 향상될 수 있다.
회로기판(CF)은 베이스층(CF-BS) 및 회로 패드들(CF-PD)을 포함한다. 도시되지 않았지만, 베이스층(CF-BS) 상에는 절연층이 더 배치될 수 있다. 예시적으로, 절연층은 베이스층(CF-BS) 및 회로 패드들(CF-PD) 사이에 배치될 수 있다.
회로 패드들(CF-PD)은 베이스층(CF-BS) 상에 배치된 제1 회로 패드(CF-P1) 및 제1 회로 패드(CF-P1)를 커버하며 베이스층(CF-BS) 상에 배치된 제2 회로 패드(CF-P2)를 포함한다. 제2 회로 패드(CF-P2)는 제1 회로 패드(CF-P1)에 비해 낮은 두께를 가질 수 있다. 본 명세서에서, 제1 회로 패드(CF-P1)는 구리일 수 있으며, 제2 회로 패드(CF-P2)는 주석(Sn)일 수 있다. 제2 회로 패드(CF-P2)는 구리로 이뤄진 제1 회로 패드(CF-P1)가 외부와 산화 반응되는 것을 방지할 수 있다.
본 발명의 실시 예에 따르면, 도전성 접착 부재(SF-F)는 회로기판(CF)의 회로 패드들(CF-PD)에 먼저 본딩될 수 있다. 도 6에 도시된 바와 같이, 도전성 접착 부재(SF-F)에 포함된 도전 입자들(SB)은 친수성을 갖는 회로 패드들(CF-PD)을 통해 회로 패드들(CF-PD) 상에 정렬된 구조를 가질 수 있다.
자세하게, 도 8a를 참조하면, 접착층(ALY)에 분산된 도전 입자들(SB)은 비정렬된 형상을 가질 수 있다. 예를 들어, 도전 입자들(SB)은 회로 패드들(CF-PD)과 본딩될 영역뿐만 아니라, 회로 패드들(CF-PD)과 비본딩될 영역에도 중첩할 수 있다.
도 8b를 참조하면, 접착층(ALY)은 회로 패드들(CF-PD)과 중첩하는 본딩 영역(CA) 및 본딩 영역(CA)에 인접하며 회로 패드들(CF-PD)과 비중첩하는 비본딩 영역(NA)으로 구획될 수 있다. 도전성 접착 부재(SF-F)가 먼저 회로 패드들(CF-PD)에 본딩됨에 따라, 접착층(ALY)에 비정렬된 도전 입자들(SB)이 본딩 영역(CA)으로 이동될 수 있다.
이는, 앞서 상술된 바와 같이, 친수성을 갖는 회로 패드들(CF-PD)에 대응하여 솔더로 이뤄진 도전 입자들(SB)이 본딩 영역(CA)으로 자가 정렬될 수 있다. 그 결과, 도 8b에 도시된 바와 같이, 도전 입자들(SB)이 회로 패드들(CF-PD)과 중첩하는 본딩 영역(CA) 상으로 정렬될 수 있다.
다시 도 6을 참조하면, 도전성 접착 부재(SF-F)가 회로기판(CF)에 본딩됨에 따라, 도전 입자들(SB)이 회로 패드들(CF-PD)에 중첩한 정렬된 구조를 가질 수 있다. 이 경우, 도전 입자들(SB)은 제2 회로 패드(CF-P2)에 직접적으로 접촉되고, 회로 패드들(CF-PD) 사이에 비중첩할 수 있다. 다만, 도전 입자들(SB) 중 일부가 회로 패드들(CF-PD) 사이에 중첩할 수도 있으나, 이는 공정 상의 오차로 인한 것일 수 있다.
이후, 도 9를 참조하면, 도전성 접착 부재(SF-F)가 본딩된 회로 기판(CF) 및 표시패널(DP) 간의 본딩 공정이 진행된다. 본 발명에 따르면, 도전 입자들(SB)이 회로 패드들(CF-PD) 상에 정렬된 구조를 가짐으로써, 표시패널(DP)의 구동 패드들(DP-CPD)에 도전 입자들(SB)이 용이하게 본딩될 수 있다.
자세하게, 정렬된 도전 입자들(SB)이 구동 패드들(DP-CPD)과 마주하도록 회로기판(CF)과 표시패널(DP)을 정렬할 수 있다. 이 경우, 도전 입자들(SB)은 구동 패드들(DP-CPD) 및 회로 패드들(CF-PD) 사이에 배치된 구조로, 구동 패드들(DP-CPD) 사이 또는 회로 패드들(CF-PD) 사이에 비중첩할 수 있다. 이후, 회로기판(CF) 또는 표시패널(DP)을 가압함으로써, 도전 입자들(SB)이 구동 패드들(DP-CPD) 상에 본딩될 수 있다.
도 9에 도시된 바에 따르면, 회로 기판(CF) 및 표시패널(DP)의 본딩 공정에서, 도전 입자들(SB)은 제2 패드(CPD2)뿐만 아니라, 제2 패드(CPD2)를 통해 정의된 개구부(OP, 도7 참조)를 통해 제1 패드(CPD1)에도 접촉할 수 있다. 그 결과, 도전 입자들(SB)을 통해 회로 패드들(CF-PD) 및 구동 패드들(DP-CPD)이 전기적으로 도통될 수 있다.
또한, 도전성 접착 부재(SF-F)를 통해 회로기판(CF)과 표시패널(DP) 간의 본딩 공정이 완료된 이후, 충진제(FY)가 회로기판(CF)의 베이스층(CF-BS) 및 도전성 접착 부재(SF-F) 사이에 형성될 수 있다. 일 예로, 충진제(FY)는 광 개시제를 포함할 수 있다. 광 개시제를 포함한 충진제(FY)는 외부 자외선 광에 의해 경화될 수 있다. 다른 예로, 충진제(FY)는 열 개시제를 포함할 수 있으며, 이 경우 외부 열에 의해 경화될 수 있다.
충진제(FY)는 회로기판(CF)과 도전성 접착 부재(SF-F) 사이의 내부 공간에 채워짐으로써, 표시패널(DP)과 회로기판(CF)을 보다 견고하게 할 수 있다.
도 6 내지 도 9를 통해 상술된 바와 같이, 도전성 접착 부재(SF-F)는 회로 기판(CF)에 먼저 본딩되는 공정을 통해, 도전 입자들(SB)이 회로 패드들(CF-PD)에 정렬된 구조를 가질 수 있다. 이를 통해, 도전 입자들(SB)이 회로 패드들(CF-PD) 상에 정렬되는 지의 여부가 용이하게 파악될 수 있다. 예컨대, 도전 입자들(SB)이 회로 패드들(CF-PD)과 비중첩하는 비본딩 영역(NA)에 중첩한 경우에 대한 파악이 용이해질 수 있다. 그 결과, 도전성 접착 부재(SF-F)를 통해 표시패널(DP)과 회로기판(CF)을 본딩하는 공정 시간이 전반적으로 축소될 수 있다.
표시패널(DP)의 구동 패드들(DP-CPD)이 본딩 영역(CA)에 정렬된 도전 입자들(SB)에 본딩하는 공정을 진행함으로써, 도전 입자들(SB)이 구동 패드들(DP-CPD) 상에 용이하게 본딩될 수 있다. 따라서, 도전 입자들(SB)이 회로 패드들(CF-PD) 사이 또는 구동 패드들(DP-CPD) 사이에 비중첩한 구조를 가짐으로써, 회로 패드들(CF-PD) 또는 구동 패드들(DP-CPD) 간의 쇼트가 방지될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 정렬되기 이전의 제2 도전성 접착 부재 및 표시패널을 보여주는 단면도이다. 도 11은 본 발명의 다른 실시 예에 따른 정렬된 제2 도전성 접착 부재 및 표시패널을 보여주는 단면도이다. 도 12는 본 발명의 다른 실시 예에 따른 표시장치의 단면도이다.
도 10에 도시된 표시패널(DP)은 도 6에 도시된 표시패널(DP)과 비교하여, 제2 절연층(IL2) 상에 배치된 제3 절연층(IL3)을 더 포함할 수 있다. 제3 절연층(IL3)은 구동 패드들(DP-CPD)을 외부에 노출하며 제2 절연층(IL2) 상에 배치되고, 유기층일 수 있다. 본 명세서에서, 제3 절연층(IL3)은 보조 절연층으로 설명될 수 있다.
이하, 도 10 내지 도 12를 통해선, 표시패널(DP)에 도전성 접착 부재(SF-F)가 먼저 본딩된 이후, 도전성 접착 부재(SF-F) 및 회로기판(CF)을 본딩하는 공정에 대해 설명된다.
자세하게, 도 10을 참조하면, 도전성 접착 부재(SF-F)가 표시패널(DP) 상에 먼저 본딩될 수 있다. 이 경우, 도전성 접착 부재(SF-F)는 제3 절연층(IL3) 상에 배치될 수 있다. 이 때, 도전 입자들(SB)은 비정렬된 구조를 가질 수 있다.
본 발명에 따르면, 구조물(HM)이 도전성 접착 부재(SF-F) 상에 배치되어, 도전성 접착 부재(SF-F)를 가압할 수 있다. 예를 들어, 구조물(HM)은 투명한 성질을 갖는 사파이어 또는 석영일 수 있다.
이후, 외부 적외선 레이저(IR)가 도전성 접착 부재(SF-F) 상에 배치된 구조물(HM)을 투과하여 도전성 접착 부재(SF-F)에 조사될 수 있다.
본 발명에 따르면, 접착층(ALY)에 비정렬된 도전 입자들(SB)은 솔더로 이뤄지며, 외부 적외선 레이저(IR)에 의해 전달된 열에 의해 구동 패드들(DP-CPD) 상으로 정렬될 수 있다. 그 결과, 도 11에 도시된 바와 같이, 도전 입자들(SB)이 구동 패드들(DP-CPD)에 정렬된 구조를 가질 수 있다. 즉, 도전 입자들(SB)은 구동 패드들(DP-CPD)에 중첩한 구조를 가질 수 있다.
특히, 제2 절연층(IL2) 및 제3 절연층(IL3)에 의해 구동 패드들(DP-CPD)에 중첩한 영역은 제3 절연층(IL3)으로부터 함몰된 공간일 수 있다. 즉, 각 구동 패드 상에 배치된 도전 입자들은 제2 절연층(IL2) 및 제3 절연층(IL3)에 의해 상기 함몰된 공간에 배치될 수 있다. 그 결과, 구동 패드들(DP-CPD) 중 어느 하나의 구동 패드 상에 배치된 도전 입자들 및 이웃한 다른 하나의 구동 패드 상에 배치된 도전 입자들 간의 쇼트가 방지될 수 있다.
도 12를 참조하면, 도전성 접착 부재(SF-F)가 표시패널(DP)의 구동 패드들(DP-CPD) 상에 본딩된 이후, 회로기판(CF)이 도전성 접착 부재(SF-F)에 본딩될 수 있다. 이 경우, 도전 입자들(SB)은 구동 패드들(DP-CPD) 상에 정렬된 상태일 수 있다. 그 결과, 회로기판(CF)의 회로 패드들(CF-PD)이 구동 패드들(DP-CPD)과 마주보게 정렬된 이후, 도전 입자들(SB)에 본딩될 수 있다. 이후, 충진제(FY)가 도전성 접착 부재(SF-F) 및 베이스층(CF-BS) 사이에 충진될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
DP: 표시패널
SUB: 기판
IL1: 제1 절연층
IL2: 제2 절연층
IL3: 제3 절연층
DP-PD: 제1 구동 패드
DP-CPD: 제2 구동 패드
CPD1: 제1 패드
CPD2: 제2 패드
CF: 회로기판
CF-PD: 회로 패드
CF-P1: 제1 회로 패드
CF-P2: 제2 회로 패드
SF: 도전성 접착 부재
ALY: 접착층
SB: 도전 입자

Claims (20)

  1. 표시기판;
    상기 표시기판 상에 배치된 구동 패드;
    상기 구동 패드를 노출하며 상기 표시기판 상에 배치된 절연층;
    상기 구동 패드와 중첩하는 회로 패드를 포함한 회로기판; 및
    상기 회로기판 및 상기 절연층 사이에 배치되고, 상기 구동 패드와 상기 회로 패드를 전기적으로 연결하는 복수 개의 도전 입자들을 포함한 도전성 접착 부재를 포함하고,
    상기 구동 패드는,
    상기 표시기판 상에 배치된 제1 패드; 및
    상기 제1 패드 상에 배치되며 상기 제1 패드를 노출하는 개구부를 포함한 제2 패드를 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 도전 입자들 중 적어도 하나는 상기 개구부를 통해 상기 제1 패드에 접촉하는 표시장치.
  3. 제 1 항에 있어서,
    상기 도전 입자들 각각은 솔더인 것을 특징으로 하는 표시장치.
  4. 제 3 항에 있어서,
    상기 제1 패드 및 상기 제2 패드는 서로 다른 물질을 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 패드는 금속이며, 상기 제2 패드는 투명 전도층인 것을 특징으로 하는 표시장치.
  6. 제 1 항에 있어서,
    상기 도전성 접착 부재는,
    상기 구동 패드에 중첩한 본딩 영역 및 상기 본딩 영역에 인접하며 상기 구동 패드에 비중첩한 비본딩 영역을 정의하는 접착층을 더 포함하는 표시장치.
  7. 제 6 항에 있어서,
    상기 도전 입자들은 상기 구동 패드 및 상기 회로 패드 사이에 배치되는 표시장치.
  8. 제 6 항에 있어서,
    상기 도전 입자들은 상기 비본딩 영역에 비중첩하는 표시장치.
  9. 제 6 항에 있어서,
    상기 접착층 및 상기 회로기판 사이에 배치된 충진제를 더 포함하는 표시장치.
  10. 제 6 항에 있어서,
    상기 회로기판은 상기 회로 패드를 지지하는 베이스층을 더 포함하고,
    상기 회로 패드는,
    상기 베이스층 상에 배치된 제1 회로 패드; 및
    상기 제1 회로 패드를 커버하며 상기 베이스층 상에 배치된 제2 회로 패드를 포함하는 표시장치.
  11. 제 10 항에 있어서,
    상기 제2 회로 패드는 상기 제1 회로 패드 보다 낮은 두께를 가지며,
    상기 도전 입자들은 상기 제2 회로 패드에 접촉하는 표시장치.
  12. 제 6 항에 있어서,
    상기 구동 패드를 노출하며 상기 절연층 상에 배치된 보조 절연층을 더 포함하고,
    상기 접착층은 상기 보조 절연층 및 상기 회로기판 사이에 배치되는 표시장치.
  13. 제 12 항에 있어서,
    상기 접착층 및 상기 회로기판 사이에 배치된 충진제를 더 포함하는 표시장치.
  14. 회로기판의 회로 패드 상에 복수 개의 도전 입자들을 포함한 도전성 접착 부재를 배치하는 단계;
    상기 회로 패드를 통해 상기 도전 입자들이 상기 회로 패드에 중첩하게 정렬시키는 단계;
    상기 회로 패드 상에 정렬된 상기 도전 입자들 및 표시패널의 구동 패드를 서로 마주시키는 단계; 및
    상기 회로기판을 가압함으로써 상기 도전 입자들을 통해 상기 회로 패드 및 상기 표시패널의 구동 패드를 전기적으로 연결시키는 단계를 포함하는 표시장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 도전성 접착 부재 및 상기 회로기판 사이에 충진제를 채우는 단계; 및
    상기 충진제를 경화시키는 단계를 더 포함하는 표시장치의 제조 방법.
  16. 제 14 항에 있어서,
    상기 회로 패드는 친수성을 갖는 표시장치의 제조 방법.
  17. 제 14 항에 있어서,
    상기 도전 입자들 각각은 솔더로 제공되고,
    상기 도전 입자들은 상기 구동 패드 및 상기 회로 패드 사이에 배치되는 표시장치의 제조 방법.
  18. 제 14 항에 있어서,
    상기 구동 패드는 제1 패드 및 상기 제1 패드 상에 배치되며 상기 제1 패드와 다른 물질을 가지며 상기 제1 패드를 노출하는 개구부를 포함한 제2 패드를 포함하고,
    상기 도전 입자들 중 적어도 하나는 상기 개구부를 통해 상기 제1 패드에 접촉하는 표시장치의 제조 방법.
  19. 표시패널의 구동 패드 상에 복수 개의 도전 입자들을 포함한 도전성 접착 부재를 배치하는 단계;
    상기 도전 입자들을 상기 구동 패드에 중첩하게 정렬시키는 단계;
    상기 구동 패드 상에 정렬된 상기 도전 입자들 및 회로기판의 회로 패드를 서로 마주시키는 단계; 및
    상기 회로기판을 가압함으로써 상기 도전 입자들을 통해 상기 회로 패드 및 상기 표시패널의 구동 패드를 전기적으로 연결시키는 단계를 포함하는 표시장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 도전 입자들은 적외선 레이저를 통해 상기 구동 패드에 중첩하게 정렬되는 표시장치의 제조 방법.

KR1020200065832A 2020-06-01 2020-06-01 표시장치 및 이의 제조 방법 KR20210149265A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200065832A KR20210149265A (ko) 2020-06-01 2020-06-01 표시장치 및 이의 제조 방법
US17/316,716 US20210375804A1 (en) 2020-06-01 2021-05-11 Display device and method of manufacturing the same
CN202110611257.0A CN113763867A (zh) 2020-06-01 2021-06-01 显示装置和制造该显示装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200065832A KR20210149265A (ko) 2020-06-01 2020-06-01 표시장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20210149265A true KR20210149265A (ko) 2021-12-09

Family

ID=78705313

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200065832A KR20210149265A (ko) 2020-06-01 2020-06-01 표시장치 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US20210375804A1 (ko)
KR (1) KR20210149265A (ko)
CN (1) CN113763867A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11706960B2 (en) 2020-06-01 2023-07-18 Samsung Display Co., Ltd. Display device and method of manufacturing the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210152066A (ko) * 2020-06-05 2021-12-15 삼성디스플레이 주식회사 표시장치 및 이의 제조 방법
KR20220062156A (ko) * 2020-11-06 2022-05-16 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4564113B2 (ja) * 1998-11-30 2010-10-20 株式会社東芝 微粒子膜形成方法
US9401319B2 (en) * 2011-06-09 2016-07-26 Mitsubishi Electric Corporation Semiconductor device
WO2014112541A1 (ja) * 2013-01-17 2014-07-24 積水化学工業株式会社 電子部品用硬化性組成物、接続構造体及び接続構造体の製造方法
KR102341124B1 (ko) * 2017-09-26 2021-12-22 삼성디스플레이 주식회사 전자패널, 표시장치, 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11706960B2 (en) 2020-06-01 2023-07-18 Samsung Display Co., Ltd. Display device and method of manufacturing the same

Also Published As

Publication number Publication date
US20210375804A1 (en) 2021-12-02
CN113763867A (zh) 2021-12-07

Similar Documents

Publication Publication Date Title
KR20190036008A (ko) 전자패널, 표시장치, 및 그 제조 방법
KR20210149265A (ko) 표시장치 및 이의 제조 방법
US20230165086A1 (en) Circuit board and display device including the same
US11150752B2 (en) Display device and portable device including the same
US20210223910A1 (en) Electronic panel and display device including the same
US10949018B2 (en) Display module and display device having the same
US11762521B2 (en) Display device and a method of fabricating the same
KR20210149269A (ko) 표시장치 및 이의 제조 방법
KR102635524B1 (ko) 표시장치 및 이의 제조 방법
KR20200115757A (ko) 회로기판 및 이의 제조방법
KR20200138509A (ko) 표시 장치 및 표시 장치 제조 방법
KR20210008231A (ko) 표시 장치 및 표시 장치 제조방법
EP3772669B1 (en) Display device
KR20210054619A (ko) 접착 부재 및 이를 포함한 표시장치
KR20210101359A (ko) 전자패널 및 이를 포함한 표시장치
KR20210027579A (ko) 표시장치 및 이의 제조 방법
KR20210076299A (ko) 표시 장치 및 입력 센서
KR20210094195A (ko) 접착 부재, 이를 포함한 표시장치, 및 표시장치의 제조 방법
KR20210152066A (ko) 표시장치 및 이의 제조 방법
KR20220058784A (ko) 표시장치의 제조 방법
KR20210090753A (ko) 표시패널, 표시패널의 제조 방법, 및 이를 포함한 표시장치
US11237681B2 (en) Input sensing panel and display apparatus including the same
US20240057414A1 (en) Display device and manufacturing method for the same
CN112736115A (zh) 制作电路板的方法和包含电路板的显示装置
CN115440774A (zh) 显示设备