KR20200138509A - 표시 장치 및 표시 장치 제조 방법 - Google Patents

표시 장치 및 표시 장치 제조 방법 Download PDF

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Abstract

표시 장치는 제1 영역 및 제2 영역을 포함하는 표시 패널, 및 상기 제2 영역 아래에 배치된 제1 모듈을 포함하고, 상기 표시 패널은 베이스층, 상기 베이스층 위에 배치된 회로층, 상기 회로층과 전기적으로 연결되며 상기 제1 영역에 배치된 제1 화소 전극, 상기 회로층과 전기적으로 연결되며 상기 제2 영역에 배치된 제2 화소 전극, 상기 회로층 위에 배치되며 상기 제1 화소 전극에 인접하여 배치된 제1 적층 구조, 및 상기 회로층 위에 배치되며 상기 제2 화소 전극에 인접하여 배치되고 상기 제1 적층 구조와 상이한 제2 적층 구조를 포함할 수 있다.

Description

표시 장치 및 표시 장치 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD FOR DISPLAY DEVICE}
본 발명은 표시 장치 및 표시 장치 제조 방법에 관한 것이다.
표시 장치는 영상을 표시하는 표시 패널, 외부 입력을 감지하는 입력감지부재, 및 전자 모듈과 같이 다양한 전자 부품들로 구성된 장치일 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다. 표시 패널은 영상을 생성하는 발광 소자를 포함한다. 입력감지부재는 외부 입력을 감지하기 위한 감지 전극들을 포함할 수 있다. 전자 모듈은 카메라, 적외선 감지 센서, 및 근접 센서 등을 포함할 수 있다.
전자 모듈은 표시 패널 아래에 배치될 수 있다. 전자 모듈과 중첩하는 표시 패널의 일부분에는 홀이 제공될 수 있다. 레이저를 이용하여 표시 패널의 일부 구성들을 제거하여 상기 홀을 형성할 수 있다. 레이저 공정 중에 파티클이 발생하거나, 열에 의한 표시 패널의 형상 변형이 발생할 수 있다.
본 발명은 불량률이 감소된 표시 장치 및 표시 장치 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 제1 투과율을 갖는 제1 영역 및 상기 제1 투과율보다 높은 제2 투과율을 갖는 제2 영역을 포함하는 표시 패널, 및 상기 제2 영역 아래에 배치된 제1 모듈을 포함하고, 상기 표시 패널은 베이스층, 상기 베이스층 위에 배치된 회로층, 상기 회로층과 전기적으로 연결되며 상기 제1 영역에 배치된 제1 화소 전극, 상기 회로층과 전기적으로 연결되며 상기 제2 영역에 배치된 제2 화소 전극, 상기 회로층 위에 배치되며 상기 제1 화소 전극에 인접하여 배치된 제1 적층 구조, 및 상기 회로층 위에 배치되며 상기 제2 화소 전극에 인접하여 배치되고 상기 제1 적층 구조와 상이한 제2 적층 구조를 포함할 수 있다.
상기 제1 적층 구조는 상기 회로층 위에 배치되며 상기 제1 화소 전극의 적어도 일부를 노출시키는 제1 중간층 및 상기 제1 중간층 위에 배치된 제1 스페이서를 포함하고, 평면 상에서 상기 제1 스페이서의 면적은 상기 제1 중간층의 면적보다 작을 수 있다.
상기 제2 적층 구조는 상기 회로층 위에 배치되며 상기 제2 화소 전극을 커버하는 제2 중간층 및 상기 제2 중간층 위에 배치된 제2 스페이서를 포함할 수 있다.
상기 평면 상에서 상기 제2 중간층의 면적은 상기 제2 스페이서의 면적과 동일할 수 있다.
상기 제1 중간층 및 상기 제2 중간층은 동일한 물질을 포함하며, 동일한 층 상에 배치될 수 있다.
상기 제1 적층 구조의 제1 최대 두께는 상기 제2 적층 구조의 제2 최대 두께보다 클 수 있다.
상기 제2 적층 구조는 상기 제1 중간층과 동일한 층 상에 배치된 제2 중간층을 포함할 수 있다.
상기 표시 패널은 상기 제2 투과율보다 높은 제3 투과율을 갖는 제3 영역을 더 포함하고, 상기 표시 장치는 상기 제3 영역 아래에 배치된 제2 모듈을 더 포함하고, 상기 표시 패널은 상기 회로층과 전기적으로 연결되며 상기 제3 영역에 배치된 제3 화소 전극을 더 포함할 수 있다.
상기 제3 영역에는 상기 제1 중간층 및 상기 제1 스페이서가 미배치될 수 있다.
상기 제1 적층 구조는 m개의 층을 포함하고, 상기 제2 적층 구조는 n개의 층을 포함하고, 상기 m은 상기 n보다 클 수 있다.
상기 표시 패널은 공통 전극을 더 포함하고, 상기 공통 전극은 제1 홀 및 제2 홀을 포함할 수 있다.
상기 제1 홀 및 상기 제2 홀은 상기 제2 영역에 배치될 수 있다.
상기 제2 영역은 광을 제공하는 제1 서브 영역 및 상기 광을 제공하지 않는 제2 서브 영역을 포함하고, 상기 제1 홀은 상기 제1 서브 영역에 배치되고, 상기 제2 홀은 상기 제2 서브 영역에 배치될 수 있다.
상기 제2 화소 전극은 상기 제2 서브 영역에 배치될 수 있다.
상기 표시 패널은 상기 제1 서브 영역에 배치된 제4 화소 전극 및 상기 회로층 위에 배치되며 상기 제4 화소 전극에 인접하여 배치된 제3 적층 구조를 더 포함하고, 상기 제3 적층 구조는 상기 제1 적층 구조와 동일할 수 있다.
상기 제3 적층 구조는 상기 제4 화소 전극의 적어도 일부를 노출시키는 중간층 및 상기 중간층 위에 배치된 스페이서를 포함하고, 상기 제1 홀은 상기 스페이서 위에 정의될 수 있다.
본 발명의 일 실시예에 따른 표시 장치 제조 방법은 베이스층을 형성하는 단계, 상기 베이스층 위에 회로층을 형성하는 단계, 상기 회로층 위에 제1 화소 전극 및 제2 화소 전극을 형성하는 단계, 상기 제1 화소 전극과 인접한 영역에 제1 적층 구조를 형성하는 단계, 상기 제2 화소 전극과 인접한 영역에 상기 제1 적층 구조와 상이한 제2 적층 구조를 형성하는 단계, 상기 제1 적층 구조 및 상기 제2 적층 구조를 커버하는 공통 전극을 형성하는 단계, 및 스탬핑 공정을 이용하여 상기 제2 적층 구조 위에 배치된 상기 공통 전극의 일부분을 제거하는 단계를 포함할 수 있다.
상기 회로층 위에 제3 화소 전극을 형성하는 단계, 상기 제3 화소 전극과 인접한 영역에 상기 제1 적층 구조와 동일한 제3 적층 구조를 형성하는 단계, 및 상기 스탬핑 공정을 이용하여 상기 제3 적층 구조 위에 배치된 상기 공통 전극의 일부분을 제거하는 단계를 더 포함하고, 상기 제2 적층 구조 및 상기 제3 적층 구조 위에 배치된 상기 공통 전극의 일부분들은 동시에 제거될 수 있다.
상기 제2 적층 구조를 구성하는 층의 개수와 상기 제1 적층 구조를 구성하는 층의 개수는 서로 상이할 수 있다.
상기 제1 적층 구조를 구성하는 층의 형상과 상기 제2 적층 구조를 구성하는 층의 형상은 상이할 수 있다.
상술한 바에 따르면, 스탬핑 공정을 이용하여 공통 전극의 일부를 제거함으로써, 제조 공정상의 불량률을 감소시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 결합 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 표시 장치의 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 도 4의 AA' 영역을 확대하여 도시한 평면도이다.
도 6은 도 4의 BB' 영역을 확대하여 도시한 평면도이다.
도 7은 도 4의 CC' 영역을 확대하여 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 확대하여 도시한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 스탬퍼 유닛의 사시도이다.
도 17a 및 도 17b는 본 발명의 일 실시예에 따른 표시 장치 제조 방법 중 일부 단계를 도시한 단면도들이다.
도 18a 및 도 18b는 본 발명의 일 실시예에 따른 표시 장치 제조 방법 중 일부 단계를 도시한 단면도들이다.
도 19a 및 도 19b는 본 발명의 일 실시예에 따른 표시 장치 제조 방법 중 일부 단계를 도시한 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 결합 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 1a 및 도 1b를 참조하면, 표시 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시 장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시 장치(EA)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 휴대용 전자 기기, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 적용될 수 있음은 물론이다. 본 실시예에서, 표시 장치(EA)는 스마트 폰으로 예시적으로 도시되었다.
표시 장치(EA)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1a에서 영상(IM)의 일 예로 시계창 및 아이콘들이 도시되었다. 영상(IM)이 표시되는 표시면(FS)은 표시 장치(EA)의 전면(front surface)과 대응될 수 있으며, 윈도우 패널(WP)의 전면과 대응될 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR3, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(EA)는 외부에서 인가되는 사용자의 입력을 감지할 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 표시 장치(EA)는 표시 장치(EA)의 구조에 따라 표시 장치(EA)의 측면이나 배면에 인가되는 사용자의 입력을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시 장치(EA)는 윈도우 패널(WP), 반사 방지 패널(RPP), 표시 모듈(DM), 제1 및 제2 모듈들(SS1, SS2), 및 하우징(HU)을 포함할 수 있다. 본 실시예에서, 윈도우 패널(WP)와 하우징(HU)은 결합되어 표시 장치(EA)의 외관을 구성한다.
윈도우 패널(WP)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우 패널(WP)은 유리 또는 플라스틱을 포함할 수 있다. 윈도우 패널(WP)은 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우 패널(WP)은 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
윈도우 패널(WP)의 전면(FS)은 상술한 바와 같이, 표시 장치(EA)의 전면을 정의한다. 전면(FS)은 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다.
투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다. 본 발명의 일 실시예에 따른 윈도우 패널(WP)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
반사 방지 패널(RPP)은 윈도우 패널(WP) 아래에 배치될 수 있다. 반사 방지 패널(RPP)은 윈도우 패널(WP)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에서, 반사 방지 패널(PRR)은 생략되거나, 표시 모듈(DM) 내에 내장될 수 있다.
표시 모듈(DM)은 영상(IM)을 표시하고 외부 입력을 감지할 수 있다. 표시 모듈(DM)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함하는 전면(IS)을 포함한다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다.
본 실시예에서, 액티브 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부 입력이 감지되는 영역일 수 있다. 투과 영역(TA)은 적어도 액티브 영역(AA)과 중첩한다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부 입력을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 영상(IM)이 표시되는 영역과 외부 입력이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
본 실시예에서, 표시 모듈(DM)은 액티브 영역(AA) 및 주변 영역(NAA)이 윈도우 패널(WP)를 향하는 평탄한 상태로 조립된다. 다만 이는 예시적으로 도시한 것이고, 표시 모듈(DM)의 주변 영역(NAA)의 일부분은 휘어질 수 있다. 이 때, 주변 영역(NAA) 중 일부는 표시 장치(EA)의 배면을 향하게 되어, 표시 장치(EA) 전면에서의 베젤 영역(BZA)이 감소될 수 있다. 또는, 표시 모듈(DM)은 액티브 영역(AA)의 일부도 휘어진 상태로 조립될 수도 있다.
표시 모듈(DM)은 표시 패널(DP), 입력 감지층(ISL), 및 구동 회로(DC)를 포함할 수 있다.
표시 패널(DP)은 실질적으로 영상(IM)을 생성하는 구성일 수 있다. 표시 패널(DP)이 생성하는 영상(IM)은 투과 영역(TA)을 통해 외부에서 사용자에게 시인된다.
입력 감지층(ISL)은 외부에서 인가되는 외부 입력을 감지한다. 상술한 바와 같이, 입력 감지층(ISL)은 윈도우 패널(WP)에 제공되는 외부 입력을 감지할 수 있다.
구동 회로(DC)는 표시 패널(DP) 및 입력 감지층(ISL)과 전기적으로 연결된다. 구동 회로(DC)는 메인 회로 기판(MB), 제1 회로 기판(CF1), 및 제2 회로 기판(CF2)을 포함한다.
제1 회로 기판(CF1) 및 제2 회로 기판(CF2)은 연성회로필름일 수 있다. 제1 회로 기판(CF1)은 표시 패널(DP)에 신호를 제공하고, 제2 회로 기판(CF2)은 입력 감지층(ISL)을 구동하기 위한 전기적 신호를 제공할 수 있다. 다만 본 발명의 다른 일 실시예에서, 제1 회로 기판(CF1)은 제2 회로 기판(CF2)은 단일의 기판으로 치환될 수 있다. 또한, 본 발명의 다른 일 실시예에서, 제1 회로 기판(CF1) 및 제2 회로 기판(CF2)은 생략되고, 메인 회로 기판(MB)이 표시 패널(DP) 및 입력 감지층(ISL)에 직접 연결될 수도 있다.
메인 회로 기판(MB)은 표시 모듈(DM)을 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 제1 회로 기판(CF1)과 제2 회로 기판(CF2)은 각각 메인 회로 기판(MB)에 접속될 수 있다. 본 발명에 따르면, 하나의 메인 회로 기판(MB)을 통해 표시 모듈(DM)을 용이하게 제어할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 표시 모듈(DM)에 있어서, 표시 패널(DP)과 입력 감지층(ISL)은 서로 다른 메인 회로 기판에 연결될 수도 있고, 제1 회로 기판(CF1)과 제2 회로 기판(CF2) 중 어느 하나는 메인 회로 기판(MB)에 연결되지 않을 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 및 제2 모듈(SS1, SS2)은 표시 모듈(DM) 아래에 배치될 수 있다. 제1 및 제2 모듈들(SS1, SS2)은 표시 패널(DP) 아래에 배치될 수 있다. 평면 상에서 제1 및 제2 모듈들(SS1, SS2)은 액티브 영역(AA)과 중첩하여 배치될 수 있다. 따라서, 베젤 영역(BZA)에 제1 및 제2 모듈들(SS1, SS2)이 배치될 공간이 생략될 수 있고, 베젤 영역(BZA)의 면적의 증가가 방지될 수 있다.
제1 및 제2 모듈들(SS1, SS2)은 투과 영역(TA)을 통해 전달되는 외부 입력을 수신하거나, 투과 영역(TA)을 통해 출력을 제공할 수 있다. 제1 및 제2 모듈들(SS1, SS2) 각각은 적외선 감지 센서, 근접 센서, 카메라, 스피커, 광 감지 센서, 또는 열 감지 센서일 수 있으나, 이에 제한되는 것은 아니다.
하우징(HU)은 윈도우 패널(WP)와 결합된다. 하우징(HU)은 윈도우 패널(WP)와 결합되어 표시 모듈(DM) 및 제1 및 제2 모듈(SS1, SS2)이 수용될 공간을 제공할 수 있다.
하우징(HU)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HU)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HU)은 내부 공간에 수용된 표시 장치(EA)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 표시 장치의 단면도들이다.
도 2a 내지 도 2d는 제1 방향(DR1)과 제3 방향(DR3)이 정의하는 단면을 도시하였다. 도 2a 내지 도 2d는 표시 장치(EA)를 구성하는 기능성 부재들의 적층관계를 설명하기 위해 단순하게 도시되었다.
본 발명의 일 실시예에 따른 표시 장치(EA)는 표시 패널, 입력 감지 센서, 반사 방지 부재(anti-reflector), 및 윈도우를 포함할 수 있다. 표시 패널, 입력 감지 센서, 반사 방지 부재, 및 윈도우 중 적어도 일부의 구성들은 연속공정에 의해 형성되거나, 적어도 일부의 구성들은 접착부재를 통해 서로 결합될 수 있다. 도 2a 내지 도 2d에는 접착부재로써 광학 투명 접착부재(OCA)가 예시적으로 도시되었다. 이하에서 설명되는 접착부재는 통상의 접착제 또는 점착제를 포함할 수 있다. 본 발명의 일 실시예에서 반사 방지 부재 및 윈도우는 다른 구성으로 대체되거나 생략될 수 있다.
도 2a 내지 도 2d에 있어서, 입력 감지 센서, 반사 방지 부재, 및 윈도우 중 다른 구성과 연속공정을 통해 형성된 해당 구성은 "층"으로 표현된다. 입력 감지 센서, 반사 방지 부재, 및 윈도우 중 다른 구성과 접착부재를 통해 결합된 구성은 "패널"로 표현된다. 패널은 베이스면을 제공하는 베이스층, 예컨대 합성수지 필름, 복합재료 필름, 유리 기판 등을 포함하지만, "층"은 상기 베이스층이 생략될 수 있다. 다시 말해, "층"으로 표현되는 상기 유닛들은 다른 유닛이 제공하는 베이스면 상에 배치된다.
이하, 입력 감지 센서, 반사 방지 부재, 윈도우는 베이스층의 유/무에 따라 입력 감지 패널(ISP), 반사 방지 패널(RPP), 윈도우 패널(WP) 또는 입력 감지층(ISL), 반사 방지층(RPL), 윈도우층(WL)로 지칭될 수 있다.
도 2a에 도시된 것과 같이, 표시 장치(EA)는 표시 패널(DP), 입력 감지층(ISL), 반사 방지 패널(RPP), 및 윈도우 패널(WP)을 포함할 수 있다. 입력 감지층(ISL)은 표시 패널(DP)에 직접 배치된다. 본 명세서에서 "B의 구성이 A의 구성 상에 직접 배치된다"는 것은 A의 구성과 B의 구성 사이에 별도의 접착층/접착 부재가 배치되지 않는 것을 의미한다. B 구성은 A 구성이 형성된 이후에 A구성이 제공하는 베이스면 상에 연속공정을 통해 형성된다.
표시 패널(DP)과 표시 패널(DP) 상에 직접 배치된 입력 감지층(ISL)을 포함하여 표시 모듈(DM)로 정의될 수 있다. 표시 모듈(DM)과 반사 방지 패널(RPP) 사이, 반사 방지 패널(RPP)과 윈도우 패널(WP) 사이 각각에 광학 투명 접착부재(OCA)가 배치된다.
표시 패널(DP)은 영상을 생성하고, 입력 감지층(ISL)은 외부입력(예컨대, 터치 이벤트)의 좌표정보를 획득한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시 모듈(DM)은 표시 패널(DP)의 하면에 배치된 보호부재를 더 포함할 수 있다. 보호부재와 표시 패널(DP)은 접착부재를 통해 결합될 수 있다. 이하에서 설명되는 도 2b 내지 도 2d의 표시 장치들(EA) 역시 보호부재를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기발광 표시 패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
반사 방지 패널(RPP)은 윈도우 패널(WP)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사 방지 패널(RPP)은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고,
Figure pat00001
/2 위상지연자 및/또는
Figure pat00002
/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입으로, 연신형 합성수지 필름을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자(retarder) 및 편광자(polarizer) 자체 또는 보호필름이 반사 방지 패널(RPP)의 베이스층으로 정의될 수 있다.
본 발명의 일 실시예에 따른 반사 방지 패널(RPP)은 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 갖는다. 표시 패널(DP)에 포함된 화소들의 발광컬러들을 고려하여 컬러필터들의 배열이 결정될 수 있다. 반사 방지 패널(RPP)은 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반사 방지 패널(RPP)은 상쇄간섭 구조물을 포함할 수 있다. 예컨대, 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 수 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소된다.
본 발명의 일 실시예에 따른 윈도우 패널(WP)은 베이스층(WP-BS)및 차광패턴(WP-BZ)을 포함한다. 베이스층(WP-BS)는 유리 기판 및/또는 합성수지 필름 등을 포함할 수 있다. 베이스층(WP-BS)은 단층으로 제한되지 않는다. 베이스층(WP-BS)은 접착부재로 결합된 2 이상의 필름들을 포함할 수도 있다.
차광패턴(WP-BZ)은 베이스층(WP-BS)에 부분적으로 중첩한다. 차광패턴(WP-BZ)은 베이스층(WP-BS)의 배면에 배치되고, 차광패턴(WP-BZ)은 실질적으로 표시 장치(EA)의 베젤 영역(BZA)을 정의할 수 있다. 차광패턴(WP-BZ)이 미배치된 영역은 표시 장치(EA)의 투과 영역(TA)을 정의할 수 있다. 윈도우 패널(WP)로 한정할 때, 차광패턴(WP-BZ)이 배치된 영역은 윈도우 패널(WP)의 차광영역으로 정의되고, 차광패턴(WP-BZ)이 미배치된 영역은 윈도우 패널(WP)의 투과영역으로 정의된다.
차광패턴(WP-BZ)은 다층구조를 가질 수 있다. 다층구조는 유색의 컬러층과 검정의 차광층을 포함할 수 있다. 유색의 컬러층과 검정의 차광층은 증착, 인쇄, 코팅 공정을 통해 형성될 수 있다. 별도로 도시하지는 않았으나, 윈도우 패널(WP)은 베이스층(WP-BS)의 전면에 배치된 기능성 코팅층을 더 포함할 수 있다. 기능성 코팅층은 지문 방지층, 반사 방지층, 및 하드 코팅층 등을 포함할 수 있다. 이하에서 참조되는 도 2b 내지 도 2d에 있어서, 윈도우 패널(WP) 및 윈도우층(WL)은 베이스층(WP-BS) 및 차광패턴(WP-BZ)의 구분 없이 간략히 도시되었다.
도 2b 및 도 2c에 도시된 것과 같이, 표시 장치(EA)는 표시 패널(DP), 입력 감지 패널(ISP), 반사 방지 패널(RPP), 및 윈도우 패널(WP)을 포함할 수 있다. 입력 감지 패널(ISP)과 반사 방지 패널(RPP)의 적층 순서는 변경될 수 있다.
도 2d에 도시된 것과 같이, 표시 장치(EA)는 표시 패널(DP), 입력 감지층(ISL), 반사 방지층(RPL), 및 윈도우층(WL)을 포함할 수 있다. 도 2a에 도시된 표시 장치(EA) 대비 광학 투명 접착 부재들(OCA)이 생략되고, 표시 패널(DP)에 제공하는 베이스면 상에 입력 감지층(ISL), 반사 방지층(RPL), 및 윈도우층(WL)이 연속공정으로 형성되었다. 입력 감지층(ISL)과 반사 방지층(RPL)의 적층 순서는 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3을 참조하면, 표시 패널(DP)은 베이스층(BL), 회로층(ML), 발광 소자층(EL), 봉지층(CL) 및 결합 부재(SLM)를 포함할 수 있다.
베이스층(BL) 및 봉지층(CL) 각각은 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
회로층(ML)은 베이스층(BL) 위에 배치될 수 있다. 회로층(ML)은 복수의 절연층들, 복수의 도전층들 및 반도체층을 포함할 수 있다. 회로층(ML)의 복수의 도전층들은 신호 배선들 또는 화소의 제어 회로를 구성할 수 있다.
발광 소자층(EL)은 회로층(ML) 위에 배치될 수 있다. 발광 소자층(EL)은 광을 발생하는 층일 수 있다. 예를 들어, 발광 소자층(EL)은 유기 발광 다이오드들을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 발광 소자층(EL)은 무기 발광 다이오드들, 또는 유기-무기 발광 다이오드들을 포함할 수도 있다.
봉지층(CL)은 발광 소자층(EL) 위에 배치될 수 있다. 봉지층(CL)과 발광 소자층(EL) 사이에는 소정의 공간(PIL)이 정의될 수도 있다. 상기 공간은 비활성 기체로 충진될 수 있다.
베이스층(BL)과 봉지층(CL) 사이에는 결합 부재(SLM)가 배치될 수 있다. 결합 부재(SLM)는 베이스층(BL)과 봉지층(CL)을 결합할 수 있다. 결합 부재(SLM)는 광 경화성 수지 또는 광 가소성 수지와 같은 유기물을 포함하거나, 프릿 실(frit seal)과 같은 무기물을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4를 참조하면, 표시 패널(DP)은 베이스층(BL), 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL, ECL), 및 복수의 표시 패드들(PDD)을 포함할 수 있다.
도 4에는 표시 패널(DP)의 액티브 영역(AA) 및 주변 영역(NAA)이 표시되었다. 표시 패널(DP)의 액티브 영역(AA)은 영상이 표시되는 영역이고, 주변 영역(NAA)은 구동 회로나 구동 배선 등이 배치된 영역일 수 있다. 액티브 영역(AA)에는 복수의 화소들(PX)이 배치될 수 있다.
표시 패널(DP)에는 제1 영역(DA1), 제2 영역(DA2), 및 제3 영역(DA3)이 정의될 수 있다. 제1 영역(DA1), 제2 영역(DA2), 및 제3 영역(DA3)은 표시 패널(DP)의 액티브 영역(AA)을 구성할 수 있다. 제1 영역(DA1)은 제2 영역(DA2) 및 제3 영역(DA3)을 에워쌀 수 있다.
제2 영역(DA2)은 평면 상에서 제1 모듈(SS1, 도 1b 참조)과 중첩하는 영역이고, 제3 영역(DA3)은 평면 상에서 제2 모듈(SS2, 도 1b 참조)과 중첩하는 영역일 수 있다.
제1 영역(DA1)의 해상도는 제2 영역(DA2) 및 제3 영역(DA3)의 해상도와 상이할 수 있다. 예를 들어, 제2 영역(DA2)의 해상도는 제1 영역(DA1)의 해상도보다 낮을 수 있다. 제3 영역(DA3)의 해상도는 제1 영역(DA1)의 해상도보다 낮을 수 있다. 또한, 제3 영역(DA3)의 해상도는 제2 영역(DA2)의 해상도보다 더 낮을 수도 있다.
제2 영역(DA2) 및 제3 영역(DA3)의 투과율은 제1 영역(DA1)의 투과율보다 높을 수 있다. 따라서, 제2 영역(DA2) 및 제3 영역(DA3) 아래에 배치된 제1 및 제2 모듈들(SS1, SS2)로 신호의 송/수신이 용이할 수 있다.
복수의 신호 라인들(GL, DL, PL, ECL)은 화소들(PX)에 연결되어 화소들(PX)에 전기적 신호들을 전달한다. 표시 패널(DP)에 포함되는 신호 라인들 중 스캔 라인(GL), 데이터 라인(DL), 전원 라인(PL), 및 발광제어 라인(ECL)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 신호 라인들(GL, DL, PL, ECL)은 초기화 전압 라인을 더 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
전원 패턴(VDD)은 주변 영역(NAA)에 배치된다. 본 실시예에서, 전원 패턴(VDD)은 복수의 전원 라인들(PL)과 접속된다. 이에 따라, 표시 패널(DP)은 전원 패턴(VDD)을 포함함으로써, 복수의 화소들에 동일한 제1 전원 신호를 제공할 수 있다.
표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2)를 포함할 수 있다. 제1 패드(D1)는 복수로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다. 제2 패드(D2)는 전원 패턴(VDD)에 연결되어 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시 패널(DP)은 표시 패드들(PDD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 5는 도 4의 AA' 영역을 확대하여 도시한 평면도이다.
도 4 및 도 5를 참조하면, 제1 영역(DA1)은 제1 서브 영역들(AR1)로 구분될 수 있다. 제1 서브 영역들(AR1) 각각에는 적어도 하나의 화소가 배치될 수 있다. 제1 서브 영역들(AR1)은 제1 방향(DR1) 및 제2 방향(DR2) 각각을 따라 배열될 수 있다. 제1 서브 영역들(AR1)에 배치된 화소들은 광을 제공할 수 있다.
도 6은 도 4의 BB' 영역을 확대하여 도시한 평면도이다.
도 4 및 도 6을 참조하면, 제2 영역(DA2)은 제1 서브 영역(AR1') 및 제2 서브 영역(AR2)을 포함할 수 있다. 제1 서브 영역(AR1')은 도 5의 제1 서브 영역들(AR1) 중 하나와 실질적으로 유사할 수 있다.
제1 서브 영역(AR1')에는 적어도 하나의 화소가 배치되고, 제2 서브 영역(AR2)에는 적어도 하나의 결여 화소가 배치될 수 있다. 상기 결여 화소는 상기 화소를 구성하는 구성 중 일부가 생략된 화소일 수 있다. 제1 서브 영역(AR1')에 배치된 화소는 광을 제공할 수 있다. 제2 서브 영역(AR2)에 배치된 상기 결여 화소는 광을 제공하지 못할 수 있다. 즉, 제2 서브 영역(AR2)은 화소를 포함하지 않는 영역일 수 있다. 제2 서브 영역(AR2)은 저반사 영역, 투과 영역, 비표시 영역, 비발광 영역, 또는 반투과 영역 등으로 지칭될 수 있다. 제2 영역(DA2)은 영상을 제공하지 못하는 제2 서브 영역(AR2)을 포함하기 때문에 제1 영역(DA1)에 비해 해상도가 낮을 수 있다.
제1 서브 영역(AR1', 이하 제1 서브 영역들)은 복수로 제공되고, 제2 서브 영역(AR2, 이하 제2 서브 영역들)은 복수로 제공될 수 있다. 제1 서브 영역들(AR1')과 제2 서브 영역들(AR2)은 소정의 규칙을 가지고 배열될 수 있다. 도 6을 참조하면, 제1 행에서 제1 서브 영역들(AR1') 및 제2 서브 영역들(AR2)은 제1 방향(DR1)을 따라 교대로 번갈아 배열될 수 있다. 제2 행에서 제1 서브 영역들(AR1')이 제1 방향(DR1)을 따라 배열될 수 있다. 상기 제1 행과 상기 제2 행은 제2 방향(DR2)을 따라 교대로 배열될 수 있다.
도 6에서는 제1 서브 영역들(AR1')과 제2 서브 영역들(AR2)의 배열 관계를 예시적으로 도시하였다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 제2 영역(DA2)이 제1 서브 영역들(AR1')과 제2 서브 영역들(AR2)을 모두 포함하는 구조라면 다양하게 변형될 수 있을 것이다.
도 7은 도 4의 CC' 영역을 확대하여 도시한 평면도이다.
도 4 및 도 7를 참조하면, 제3 영역(DA3)은 복수의 제3 서브 영역들(AR3)로 구분될 수 있다. 복수의 제3 서브 영역들(AR3) 각각에는 결여 화소가 배치될 수 있다. 제3 영역(DA3)은 앞서 도 6에서 설명된 제1 서브 영역(AR1')을 포함하지 않을 수 있다. 따라서, 제3 영역(DA3)의 해상도는 제2 영역(DA2)의 해상도보다 낮을 수 있다. 또한, 제3 영역(DA3)의 투과율은 제2 영역(DA2)보다 높을 수 있다.
제2 영역(DA2, 도 6 참조)과 제3 영역(DA3)은 제1 영역(DA1, 도 5 참조)보다 높은 투과율을 갖는다. 따라서, 제2 영역(DA2) 및 제3 영역(DA3) 아래에 배치된 제1 모듈(SS1, 도 1b 참조), 및 제2 모듈(SS2, 도 1b 참조)의 동작 신뢰성이 향상될 수 있다.
본 발명의 일 실시예에서, 제2 영역(DA2)과 제3 영역(DA3)은 모두 제3 서브 영역들(AR3)로만 구성될 수도 있다. 또한, 본 발명의 다른 일 실시예에서, 제2 영역(DA2) 및 제3 영역(DA3) 각각은 제1 서브 영역(AR1') 및 제2 서브 영역(AR2) 모두를 포함할 수도 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 확대하여 도시한 평면도이다. 예를 들어, 도 8은 도 5에서 설명된 제1 서브 영역(AR1) 또는 도 6에서 설명된 제1 서브 영역(AR1', 이하 서브 영역)에 배치된 화소 영역들을 도시한 평면도일 수 있다.
도 8을 참조하면, 제1 서브 영역들(AR1, AR1') 각각은 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)을 포함할 수 있다. 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3) 각각은 직사각 형상을 가질 수 있다. 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)은 가로 방향으로 길게 정의될 수 있다.
표시 패널(DP, 도 4 참조)은 제1 화소 영역(PXA1)을 통해 적색 광을 제공하고, 제2 화소 영역(PXA2)을 통해 녹색 광을 제공하고, 제3 화소 영역(PXA3)을 통해 청색 광을 제공할 수 있다.
도 8에서는 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)의 배열 관계 및 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)의 형상을 예시적으로 도시하였다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)의 배열 관계 및 각각의 형상은 다양하게 변경될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다. 도 9에 도시된 영역은 제1 서브 영역(AR1)일 수 있다. 제1 서브 영역(AR1)은 제1 영역(DA1, 도 4 참조)에 포함된 영역일 수 있다.
도 4 및 도 9를 참조하면, 화소들(PX) 각각은 발광 소자(OLED) 및 화소 회로를 포함할 수 있다. 화소 회로는 복수의 트랜지스터들, 신호 라인들(GL, DL, PL, ECL), 및 커패시터를 포함할 수 있다. 도 9에서는 하나의 트랜지스터(TR)에 대해서만 도시되었다. 화소들(PX) 각각에는 화소 영역이 정의될 수 있고, 도 9 에서는 하나의 화소 영역(PXA3)이 도시되었다.
표시 패널(DP)은 베이스층(BL), 회로층(ML), 발광 소자층(EL), 및 봉지층(CL)을 포함할 수 있다. 회로층(ML)은 트랜지스터(TR) 및 복수의 절연층들(BFL, L1, L2, L3, L4)을 포함할 수 있다.
베이스층(BL) 위에는 절연층(BFL)이 배치되고, 절연층(BFL) 위에는 트랜지스터(TR)가 배치될 수 있다. 트랜지스터(TR)는 반도체층(ACL), 제어 전극(GED), 제1 전극(ED1) 및 제2 전극(ED2)을 포함할 수 있다.
반도체층(ACL)은 절연층(BFL) 위에 배치될 수 있다. 절연층(BFL)은 반도체층(ACL)에 낮은 표면 에너지를 제공하는 버퍼층일 수 있다. 이 경우, 반도체층(ACL)은 베이스층(BL)보다 절연층(BFL)에 대해 높은 접착력을 가질 수 있다. 또한, 절연층(BFL)은 반도체층(ACL)의 하면을 보호하는 배리어층일 수 있다. 이 경우, 절연층(BFL)은 베이스층(BL) 자체 또는 베이스층(BL)을 통해 유입되는 오염이나 습기 등이 반도체층(ACL)으로 침투되는 것을 차단할 수 있다. 또는, 절연층(BFL)은 베이스층(BL)을 통해 입사되는 외부 광이 반도체층(ACL)으로 입사되는 것을 차단하는 광 차단층일 수 있다. 이 경우, 절연층(BFL)은 차광 물질을 더 포함할 수 있다.
반도체층(ACL)은 폴리 실리콘 또는 아몰포스 실리콘을 포함할 수 있다. 그밖에 반도체층(ACL)은 금속 산화물 반도체를 포함할 수 있다. 반도체층(ACL)은 전자 또는 정공이 이동할 수 있는 통로역할을 하는 채널영역, 채널영역을 사이에 두고 배치된 제1 이온도핑영역 및 제2 이온도핑영역을 포함할 수 있다.
제1 절연층(L1)은 절연층(BFL) 위에 배치되며, 반도체층(ACL)을 커버할 수 있다. 제1 절연층(L1)은 무기 물질을 포함할 수 있다. 상기 무기 물질은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드 및 알루미늄옥사이드 중 적어도 어느 하나를 포함할 수 있다.
제1 절연층(L1) 위에는 제어 전극(GED)이 배치될 수 있다. 제2 절연층(L2)은 제1 절연층(L1) 위에 배치되며, 제어 전극(GED)을 커버할 수 있다. 제2 절연층(L2)은 무기 물질을 포함할 수 있다.
제2 절연층(L2) 위에는 제3 절연층(L3)이 배치될 수 있다. 제3 절연층(L3) 위에는 제1 전극(ED1) 및 제2 전극(ED2)이 배치될 수 있다. 제1 전극(ED1) 및 제2 전극(ED2)은 제1 절연층(L1), 제2 절연층(L2), 및 제3 절연층(L3)을 관통하는 관통홀들을 통해 반도체층(ACL)과 연결될 수 있다.
제4 절연층(L4)은 제3 절연층(L3) 위에 배치되며, 제1 전극(ED1) 및 제2 전극(ED2)를 커버할 수 있다. 제4 절연층(L4)은 단일층 또는 복수의 층으로 구성될 수 있다. 예를 들어, 상기 단일층은 유기층을 포함할 수 있다. 상기 복수의 층은 유기층 및 무기층이 적층되어 제공될 수 있다. 제4 절연층(L4)은 상부에 평탄면을 제공하는 평탄화층일 수 있다.
제4 절연층(L4) 위에는 발광 소자층(EL)이 배치될 수 있다. 발광 소자층(EL)은 발광 소자(OLED) 및 제1 적층 구조(ST1)를 포함할 수 있다. 발광 소자(OLED)는 제1 화소 전극(PE1), 발광층(EM), 및 공통 전극(CE)을 포함할 수 있다. 제1 화소 전극(PE1)은 제4 절연층(L4) 위에 배치되고, 제4 절연층(L4)에 정의된 관통홀을 통해 제2 전극(ED2)에 전기적으로 연결될 수 있다. 또한, 제1 화소 전극(PE1)은 제1 영역(DA1)에 배치될 수 있다.
발광층(EM)은 제1 화소 전극(PE1)위에 배치될 수 있다. 발광층(EM)은 단일 물질로 이루어진 단일층 구조, 복수의 서로 다른 물질로 이루어진 단일층 구조, 또는 복수의 서로 다른 물질로 이루어진 복수의 층으로 구성된 다층 구조를 가질 수 있다. 발광층(EM)은 유기물을 포함할 수 있다. 유기물은 통상적으로 사용하는 물질이라면 특별히 한정되지 않는다. 예를 들어, 발광층(EM)은 적색, 녹색, 또는 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다.
제1 적층 구조(ST1)는 제1 화소 전극(PE1)에 인접하여 배치될 수 있다. 제1 적층 구조(ST1)는 제1 중간층(ML1) 및 제1 스페이서(SP1)를 포함할 수 있다.
제1 중간층(ML1)은 회로층(ML) 위에 배치되어 화소 영역(PXA3)을 정의할 수 있다. 제1 중간층(ML1)은 제1 화소 전극(PE1)의 적어도 일부를 노출시키며 제4 절연층(L4) 위에 배치될 수 있다. 제1 화소 전극(PE1)의 일부분은 제1 중간층(ML1) 에 의해 커버되지 않을 수 있고, 상기 일부분은 화소 영역(PXA3)에 대응될 수 있다. 제1 중간층(ML1)은 화소 정의막으로 지칭될 수 있다.
제1 스페이서(SP1)는 제1 중간층(ML1) 위에 배치될 수 있다. 평면 상에서 제1 스페이서(SP1)의 면적은 제1 중간층(ML1)의 면적보다 작을 수 있다. 따라서, 제1 중간층(ML1)의 상면 중 일부는 제1 스페이서(SP1)에 의해 노출될 수 있다. 제1 스페이서(SP1)는 봉지층(CL)을 지지하는 역할을 할 수 있다.
공통 전극(CE)은 발광층(EM) 및 제1 적층 구조(ST1) 위에 배치될 수 있다. 공통 전극(CE)은 제1 중간층(ML1)의 측면 및 노출된 상면 및 상기 제1 스페이서(SP1)의 측면 및 상면 모두에 배치될 수 있다.
본 발명의 일 실시예에서, 공통 전극(CE)을 커버하는 보호층(미도시)이 더 배치될 수 있다. 상기 보호층은 무기물을 포함할 수 있고, 공통 전극(CE)이 산화되는 것을 방지할 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다. 도 11은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다. 도 10에 도시된 영역은 제1 서브 영역(AR1')일 수 있다. 도 11에 도시된 영역은 제2 서브 영역(AR2)일 수 있다. 제1 서브 영역(AR1') 및 제2 서브 영역(AR2)은 제2 영역(DA2, 도 4 참조)에 포함된 영역일 수 있다. 제1 서브 영역(AR1')은 광을 제공하는 영역이고, 제2 서브 영역(AR2)은 광을 제공하지 않는 영역일 수 있다.
도 10을 참조하면, 발광 소자(OLED-1)는 제2 화소 전극(PE2-1), 발광층(EM), 및 공통 전극(CE)을 포함할 수 있다. 제2 화소 전극(PE2-1)은 회로층(ML)에 전기적으로 연결될 수 있다. 제2 화소 전극(PE2-1)은 제1 서브 영역(AR1')에 배치될 수 있다.
제1 적층 구조(ST1-1)는 제2 화소 전극(PE2-1)에 인접하여 배치될 수 있다. 제1 적층 구조(ST1-1)는 제1 중간층(ML1-1) 및 제1 스페이서(SP1-1)를 포함할 수 있다. 제1 적층 구조(ST1-1)은 도 9에서 설명된 제1 적층 구조(ST1)와 동일한 구조를 가질 수 있다.
공통 전극(CE)은 발광층(EM) 위에 배치될 수 있다. 또한, 공통 전극(CE)은 제1 적층 구조(ST1-1)의 일부 영역 위에 배치될 수 있다. 예를 들어, 공통 전극(CE)은 제1 중간층(ML1-1)의 측면 및 제1 스페이서(SP1-1)에 의해 노출된 상면 및 제1 스페이서(SP1-1)의 측면에 배치될 수 있다. 제1 스페이서(SP1-1)의 상면에는 공통 전극(CE)이 배치되지 않을 수 있다. 예를 들어, 공통 전극(CE)에는 제1 홀(CE-H1)이 제공되고, 제1 홀(CE-H1)은 제1 스페이서(SP1-1)와 중첩하는 영역에 제공될 수 있다.
도 11을 참조하면, 제2 화소 전극(PE2-2)은 제2 서브 영역(AR2)에 배치될 수 있다. 제2 적층 구조(ST2)는 제2 화소 전극(PE2-2)에 인접하여 배치될 수 있다. 제2 적층 구조(ST2)는 제1 적층 구조(ST1, 도 9 참조) 및 제1 적층 구조(ST1-1)와 상이한 형상을 가질 수 있다. 예를 들어, 제2 적층 구조(ST2)는 제2 중간층(ML2) 및 제2 스페이서(SP2)를 포함할 수 있다. 제2 중간층(ML2)은 제2 화소 전극(PE2-2)을 완전히 커버할 수 있다. 제2 서브 영역(AR2)에서 제2 중간층(ML2)의 면적은 제2 스페이서(SP2)의 면적과 동일할 수 있다. 따라서, 제2 중간층(ML2)의 상면은 제2 스페이서(SP2)에 의해 모두 커버될 수 있다.
제2 중간층(ML2)은 제1 중간층(ML1, 도 9 참조) 및 제1 중간층(ML1-1)과 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 제2 스페이서(SP2)는 제1 스페이서(SP1, 도 9 참조) 및 제1 스페이서(SP1-1)와 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다.
제2 서브 영역(AR2)에는 공통 전극(CE)이 배치되지 않는다. 예를 들어, 공통 전극(CE)에는 제2 홀(CE-H2)이 제공되고, 제2 홀(CE-H2)은 제2 서브 영역(AR2)과 대응하는 영역에 제공될 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 12를 참조하면, 3 개의 제1 서브 영역들(AR1'), 제2 서브 영역(AR2), 및 공통 전극(CE)이 도시된다.
공통 전극(CE)에는 제1 홀(CE-H1) 및 제2 홀(CE-H2)이 정의될 수 있다. 제1 홀(CE-H1) 및 제2 홀(CE-H2)은 공통 전극(CE)의 일부 영역이 제거되어 제공될 수 있다. 공통 전극(CE)의 일부분이 제거되기 때문에, 제1 서브 영역들(AR1') 및 제2 서브 영역(AR2)의 투과율은 향상될 수 있다. 제1 홀(CE-H1)은 제1 서브 영역(AR1')에 제공되고, 제2 홀(CE-H2)은 제2 서브 영역(AR2)에 제공될 수 있다. 특히, 제1 홀(CE-H1)은 제1 스페이서(SP1-1, 도 10 참조) 위에 제공될 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다. 도 13에 도시된 영역은 제3 서브 영역(AR3)일 수 있다. 제3 서브 영역(AR3)은 제3 영역(DA3, 도 4 참조)에 포함된 영역일 수 있다. 제3 서브 영역(AR3)은 광을 제공하지 않는 영역일 수 있다.
도 13을 참조하면, 제3 화소 전극(PE3)은 회로층(ML) 위에 배치될 수 있다. 또한, 제3 화소 전극(PE3)은 제3 서브 영역(AR3)에 배치될 수 있다. 제3 화소 전극(PE3)은 회로층(ML)에 전기적으로 연결될 수 있다.
제3 화소 전극(PE3) 위에는 봉지층(CL)이 배치될 수 있다. 봉지층(CL)은 제3 화소 전극(PE3)과 이격되어 배치될 수 있다.
제3 서브 영역(AR3)에는 앞서 설명된 제1 중간층(ML1, 도 9 참조) 및 제1 스페이서(SP1, 도 9 참조)가 미배치될 수 있다. 또한, 제3 서브 영역(AR3)에는 공통 전극(CE, 도 12 참조)이 배치되지 않을 수 있다. 따라서, 제3 서브 영역(AR3)의 투과율은 향상될 수 있다.
도 14는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다. 도 14에 도시된 영역은 제1 서브 영역(AR1')일 수 있다. 도 14를 설명함에 있어서, 도 10에서 설명된 구성과 동일한 구성에 대해서는 동일한 부호를 병기하고 차이가 있는 부분에 대해서만 설명한다.
도 14를 참조하면, 공통 전극(CE)에 제1 홀(CE-H1a)이 제공된다. 제1 홀(CE-H1a)에 의해 제1 스페이서(SP1-1)의 상면 및 측면, 제1 중간층(ML1-1)의 상면이 노출될 수 있다. 도 10의 제1 홀(CE-H1)보다 도 14의 제1 홀(CE-H1a)의 면적이 더 클 수 있다. 이 경우, 제1 서브 영역(AR1')의 투과율이 보다 향상될 수 있다.
도 15는 본 발명의 일 실시예에 따른 표시 패널의 일부를 도시한 단면도이다. 도 15에 도시된 서브 영역(ARx)은 도 6에 도시된 제2 서브 영역(AR2) 또는 도 7에 도시된 제3 서브 영역(AR3)일 수 있다. 도 15를 설명함에 있어서, 도 11에서 설명된 구성과 동일한 구성에 대해서는 동일한 부호를 병기하고 차이가 있는 부분에 대해서만 설명한다.
도 15를 참조하면, 화소 전극(PEx)은 서브 영역(ARx)에 배치될 수 있다. 화소 전극(PEx)은 회로층(ML)에 전기적으로 연결될 수 있다. 화소 전극(PEx)은 제2 화소 전극(PE2-2, 도 11 참조) 또는 제3 화소 전극(PE3, 도 13 참조)일 수 있다.
제2 적층 구조(ST2-1)는 화소 전극(PEx)에 인접하여 배치될 수 있다. 제2 적층 구조(ST2-1)는 제2 중간층(ML2-1)을 포함할 수 있다. 제2 적층 구조(ST2-1)를 구성하는 층의 개수는 제1 적층 구조(ST1, 도 9 참조) 및 제1 적층 구조(ST1-1) 각각을 구성하는 층의 개수와 상이할 수 있다. 따라서, 제2 적층 구조(ST2-1)의 최대 두께는 제1 적층 구조(ST1, 도 9 참조) 및 제1 적층 구조(ST1-1) 각각의 최대 두께보다 작을 수 있다.
도 16은 본 발명의 일 실시예에 따른 스탬퍼 유닛의 사시도이다.
도 16을 참조하면, 스탬핑 유닛(SU)은 제1 베이스 플레이트(BSP1), 제2 베이스 플레이트(BSP2), 스탬프(ST), 가이드 부재(LB1, LB2), 및 탄성 부재(ES)를 포함할 수 있다.
제1 베이스 플레이트(BSP1)는 스탬핑 기판(미도시)과 결합되어 상기 스탬핑 유닛(SU)을 스탬핑 기판에 고정시킨다. 제2 베이스 플레이트(BSP2)는 제1 베이스 플레이트(BSP1)와 소정 간격 이격되어 나란하게 배치된다. 제2 베이스 플레이트(BSP2)의 상면에는 스탬프(ST)가 배치된다.
스탬프(ST)는 접착성을 갖는 고무 재질로 이루어질 수 있다. 본 발명의 일 예로, 스탬프(ST)는 폴리디메틸실록산(Polydimethylsiloxane) 또는 실리콘 중 하나로 이루어질 수 있으나, 스탬프(ST)를 구성하는 물질이 상기 예에 제한되는 것은 아니다. 또한, 스탬프(ST)의 접착력은 300gf/inch 이상일 수 있다.
스탬프(ST)는 별도의 고정 부재(미도시)를 통해 제2 베이스 플레이트(BSP2)에 고정될 수 있다. 스탬프(ST)는 착탈 가능하도록 제2 베이스 플레이트(BSP2)에 고정되어, 스탬프(ST)의 접착력이 약해졌을 경우, 스탬프(ST)가 용이하게 교체될 수 있다.
제1 및 제2 베이스 플레이트(BSP1, BSP2)는 가이드 부재(LB1, LB2)를 통해 연결된다. 제1 및 제2 베이스 플레이트(BSP1, BSP2)가 외력에 의해서 힘을 받으면, 가이드 부재(LB1, LB2)를 따라 제2 베이스 플레이트(BSP2)는 제1 베이스 플레이트(BSP1)에 가까워지는 방향으로 이동이 가능하다. 본 발명의 일 예로, 도 16에서는 가이드 부재(LB1, LB2)가 두 개의 가이드 바로 이루어진 구조를 도시하였으나, 가이드 바의 개수는 이에 한정되지 않는다.
또한, 제1 및 제2 베이스 플레이트(BSP1, BSP2) 사이에는 탄성 부재(ES)가 구비된다. 제1 및 제2 베이스 플레이트(BSP1, BSP2)에 힘이 제공되면, 탄성 부재(ES)가 탄성에 의해 수축되고, 탄성 부재(ES)의 복원력이 제2 베이스 플레이트(BSP2) 상에 위치하는 스탬프(ST)로 전달되어, 스탬프(ST)가 작업 대상에 밀착될 수 있도록 한다.
도 16에서는 스탬프(ST)의 상면(TS) 및 하면이 원형으로 이루어지고, 상면(TS)의 직경이 하면의 직경보다 작은 원추형 형상을 갖는 스탬프(ST)가 도시되었으나, 스탬프(ST)의 형상은 이에 한정되지 않는다.
도 17a 및 도 17b는 본 발명의 일 실시예에 따른 표시 장치 제조 방법 중 일부 단계를 도시한 단면도들이다.
도 17a 및 도 17b를 참조하면, 베이스층(BL)을 형성한다. 베이스층(BL) 위에 회로층(ML)을 형성한다. 회로층(ML) 위에 제1 화소 전극(PE1) 및 제3 화소 전극(PE3)을 형성한다.
제1 화소 전극(PE1)에 인접한 영역에 제1 적층 구조(ST1)를 형성한다. 제1 적층 구조(ST1)는 제1 중간층(ML1) 및 제1 스페이서(SP1)를 포함할 수 있다. 제3 화소 전극(PE3) 위에는 제1 중간층(ML1) 및 제1 스페이서(SP1)가 배치되지 않을 수 있다.
공통 전극층(CE-B)을 형성한다. 공통 전극층(CE-B)은 제1 적층 구조(ST1), 발광층(EM), 제3 화소 전극(PE3)을 커버할 수 있다. 본 발명의 다른 일 실시예에서, 제3 화소 전극(PE3)과 공통 전극층(CE-B) 사이에 발광층(EM)이 배치될 수도 있다.
스탬핑 공정을 이용하여 공통 전극층(CE-B)의 일부분을 제거할 수 있다. 그 결과, 공통 전극층(CE-B)이 제거된 부분의 투과율은 향상될 수 있다. 스탬프(ST)는 제3 영역(DA3)에 대응하는 공통 전극층(CE-B)의 일 영역에 접촉될 수 있다. 스탬프(ST)와 접촉된 부분은 스탬프(ST)에 부착될 수 있다. 따라서, 공통 전극층(CE-B)에 홀(CE-H)이 제공될 수 있다.
도 18a 및 도 18b는 본 발명의 일 실시예에 따른 표시 장치 제조 방법 중 일부 단계를 도시한 단면도들이다.
도 18a 및 도 18b를 참조하면, 회로층(ML) 위에는 제2 화소 전극들(PE2-1, PE2-2)을 형성한다. 제2 화소 전극(PE2-1)은 제1 서브 영역(AR1')에 형성되고, 제2 화소 전극(PE2-2)은 제2 서브 영역(AR2)에 형성될 수 있다.
제2 화소 전극(PE2-1)과 인접한 영역에 제1 적층 구조(ST1-1)를 형성한다. 제1 적층 구조(ST1-1)는 제1 중간층(ML1-1) 및 제1 스페이서(SP1-1)를 포함할 수 있다. 제2 화소 전극(PE2-2)과 인접한 영역에 제2 적층 구조(ST2)를 형성한다. 제2 적층 구조(ST2)는 제2 중간층(ML2) 및 제2 스페이서(SP2)를 포함할 수 있다.
제1 적층 구조(ST1-1)와 제2 적층 구조(ST2)는 상이한 구조를 가질 수 있다. 예를 들어, 제1 적층 구조(ST1-1)와 제2 적층 구조(ST2)는 동일한 층들을 포함할 수는 있으나, 제2 중간층(ML2) 및 제2 스페이서(SP2)는 제2 화소 전극(PE2-2)을 완전히 커버할 수 있다. 즉, 제1 적층 구조(ST1-1)와 제2 적층 구조(ST2)의 형상이 상이할 수 있다.
본 발명의 일 실시예에서, 제1 중간층(ML1, 도 17a 참조), 제1 중간층(ML1-1), 및 제2 중간층(ML2)은 동일한 공정을 통해 동시에 형성될 수 있다. 또한, 제1 스페이서(SP1, 도 17a 참조), 제1 스페이서(SP1-1), 및 제2 스페이서(SP2)는 동일한 공정을 통해 동시에 형성될 수 있다.
제1 적층 구조(ST1-1), 제2 적층 구조(ST2), 발광층(EM) 위에 공통 전극층(CE-B)을 형성한다. 스탬핑 공정을 이용하여 공통 전극층(CE-B)의 일부분을 제거할 수 있다. 공통 전극층(CE-B)이 제거된 부분의 투과율은 향상될 수 있다.
스탬프(ST)는 제2 영역(DA2)에 대응하는 공통 전극층(CE-B)의 일 영역에 접촉될 수 있다. 스탬프(ST)와 접촉된 공통 전극층(CE-B)의 일 부분은 스탬프(ST)에 부착될 수 있다. 따라서, 공통 전극층(CE-B)에 제1 홀(CE-H1) 및 제2 홀(CE-H2)이 제공될 수 있다. 제1 홀(CE-H1)은 제1 서브 영역(AR1')에 형성되고, 제2 홀(CE-H2)은 제2 서브 영역(AR2)에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제3 영역(DA3)은 제3 서브 영역들(AR3, 도 7 참조)로만 구성되어 있고, 제2 영역(DA2)은 제1 서브 영역(AR1')과 제2 서브 영역(AR2)의 조합으로 구성되어 있다. 도 17b에서 제3 서브 영역(AR3)에 배치된 공통 전극층(CE-B)의 일부분은 모두 제거될 수 있다. 도 18b에서 제2 서브 영역(AR2)에 배치된 공통 전극층(CE-B)의 일부분은 모두 제거되나, 제1 서브 영역(AR1')은 광을 제공하는 영역이기 때문에 공통 전극층이 모두 제거되지는 않는다. 따라서, 제2 영역(DA2)의 투과율보다 제3 영역(DA3)의 투과율이 더 높을 수 있다.
레이저 공정을 이용하여 공통 전극층(CE-B)을 제거하는 경우, 열에 의한 형상 변형 또는 파티클에 의한 불량률이 증가될 수 있다. 하지만, 본 발명의 일 실시예에 따르면, 스탬프(ST)를 이용하여 공통 전극층(CE-B)의 일부를 제거할 수 있다. 이 경우, 열에 의한 표시 패널(DP)의 형상 변형 또는 공통 전극층(CE-B) 제거 공정 중 발생하는 파티클이 감소될 수 있다. 따라서, 공통 전극층(CE-B)의 일부를 제거하는 공정에 의해 발생되는 불량률이 감소될 수 있다.
도 19a 및 도 19b는 본 발명의 일 실시예에 따른 표시 장치 제조 방법 중 일부 단계를 도시한 단면도들이다.
도 19a 및 도 19b를 참조하면, 제2 화소 전극(PE2-1)과 인접한 영역에 제1 적층 구조(ST1-1)를 형성한다. 제1 적층 구조(ST1-1)는 제1 중간층(ML1-1) 및 제1 스페이서(SP1-1)를 포함할 수 있다. 제2 화소 전극(PE2-2)과 인접한 영역에 제2 적층 구조(ST2-1)를 형성한다. 제1 적층 구조(ST1-1)는 m개의 층을 포함하고, 제2 적층 구조(ST2-1)는 n개의 층을 포함하고, 상기 m은 상기 n보다 클 수 있다. 예를 들어, m은 2, n은 1일 수 있다. 따라서, 제1 적층 구조(ST1-1)의 최대 두께(TK1)는 제2 적층 구조(ST2-1)의 최대 두께(TK2)보다 클 수 있다.
제2 적층 구조(ST2-1)는 제1 중간층(ML1-1)과 동일한 층이거나, 제1 스페이서(SP1-1)와 동일한 층일 수 있다. 예를 들어, 제2 적층 구조(ST2-1)가 제1 중간층(ML1-1)과 동일한 층인 경우, 제2 적층 구조(ST2-1)는 제1 중간층(ML1-1)과 동시에 형성될 수 있다.
공통 전극층(CE-B)을 형성한다. 공통 전극층(CE-B)은 제1 적층 구조(ST1-1), 발광층(EM), 제2 적층 구조(ST2-1), 및 제2 화소 전극(PE2-2)을 커버할 수 있다. 본 발명의 다른 일 실시예에서, 제2 화소 전극(PE2-2)과 공통 전극층(CE-B) 사이에 발광층(EM)이 배치될 수도 있다.
스탬핑 공정을 이용하여 공통 전극층(CE-B)의 일부분을 제거할 수 있다. 공통 전극층(CE-B)이 제거된 부분의 투과율은 향상될 수 있다. 스탬프(ST-1)는 제2 영역(DA2)에 대응하는 공통 전극층(CE-B) 중 일부 영역에 접촉될 수 있다.
본 발명의 일 실시예에서, 제2 서브 영역(AR2)에 배치된 공통 전극층(CE-B)은 모두 제거되는 것이 바람직하다. 제2 서브 영역(AR2)에 배치된 공통 전극층(CE-B)은 단차진 상면을 가질 수 있다. 따라서, 스탬프(ST-1)는 도 18a에 도시된 스탬프(ST)보다 경도가 더 낮을 수 있다. 따라서, 스탬프(ST-1)는 압력에 의한 형상이 변형이 보다 용이할 수 있다. 도 19a에서는 형상이 변형된 상태의 스탬프(ST-1)를 도시하였다. 제2 서브 영역(AR2)에 배치된 공통 전극층(CE-B)은 스탬프(ST-1)에 모두 접촉될 수 있다.
스탬프(ST-1)와 접촉된 공통 전극층(CE-B)의 일 부분은 스탬프(ST-1)에 부착될 수 있다. 따라서, 공통 전극층(CE-B)에 제1 홀(CE-H1a) 및 제2 홀(CE-H2)이 제공될 수 있다. 제1 홀(CE-H1a)은 제1 서브 영역(AR1')에 형성되고, 제2 홀(CE-H2)은 제2 서브 영역(AR2)에 형성될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EA: 표시 장치 DM: 표시 모듈
DP: 표시 패널 DA1: 제1 영역
DA2: 제2 영역 DA3: 제3 영역
ST1: 제1 적층 구조 ST2: 제2 적층 구조
ML1: 제1 중간층 ML2: 제2 중간층
SP1: 제1 스페이서 SP2: 제2 스페이서

Claims (20)

  1. 제1 투과율을 갖는 제1 영역 및 상기 제1 투과율보다 높은 제2 투과율을 갖는 제2 영역을 포함하는 표시 패널; 및
    상기 제2 영역 아래에 배치된 제1 모듈을 포함하고,
    상기 표시 패널은,
    베이스층;
    상기 베이스층 위에 배치된 회로층;
    상기 회로층과 전기적으로 연결되며 상기 제1 영역에 배치된 제1 화소 전극;
    상기 회로층과 전기적으로 연결되며 상기 제2 영역에 배치된 제2 화소 전극;
    상기 회로층 위에 배치되며 상기 제1 화소 전극에 인접하여 배치된 제1 적층 구조; 및
    상기 회로층 위에 배치되며 상기 제2 화소 전극에 인접하여 배치되고 상기 제1 적층 구조와 상이한 제2 적층 구조를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 적층 구조는 상기 회로층 위에 배치되며 상기 제1 화소 전극의 적어도 일부를 노출시키는 제1 중간층 및 상기 제1 중간층 위에 배치된 제1 스페이서를 포함하고, 평면 상에서 상기 제1 스페이서의 면적은 상기 제1 중간층의 면적보다 작은 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 적층 구조는 상기 회로층 위에 배치되며 상기 제2 화소 전극을 커버하는 제2 중간층 및 상기 제2 중간층 위에 배치된 제2 스페이서를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 평면 상에서 상기 제2 중간층의 면적은 상기 제2 스페이서의 면적과 동일한 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 중간층 및 상기 제2 중간층은 동일한 물질을 포함하며, 동일한 층 상에 배치된 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 적층 구조의 제1 최대 두께는 상기 제2 적층 구조의 제2 최대 두께보다 큰 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 적층 구조는 상기 제1 중간층과 동일한 층 상에 배치된 제2 중간층을 포함하는 표시 장치.
  8. 제2 항에 있어서,
    상기 표시 패널은 상기 제2 투과율보다 높은 제3 투과율을 갖는 제3 영역을 더 포함하고, 상기 표시 장치는 상기 제3 영역 아래에 배치된 제2 모듈을 더 포함하고, 상기 표시 패널은 상기 회로층과 전기적으로 연결되며 상기 제3 영역에 배치된 제3 화소 전극을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제3 영역에는 상기 제1 중간층 및 상기 제1 스페이서가 미배치된 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 적층 구조는 m개의 층을 포함하고, 상기 제2 적층 구조는 n개의 층을 포함하고, 상기 m은 상기 n보다 큰 표시 장치.
  11. 제1 항에 있어서,
    상기 표시 패널은 공통 전극을 더 포함하고, 상기 공통 전극은 제1 홀 및 제2 홀을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 홀 및 상기 제2 홀은 상기 제2 영역에 배치된 표시 장치.
  13. 제11 항에 있어서,
    상기 제2 영역은 광을 제공하는 제1 서브 영역 및 상기 광을 제공하지 않는 제2 서브 영역을 포함하고, 상기 제1 홀은 상기 제1 서브 영역에 배치되고, 상기 제2 홀은 상기 제2 서브 영역에 배치되는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 화소 전극은 상기 제2 서브 영역에 배치된 표시 장치.
  15. 제13 항에 있어서,
    상기 표시 패널은 상기 제1 서브 영역에 배치된 제4 화소 전극 및 상기 회로층 위에 배치되며 상기 제4 화소 전극에 인접하여 배치된 제3 적층 구조를 더 포함하고, 상기 제3 적층 구조는 상기 제1 적층 구조와 동일한 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 적층 구조는 상기 제4 화소 전극의 적어도 일부를 노출시키는 중간층 및 상기 중간층 위에 배치된 스페이서를 포함하고, 상기 제1 홀은 상기 스페이서 위에 정의된 표시 장치.
  17. 베이스층을 형성하는 단계;
    상기 베이스층 위에 회로층을 형성하는 단계;
    상기 회로층 위에 제1 화소 전극 및 제2 화소 전극을 형성하는 단계;
    상기 제1 화소 전극과 인접한 영역에 제1 적층 구조를 형성하는 단계;
    상기 제2 화소 전극과 인접한 영역에 상기 제1 적층 구조와 상이한 제2 적층 구조를 형성하는 단계;
    상기 제1 적층 구조 및 상기 제2 적층 구조를 커버하는 공통 전극을 형성하는 단계; 및
    스탬핑 공정을 이용하여 상기 제2 적층 구조 위에 배치된 상기 공통 전극의 일부분을 제거하는 단계를 포함하는 표시 장치 제조 방법.
  18. 제17 항에 있어서,
    상기 회로층 위에 제3 화소 전극을 형성하는 단계;
    상기 제3 화소 전극과 인접한 영역에 상기 제1 적층 구조와 동일한 제3 적층 구조를 형성하는 단계; 및
    상기 스탬핑 공정을 이용하여 상기 제3 적층 구조 위에 배치된 상기 공통 전극의 일부분을 제거하는 단계를 더 포함하고, 상기 제2 적층 구조 및 상기 제3 적층 구조 위에 배치된 상기 공통 전극의 일부분들은 동시에 제거되는 표시 장치 제조 방법.
  19. 제17 항에 있어서,
    상기 제2 적층 구조를 구성하는 층의 개수와 상기 제1 적층 구조를 구성하는 층의 개수는 서로 상이한 표시 장치 제조 방법.
  20. 제17 항에 있어서,
    상기 제1 적층 구조를 구성하는 층의 형상과 상기 제2 적층 구조를 구성하는 층의 형상은 상이한 표시 장치 제조 방법.
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