KR20210014244A - 표시 장치 - Google Patents

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KR20210014244A
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이준희
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 표시 개구부가 정의된 화소 정의막, 상기 표시 개구부에 의해 상기 화소 정의막으로부터 적어도 일부가 노출된 제1 전극, 상기 제1 전극과 대향되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 패턴을 포함하는 발광 소자를 포함하는 표시 패널, 상기 표시 패널 상에 배치된 입력 감지 패널, 및 상기 표시 패널 및 상기 입력 감지 패널 사이에 배치되는 희생 패턴부를 포함하고, 상기 희생 패턴부는, 평면상에서 상기 표시 개구부와 이격되고 화소 정의막과 중첩한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 상세하게는 신뢰성이 향상된 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하는 표시 패널 및 외부 입력을 감지하는 입력 감지 패널을 포함할 수 있다. 입력 감지 패널은 감지 전극들, 감지 배선들, 및 감지 패드들을 포함할 수 있다. 감지 배선들은 신호를 송신 및/또는 수신할 수 있다. 감지 배선들이 단선된 경우, 상기 신호는 상기 감지 전극들로 또는 상기 감지 패드들에 연결된 구동부로 전달되지 않을 수 있다.
본 발명은 내구성이 향상된 표시 패널 및 이를 포함하는 표시 장치를 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 개구부가 정의된 화소 정의막, 상기 표시 개구부에 의해 상기 화소 정의막으로부터 적어도 일부가 노출된 제1 전극, 상기 제1 전극과 대향되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 패턴을 포함하는 발광 소자를 포함하는 표시 패널, 상기 표시 패널 상에 배치된 입력 감지 패널, 및 상기 표시 패널 및 상기 입력 감지 패널 사이에 배치되는 희생 패턴부를 포함하고, 상기 희생 패턴부는, 상기 표시 개구부와 이격되고 화소 정의막과 중첩한다.
상기 표시 패널은, 상기 발광 소자로부터 제공된 광이 방출되고 상기 표시 개구부로부터 노출된 제1 전극의 면적과 대응되는 발광 영역 및 상기 발광 영역과 인접한 비발광 영역으로 구분되고, 상기 희생 패턴부는, 평면상에서 상기 발광 영역과 이격되고 상기 비발광 영역과 중첩하는 것을 특징으로 할 수 있다.
상기 희생 패턴부는 금속을 포함하는 것을 특징으로 할 수 있다.
상기 희생 패턴부는 상기 제2 전극에 비해 상대적으로 이온화 경향이 큰 것을 특징으로 할 수 있다.
상기 입력 감지 패널은, 전면 및 상기 전면과 대향하는 배면을 포함하는 감지 베이스 층, 상기 감지 베이스 층의 상기 전면 상에 배치된 감지 도전층, 상기 감지 도전층을 커버하는 감지 절연층을 포함하고, 상기 희생 패턴부는, 상기 감지 베이스 층의 상기 배면 상에 배치되는 것을 특징으로 할 수 있다.
상기 표시 장치는, 상기 표시 패널의 엣지를 따라 배치되고, 상기 표시 패널 및 상기 입력 감지 패널을 결합시키는 실링부를 더 포함하고, 상기 표시 패널 및 상기 입력 감지 패널은 상기 실링부에 의해 소정의 이격 공간을 갖는 것을 특징으로 할 수 있다.
상기 표시 장치는, 상기 표시 패널을 커버하는 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 상기 제1 무기층 및 상기 제2 무기층 사이에 배치된 유기층을 포함하는 박막 봉지층을 더 포함하고, 상기 희생 패턴부는, 평면상에서 상기 표시 개구부와 이격되고 상기 화소 정의막 및 상기 제1 무기층 사이에 배치되는 것을 특징으로 할 수 있다.
상기 입력 감지 패널은, 서로 이격되어 배치되고 상기 표시 개구부와 중첩하는 감지 개구부가 정의된 감지 전극들, 및 상기 감지 전극들에 연결된 감지 배선들을 포함하고, 상기 감지 전극들은, 상기 감지 개구부를 형성하는 상기 메쉬 라인으로 제공되는 것을 특징으로 할 수 있다.
상기 희생 패턴부는, 상기 감지 개구부와 이격되고 상기 메쉬 라인과 중첩하는 것을 특징으로 할 수 있다.
상기 제2 전극은, 상기 화소 정의막 및 상기 발광 패턴의 전 면 상에 배치되고, 상기 감지 패턴부는, 상기 제2 전극과 접촉하는 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 발광 영역 및 상기 발광 영역과 인접한 비발광 영역으로 구분되고, 제1 전극, 상기 제1 전극과 대향되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 패턴을 포함 발광 소자를 포함하는 표시 패널, 상기 표시 패널 상에 배치된 입력 감지 패널, 및 상기 표시 패널 및 상기 입력 감지 패널 사이에 배치되고, 상기 제2 전극보다 상대적으로 이온화 경향이 큰 금속 패턴을 포함한다.
상기 금속 패턴은, 상기 발광 영역과 이격되고 상기 비발광 영역과 중첩하는 것을 특징으로 할 수 있다.
상기 표시 패널은, 상기 제1 전극의 적어도 일부를 노출시키는 표시 개구부가 정의된 화소 정의막을 포함하고, 상기 발광 영역은 상기 표시 개구부로부터 노출된 제1 전극의 면적과 대응되고, 상기 금속 패턴은, 평면상에서 상기 표시 개구부와 이격되고 화소 정의막과 중첩하는 것을 특징으로 할 수 있다.
상기 화소 정의막은 평면상에서 격자 형상을 포함하고, 상기 금속 패턴은 상기 화소 정의막과 동일 형상을 갖는 것을 특징으로 할 수 있다.
상기 입력 감지 패널은, 전면 및 상기 전면과 대향하는 배면을 포함하는 감지 베이스 층, 상기 감지 베이스 층의 상기 전면 상에 배치된 도전층, 상기 도전층을 커버하는 감지 절연층을 포함하고, 상기 금속 패턴은, 상기 감지 베이스 층의 상기 배면 상에 배치되는 것을 특징으로 할 수 있다.
상기 표시 장치는, 상기 표시 패널의 엣지를 따라 배치되고, 상기 표시 패널 및 상기 입력 감지 패널을 결합시키는 실링부를 더 포함하고, 상기 표시 패널 및 상기 입력 감지 패널은 상기 실링부에 의해 소정의 이격 공간을 갖는 것을 특징으로 할 수 있다.
상기 표시 장치는, 상기 표시 패널을 커버하는 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 상기 제1 무기층 및 상기 제2 무기층 사이에 배치된 유기층을 포함하는 박막 봉지층을 더 포함하고, 상기 금속 패턴은, 평면상에서 상기 표시 개구부와 이격되고 상기 화소 정의막 및 상기 제1 무기층 사이에 배치되는 것을 특징으로 할 수 있다.
상기 입력 감지 패널은, 서로 이격되어 배치되고 상기 표시 개구부와 중첩하는 감지 개구부가 정의된 감지 전극들, 및 상기 감지 전극들에 연결된 감지 배선들을 포함하고, 상기 감지 전극들은, 상기 감지 개구부를 형성하는 상기 메쉬 라인으로 제공되는 것을 특징으로 할 수 있다.
상기 금속 패턴은, 상기 감지 개구부와 이격되고 상기 메쉬 라인과 중첩하는 것을 특징으로 할 수 있다.
상기 제2 전극은, 상기 화소 정의막 및 상기 발광 패턴의 전 면 상에 배치되고, 상기 금속 패턴은, 상기 제2 전극과 접촉하는 것을 특징으로 할 수 있다.
본 발명에 따른 표시 장치는, 발광 소자에 포함된 전극에 비해 상대적으로 이온화 경향이 큰 금속을 포함하는 희생 패턴부를 포함함으로써, 발광 소자에 포함된 전극의 산화를 효율적으로 방지할 수 있다. 이에 따라, 신뢰성이 향상된 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 결합 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 표시 장치의 분해 사시도이다.
도 3a는 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
도 3b는 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
도 4a는 본 발명의 일 실시 예에 따른 표시 패널의 평면도이다.
도 4b는 본 발명의 일 실시 예에 따른 화소의 등가 회로도이다.
도 4c는 본 발명의 일 실시 예에 따른 표시 패널의 일 영역을 확대한 평면도이다.
도 5는 본 발명의 일 실시 예에 따른 입력 감지 패널의 평면도이다.
도 6은 도 4c의 I-I'를 따라 절단한 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 이하, 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 결합 사시도이다. 도 2는 본 발명의 일 실시 예에 따른 표시 장치의 분해 사시도이다.
도 1 및 도 2를 참조하면, 표시 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시 장치(EA)는 다양한 실시 예들을 포함할 수 있다. 예를 들어, 표시 장치(EA)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 휴대용 전자 기기, 및 카메라와 같은 중소형 표시 장치 등에 사용될 수도 있다. 다만, 이는 예시적인 것이며, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다. 본 실시 예에서, 표시 장치(EA)는 일 예시로 스마트 폰을 도시하였다.
표시 장치(EA)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계 창 및 아이콘들이 도시되었다. 영상(IM)이 표시되는 표시면(FS)은 표시 장치(EA)의 전면(front surface)과 대응될 수 있으며, 윈도우 패널(WP)의 전면과 대응될 수 있다.
본 실시 예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR3, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다. 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 보았을 때를 의미할 수 있다.
표시 장치(EA)는 윈도우 패널(WP), 반사 방지 패널(RPP), 표시 모듈(DM), 및 하우징(HU)을 포함할 수 있다. 본 실시 예에서, 윈도우 패널(WP)과 하우징(HU)은 결합되어 표시 장치(EA)의 외관을 구성한다.
윈도우 패널(WP)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우 패널(WP)은 유리 또는 플라스틱을 포함할 수 있다. 윈도우 패널(WP)은 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우 패널(WP)은 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
윈도우 패널(WP)의 전면(FS)은 상술한 바와 같이, 표시 장치(EA)의 전면을 정의한다. 윈도우 패널(WP)의 전면(FS)은 투과 영역(TA) 및 베젤 영역(BZA)을 포함한다. 베젤 영역(BZA)은 투과 영역(TA)과 인접할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.
베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 표시 장치(EA)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시 예에 따른 윈도우 패널(WP)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
반사 방지 패널(RPP)은 윈도우 패널(WP) 아래에 배치될 수 있다. 반사 방지 패널(RPP)은 윈도우 패널(WP)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시 예에서, 반사 방지 패널(RPP)은 생략될 수도 있으며, 표시 모듈(DM)에 포함되는 구성일 수도 있다.
표시 모듈(DM)은 영상(IM)을 표시하고 외부 입력을 감지할 수 있다. 표시 모듈(DM)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함하는 전면(IS)을 포함한다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다.
본 실시 예에서, 액티브 영역(AA)은 전기적 신호가 공급되면 전기적으로 활성화되는 영역일 수 있다. 액티브 영역(AA)은 표시 장치(EA)의 용도에 따라 다양한 기능을 갖도록 활성화될 수 있다.
예를 들어, 액티브 영역(AA)은 소정의 정보를 표시하는 표시 영역(display area)일 수 있다. 표시 장치(EA)는 액티브 영역(AA)에 영상(image)을 표시하고 사용자는 영상을 통해 정보를 습득할 수 있다. 이 점에서, 표시 장치(EA)는 출력 장치로 기능할 수 있다.
또는, 액티브 영역(AA)은 외부에서 인가되는 입력을 감지하는 센싱 영역(sensing area)일 수 있다. 예를 들어, 액티브 영역(AA)은 외부에서 인가되는 입력을 감지하는 센싱 영역(sensing area)일 수 있다. 일 실시 예에 따르면, 표시 장치(EA)는 액티브 영역(AA)에 인가되는 외부 입력을 감지할 수 있다. 이 점에서 표시 장치(EA)는 입력 장치로서 기능할 수 있다
주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
표시 모듈(DM)은 표시 패널(DP), 입력 감지 패널(ISL), 및 구동 회로(DC)를 포함한다.
표시 패널(DP)은 실질적으로 영상(IM)을 생성하는 구성일 수 있다. 표시 패널(DP)이 생성하는 영상(IM)은 투과 영역(TA)을 통해 외부에서 사용자에게 시인된다.
입력 감지 패널(ISL)은 외부에서 인가되는 외부 입력을 감지한다. 상술한 바와 같이, 입력 감지 패널(ISL)은 외부로부터 제공되는 외부 입력을 감지할 수 있다.
구동 회로(DC)는 표시 패널(DP) 및 입력 감지 패널(ISL)과 전기적으로 연결된다. 구동 회로(DC)는 메인 회로 기판(MB), 제1 회로 기판(CF1), 및 제2 회로 기판(CF2)을 포함한다.
제1 회로 기판(CF1)은 표시 패널(DP)과 전기적으로 연결된다. 제1 회로 기판(CF1)은 표시 패널(DP)과 메인 회로 기판(MB)을 연결할 수 있다. 본 실시 예에서, 제1 회로 기판(CF1)은 연성 회로 필름일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 회로 기판(CF1)은 리지드한 기판일 수도 있다.
제1 회로 기판(CF1)은 주변 영역(NAA)에 배치된 표시 패널(DP)의 패드들(표시 패드들)에 접속될 수 있다. 제1 회로 기판(CF1)은 표시 패널(DP)을 구동하기 위한 전기적 신호를 표시 패널(DP)에 제공한다. 전기적 신호는 제1 회로 기판(CF1)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.
제2 회로 기판(CF2)은 입력 감지 패널(ISL)과 전기적으로 연결된다. 제2 회로 기판(CF2)은 입력 감지 패널(ISL)과 메인 회로 기판(MB)을 연결할 수 있다. 본 실시 예에서, 제2 회로 기판(CF2)은 연성 회로 필름으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제2 회로 기판(CF2)은 메인 회로 기판(MB)과 연결되지 않을 수도 있고, 제2 회로 기판(CF2)은 리지드한 기판일 수도 있다.
제2 회로 기판(CF2)은 주변 영역(NAA)에 배치된 입력 감지 패널(ISL)의 패드들(감지 패드들)에 접속될 수 있다. 제2 회로 기판(CF2)은 입력 감지 패널(ISL)을 구동하기 위한 전기적 신호를 입력 감지 패널(ISL)에 제공한다. 전기적 신호는 제2 회로 기판(CF2)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.
메인 회로 기판(MB)은 표시 모듈(DM)을 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 제1 회로 기판(CF1)과 제2 회로 기판(CF2)은 각각 메인 회로 기판(MB)에 접속될 수 있다. 본 발명에 따르면, 하나의 메인 회로 기판(MB)을 통해 표시 모듈(DM)을 용이하게 제어할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시 예에 따른 표시 모듈(DM)에 있어서, 표시 패널(DP)과 입력 감지 패널(ISL)은 서로 다른 메인 회로 기판에 연결될 수도 있고, 제1 회로 기판(CF1)과 제2 회로 기판(CF2) 중 어느 하나는 메인 회로 기판(MB)에 연결되지 않을 수도 있으며, 어느 하나의 실시 예로 한정되지 않는다.
하우징(HU)은 윈도우 패널(WP)과 결합된다. 하우징(HU)은 윈도우 패널(WP)과 결합되어 소정의 내부 공간을 제공한다. 표시 모듈(DM)은 내부 공간에 수용될 수 있다.
하우징(HU)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HU)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HU)은 내부 공간에 수용된 표시 장치(EA)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
도 3a는 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다. 도 3b는 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다. 도 1 및 도 2에 도시된 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다. 도 3a 및 도 3a 각각은 서로 다른 실시 예로써, 도 1에 도시된 표시 장치(EA)의 단면도를 간략하게 도시한 것이다.
도 3a를 참조하면, 일 실시 예에 따른 표시 장치(EA)는 표시 패널(DP), 입력 감지 패널(ISL), 및 희생 패턴부(CDP)를 포함한다. 표시 패널(DP)은 베이스 층(BF), 회로 소자층(ML), 표시 소자층(EL), 및 실링부(LP)를 포함한다. 표시 패널(DP)은 표시 소자층(EL)에서 생성된 광이 방출되는 복수의 발광 영역들(PXA) 및 발광 영역들(PXA)과 인접한 비발광 영역(NPXA)을 포함할 수 있다.
베이스 층(BF)은 표시 패널(DP)의 다른 구성들이 배치되는 기저층일 수 있다. 베이스 층(BF)은 플라스틱 기판, 유리 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 또는, 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
회로 소자층(ML)은 베이스 층(BF) 상에 배치된다. 회로 소자층(ML)은 복수의 트랜지스터들 및 복수의 절연층들을 포함한다. 또한, 회로 소자층(ML)은 커패시터를 더 포함할 수 있다. 표시 소자층(EL)은 회로 소자층(ML)과 연결되어 회로 소자층(ML)으로부터 공급된 신호에 따른 광을 생성할 수 있다.
입력 감지 패널(ISL)은 표시 패널(DP) 상에 배치될 수 있다. 일 실시 예에 따른 입력 감지 패널(ISL)은 별도의 유닛으로 제공될 수 있다. 입력 감지 패널(ISL)은 감지 베이스 층(BS) 및 감지 도전층(MI)을 포함한다.
입력 감지 패널(ISL)은 외부 입력을 감지할 수 있다. 예를 들어, 외부 입력은 사용자의 손으로 예시적으로 도시되었으나, 외부에서 인가되는 입력은 다양한 형태로 제공될 수 있다. 예를 들어, 입력은 사용자의 손 등 신체의 일부에 의한 접촉은 물론 표시 장치(EA)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 힘, 압력, 광 등 다양한 형태를 가질 수 있으며, 어느 하나의 실시 예로 한정되지 않는다.
일 실시 예에 따른 표시 패널(DP)은, 실링부(LP)를 통해 입력 감지 패널(ISL)과 결합될 수 있다. 실링부(LP)는 표시 패널(DP)의 엣지(edge)를 따라 배치될 수 있다. 엣지(edge)는 표시 패널(DP) 중 주변 영역(NAA)에 중첩하는 영역일 수 있다.
표시 패널(DP) 및 입력 감지 패널(ISL)은 실링부(LP)에 의해 소정의 이격 공간(ES)을 가질 수 있다. 이격 공간(ES)은 반응성이 낮은 기체로 충진 될 수 있다. 예를 들어, 이격 공간(ES)은 질소(N2)로 충진 될 수 있다. 실링부(LP)는 프릿(frit)을 포함할 수 있다. 다만, 이는 예시적인 것으로 실링부(LP)를 구성하는 물질이 이에 제한되는 것은 아니다. 실링부(LP)는 회로 소자층(ML) 및 감지 베이스 층(BS)과 결합하여, 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(EL)을 보호한다.
도시되지 않았으나, 입력 감지 패널(ISL)과 실링부(LP) 사이에 배치되는 봉지 기판을 더 포함할 수 있다. 봉지 기판은 별도의 유닛으로 제공될 수 있다. 봉지 기판은 유리 또는 플라스틱으로 이루어진 기판으로 제공될 수 있다.
본 실시 예에 따르면, 일 실시 예에 따른 표시 장치(EA)는 희생 패턴부(CDP)를 포함한다. 희생 패턴부(CDP)는 표시 패널(DP)과 입력 감지 패널(ISL) 사이에 배치될 수 있다. 예를 들어, 희생 패턴부(CDP)는 입력 감지 패널(ISL)의 배면에 배치될 수 있다.
본 발명에 따른 희생 패턴부(CDP)는 발광 영역들(PXA)과 이격되고, 비발광 영역(NPXA)과 중첩할 수 있다. 희생 패턴부(CDP)에 관한 상세한 설명은 후술한다.
도 3b를 참조하면, 일 실시 예에 따른 표시 장치(EA-A)는 표시 패널(DP-A), 입력 감지 패널(ISL-A), 및 희생 패턴부(CDP-A)를 포함한다. 표시 패널(DP-A)은 베이스 층(BF-A), 회로 소자층(ML-A), 표시 소자층(EL-A), 및 박막 봉지층(TFE-A)를 포함한다. 표시 패널(DP-A)은 표시 소자층(EL-A)에서 생성된 광이 출사되는 복수의 발광 영역들(PXA) 및 발광 영역들(PXA)과 인접한 비발광 영역(NPXA)을 포함할 수 있다.
본 실시예에 따른 표시 패널(DP-A)의 베이스 층(BF-A), 회로 소자층(ML-A), 및 표시 소자층(EL-A)은 도 3a에서 상술한 표시 패널(DP)의 베이스 층(BF), 회로 소자층(ML), 및 표시 소자층(EL)과 동일한 구성일 수 있다.
본 실시 예에 따른 표시 소자층(EL-A)은 박막 봉지층(TFE-A)에 의해 커버될 수 있다. 박막 봉지층(TFE-A)은 표시 소자층(EL-A)의 전 면을 커버하여 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(EL-A)을 보호한다. 본 발명에 따른 박막 봉지층(TFE-A)은 복수의 무기층 및/또는 유기층을 포함할 수 있다. 유기층은 복수로 제공된 무기층들에 의해 밀봉될 수 있다.
본 발명에 따른 입력 감지 패널(ISL-A)은 박막 봉지층(TFE-A) 상에 직접 형성될 수 있다. 따라서, 입력 감지 패널(ISL-A)은 박막 봉지층(TFE-A) 상에 연속 공정에 의해 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 박막 봉지층(TFE) 및 입력 감지 패널(ISL-A)은 접착 부재에 의해 서로 결합될 수 있다. 접착 부재는 광학투명접착필름(OCA, Optically Clear Adhesive film), 광학투명접착수지(OCR, Optically Clear Resin), 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)과 같은 유기 접착 물질을 수 있으며 어느 하나에 한정되지 않는다.
본 실시 예에 따르면, 일 실시 예에 따른 표시 장치(EA-A)는 희생 패턴부(CDP-A)를 포함한다. 희생 패턴부(CDP-A)는 표시 패널(DP-A) 내부에 배치될 수 있다. 예를 들어, 희생 패턴부(CDP-A)는 표시 소자층(EL-A)과 박막 봉지층(TFE-A) 사이에 배치될 수 있다. 일 실시 예에 따른 희생 패턴부(CDP-A)는 표시 소자층(EL-A) 형성 후, 박막 봉지층(TFE-A)을 형성하기 이전에 표시 소자층(EL-A) 상에 형성할 수 있다.
본 발명에 따른 희생 패턴부(CDP-A)는 발광 영역들(PXA)과 이격되고, 비발광 영역(NPXA-A)과 중첩할 수 있다. 희생 패턴부(CDP-A)에 관한 상세한 설명은 후술한다.
도 4a는 본 발명의 일 실시 예에 따른 표시 패널의 평면도이다. 도 4b는 본 발명의 일 실시 예에 따른 화소의 등가 회로도이다. 도 4c는 본 발명의 일 실시 예에 따른 표시 패널의 일 영역을 확대한 평면도이다.
표시 패널(DP)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함한다. 액티브 영역(AA)은 영상이 표시되는 영역이고, 주변 영역(NAA)은 후술할 구동 회로나 구동 배선 등이 배치된 영역일 수 있다.
표시 패널(DP)은 액티브 영역(AA)에 배치되는 복수의 화소들(PX), 주변 영역(NAA)에 배치되는 복수의 표시 패드들(PDD), 및 화소들(PX)과 표시 패드들(PDD)을 연결하는 복수의 신호 라인들(GL, DL, PL, ECL)을 포함한다.
복수의 신호 라인들(GL, DL, PL, ECL)은 화소들(PX)에 연결되어 화소들(PX)에 전기적 신호들을 전달한다. 표시 패널(DP)에 포함되는 신호 라인들 중 스캔 라인(GL), 데이터 라인(DL), 전원 라인(PL), 및 발광제어 라인(ECL)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 신호 라인들(GL, DL, PL, ECL)은 초기화 전압 라인을 더 포함할 수도 있으며, 어느 하나의 실시 예로 한정되지 않는다.
도 4b에는 복수의 화소들(PX) 중 i번째 스캔 라인(GLi) 및 i번째 발광제어 라인(ECLi)에 연결된 화소(PX)를 예시적으로 도시하였다. 화소(PX)는 발광 소자(EE) 및 화소 회로(CC)를 포함할 수 있다.
화소 회로(CC)는 복수의 트랜지스터들(T1 내지 T7) 및 커패시터(CP)를 포함할 수 있다. 복수의 트랜지스터들(T1 내지 T7)은 LTPS(Low Temperature PUELycrystalline Silicon) 공정 또는 LTPO(Low Temperature PUELycrystalline Oxide) 공정을 통해 형성될 수 있다.
화소 회로(CC)는 데이터 신호에 대응하여 발광 소자(EE)에 흐르는 전류량을 제어한다. 발광 소자(EE)는 화소 회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 이를 위하여, 제1 전원(ELVDD)의 레벨은 제2 전원(ELVSS)의 레벨보다 높게 설정될 수 있다. 발광 소자(EE)는 유기 발광 소자 또는 양자점 발광 소자를 포함할 수 있다.
복수의 트랜지스터들(T1-T7) 각각은 입력 전극(또는, 소스 전극), 출력 전극(또는, 드레인 전극), 및 제어 전극(또는, 게이트 전극)을 포함할 수 있다. 본 명세서 내에서 편의상 입력 전극 및 출력 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(EE)의 애노드 전극에 접속된다. 제1 트랜지스터(T1)는 본 명세서 내에서 구동 트랜지스터로 지칭될 수 있다.
제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 대응하여 발광 소자(EE)에 흐르는 전류량을 제어한다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어 전극은 i번째 스캔 라인(GLi)에 접속된다. 제2 트랜지스터(T2)는 i번째 스캔 라인(GLi)으로 i번째 스캔 신호가 제공될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어 전극은 i번째 스캔 라인(GLi)에 접속된다. 제3 트랜지스터(T3)는 i번째 스캔 라인(GLi)으로 i번째 스캔 신호가 제공될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 노드(ND)와 초기화 전원생성부(미도시) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어 전극은 i-1번째 스캔 라인(GLi-1)에 접속된다. 제4 트랜지스터(T4)는 i-1번째 스캔 라인(GLi-1)으로 i-1번째 스캔 신호가 제공될 때 턴-온되어 노드(ND)로 초기화전압(Vint)을 제공한다.
제5 트랜지스터(T5)는 전원 라인(PL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어 전극은 i번째 발광제어 라인(ECLi)에 접속된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(EE)의 애노드전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 제어 전극은 i번째 발광제어 라인(ECLi)에 접속된다.
제7 트랜지스터(T7)는 초기화 전원생성부(미도시)와 발광 소자(EE)의 애노드전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어 전극은 i+1번째 스캔 라인(GLi+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(GLi+1)으로 i+1번째 스캔 신호가 제공될 때 턴-온되어 초기화전압(Vint)을 발광 소자(EE)의 애노드전극으로 제공한다.
제7 트랜지스터(T7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(T7)가 턴-온되면 발광 소자(EE)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현 시 제1 트랜지스터(T1)로부터의 누설전류에 의하여 발광 소자(EE)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
추가적으로, 도 4b에서는 제7 트랜지스터(T7)의 제어 전극이 i+1번째 스캔 라인(GLi+1)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 제어 전극은 i번째 스캔 라인(GLi) 또는 i-1번째 스캔 라인(GLi-1)에 접속될 수 있다.
커패시터(CP)는 전원 라인(PL)과 노드(ND) 사이에 배치된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 커패시터(CP)에 저장된 전압에 따라 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
본 발명에서 화소(PX)의 등가 회로는 도 4b에 도시된 등가 회로로 한정되지 않는다. 본 발명의 다른 실시예에서 화소(PX)는 발광 소자(EE)를 발광시키기 위한 다양한 형태로 구현될 수 있다. 도 4b에서는 PMOS를 기준으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서 화소 회로(CC)는 NMOS로 구성될 수 있다. 본 발명의 또 다른 실시예에서 화소 회로(CC)는 NMOS와 PMOS의 조합에 의해 구성될 수 있다.
다시 도 4a를 참조하면, 전원 패턴(VDD)은 주변 영역(NAA)에 배치된다. 본 실시예에서, 전원 패턴(VDD)은 복수의 전원 라인들(PL)과 접속된다. 이에 따라, 표시 패널(DP) 은 전원 패턴(VDD)을 포함함으로써, 복수의 화소들에 동일한 제1 전원 신호를 제공할 수 있다.
표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2)를 포함할 수 있다. 제1 패드(D1)는 복수로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다. 제2 패드(D2)는 전원 패턴(VDD)에 연결되어 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시 패널(DP)은 표시 패드들(PDD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 4c에는 표시 장치(EA)는 발광 소자(EE)로부터 생성된 광이 방출되는 복수의 발광 영역들(PXA, 도 4a) 및 발광 영역들(PXA, 도 4a)에 인접한 비발광 영역(NPXA)으로 구분될 수 있다. 도 4c에는 발광 영역들 중 일부 발광 영역들(PXA22, PXA23, PXA24, PXA32, PXA33, PXA34)이 포함된 영역을 도시하였다.
발광 영역들(PXA22, PXA23, PXA24, PXA32, PXA33, PXA34)은 비발광 영역(NPXA)을 사이에 두고 서로 이격된다. 발광 영역들(PXA22, PXA23, PXA24, PXA32, PXA33, PXA34)은 다양한 형태로 배열될 수 있다. 예를 들어, 발광 영역들(PXA22, PXA23, PXA24, PXA32, PXA33, PXA34)은 매트릭스 형상으로 배열될 수 있다. 이에 따라, 비발광 영역(NPXA)은 격자 형상을 가질 수 있다. 다만, 이는 예시적인 것으로, 발광 영역들(PXA22, PXA23, PXA24, PXA32, PXA33, PXA34)의 배열형태는 어느 하나의 실시예에 한정되지 않는다.
발광 영역들(PXA22, PXA23, PXA24, PXA32, PXA33, PXA34) 각각은 화소 정의막(PLE)에 정의된 복수로 표시 개구부들(OP-P)로부터 노출된 발광 소자(EE: 도 6 참조)의 제1 전극(E1, 도 6 참조)의 면적과 대응될 수 있다. 도 3c에는 발광 영역들(PXA22, PXA23, PXA24, PXA32, PXA33, PXA34)과 중첩하는 제1 전극(E1)을 점선으로 도시하였다.
본 발명에 따른 희생 패턴부(CDP)는 평면상에서 발광 영역들(PXA22, PXA23, PXA24, PXA32, PXA33, PXA34)과 이격되고, 비발광 영역(NPXA)과 중첩할 수 있다. 따라서, 희생 패턴부(CDP)의 형상은 비발광 영역(NPXA)의 형상과 대응되는 격자 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 일 실시예에 따른 희생 패턴부(CDP)는 발광 영역들(PXA22, PXA23, PXA24, PXA32, PXA33, PXA34)과 이격되고, 비발광 영역(NPXA)과 중첩되는 것이면 연속적인 형상이 아닌 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 어느 한 "?향으?* 단속된 패턴 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 5는 본 발명의 일 실시 예에 따른 입력 감지 패널의 평면도이다. 도 5에는 도 3a에 도시된 입력 감지 패널(ISL)을 기준으로 설명되나, 도 3b에 도시된 입력 감지 패널(ISL-A)에도 이하의 내용이 적용될 수 있다. 이때, 도 5에 도시된 감지 베이스 층(BS)은 도 3b에 도시된 박막 봉지층(TFE-A)과 대응될 수 있다.
도 5를 참조하면, 입력 감지 패널(ISL)은 감지 베이스 층(BS), 제1 감지 전극(TE1), 제2 감지 전극(TE2), 복수의 감지 배선들(TL1, TL2, TL3), 및 복수의 감지 패드들(PDT)을 포함한다. 제1 감지 전극(TE1), 제2 감지 전극(TE2), 복수의 감지 배선들(TL1, TL2, TL3), 및 복수의 감지 패드들(PDT)은 감지 도전층(MI, 도 3a 참조)을 구성할 수 있다.
감지 베이스 층(BS)은 액티브 영역(AA-I) 및 주변 영역(NAA-I)이 정의될 수 있다. 주변 영역(NAA-I)은 액티브 영역(AA-I)을 에워쌀 수 있다. 액티브 영역(AA-I)은 상술한 외부 입력을 감지하는 영역일 수 있다. 입력 감지 패널(ISL)은 제1 감지 전극(TE1) 및 제2 감지 전극(TE2) 사이의 정전 용량의 변화를 통해 외부 입력에 대한 정보를 얻을 수 있다.
제1 감지 전극(TE1)은 제1 감지 패턴들(SP1) 및 제1 연결 패턴들(BP1)을 포함할 수 있다. 제1 감지 전극(TE1)은 제1 방향(DR1)을 따라 연장되고, 제2 방향(DR2)을 따라 배열된다. 제1 연결 패턴(BP1)은 서로 인접한 두 개의 제1 감지 패턴들(SP1)에 연결될 수 있다.
제2 감지 전극(TE2)은 제2 감지 패턴들(SP2) 및 제2 연결 패턴들(BP2)을 포함할 수 있다. 제2 감지 전극(TE2)은 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 배열된다. 제2 연결 패턴(BP2)은 서로 인접한 두 개의 제2 감지 패턴들(SP2)에 연결될 수 있다.
감지 배선들(TL1, TL2, TL3)은 주변 영역(NAA-I)에 배치된다. 감지 배선들(TL1, TL2, TL3)은 제1 감지 배선(TL1), 제2 감지 배선(TL2), 및 제3 감지 배선(TL3)을 포함할 수 있다.
제1 감지 배선(TL1)은 제1 감지 전극(TE1)에 연결된다. 제2 감지 배선(TL2)은 제2 감지 전극(TE2)의 일 단에 연결된다. 제3 감지 배선(TL3)은 제2 감지 전극(TE2)의 타 단에 각각 연결된다. 제2 감지 전극(TE2)의 타 단은 제2 감지 전극(TE2)의 일 단과 대향된 부분일 수 있다.
본 발명에 따르면, 제2 감지 전극(TE2)은 제2 감지 배선(TL2) 및 제3 감지 배선(TL3)에 연결될 수 있다. 이에 따라, 제1 감지 전극(TE1)에 비해 상대적으로 긴 길이를 가진 제2 감지 전극(TE2)에 대하여 영역에 따른 감도를 균일하게 유지시킬 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제3 감지 배선(TL3)은 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
감지 패드들(PDT)은 주변 영역(NAA-I)에 배치된다. 감지 패드들(PDT)은 제1 감지 패드(TP1), 제2 감지 패드(TP2), 및 제3 감지 패드(TP3)를 포함할 수 있다. 제1 감지 패드(TP1)는 제1 감지 배선(TL1)에 연결되어 제1 감지 전극(TE1)과 전기적으로 연결된다. 제2 감지 패드(TP2)는 제2 감지 배선(TL2)에 연결되고, 제3 감지 패드(TP3)는 제3 감지 배선(TL3)에 연결된다. 따라서, 제2 감지 패드(TP2) 및 제3 감지 패드(TP3)는 제2 감지 전극(TE2)과 전기적으로 연결된다.
도 6은 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다. 도 7은 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다. 도 1 내지 도 5에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다. 도 6 및 도 7에는 도 4a에서 설명한 발광 영역들(PA) 중 예시적으로 제1 방향(DR1)을 따라 배열된 3 개의 발광 영역들(PXA22, PXA23, PXA24)을 예시적으로 도시하였다. 이하, 도 6 내지 도 7에 도시된 트랜지스터(TR)는 도 4b에 도시된 트랜지서터들(T1 내지 T7) 중 구동 트랜지스터에 해당하는 제1 트랜지스터(T1)과 대응될 수 있다.
도 6을 참조하면, 본 실시예에서 표시 장치(EA)는 표시 패널(DP), 입력 감지 패널(ISL), 및 희생 패턴부(CDP)를 포함한다. 표시 패널(DP)은 베이스 층(BF), 회로 소자층(ML), 및 표시 소자층(EL)을 포함한다. 입력 감지 패널(ISL)은 감지 베이스 층(BS) 및 감지 도전층(MI)을 포함한다.
베이스 층(BF)은 표시 패널(DP)의 다른 구성들이 배치되는 기저층일 수 있다. 베이스 층(BF)은 플라스틱 기판, 유리 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 또는, 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
회로 소자층(ML)은 베이스 층(BF) 상에 배치된다. 회로 소자층(ML)은 트랜지스터(TR) 및 복수의 절연층들(BI, IH1, IH2, IH3)을 포함한다. 회로 소자층(ML)은 표시 소자층(EL)에 전기적으로 연결된 트랜지스터(TR) 및 커패시터(미도시)를 포함할 수 있다. 회로 소자층(ML)은 표시 소자층(EL)에 전기적으로 연결되어 표시 소자층(EL)의 발광을 제어할 수 있다.
보조층(BI)은 베이스 층(BF) 상에 배치된다. 베이스 층(BF)은 무기물을 포함하는 배리어층(barrier layer) 및/또는 버퍼층(buffer layer)을 포함할 수 있다. 이에 따라, 보조층(BI)은 베이스 층(BF)을 통해 유입되는 산소나 수분이 화소(PX)에 침투되는 것을 방지하거나, 화소(PX)가 안정적으로 형성되도록 베이스 층(BF)의 표면 에너지보다 낮은 표면 에너지를 제공한다.
한편, 베이스 층(BF) 및 보조층(BI) 중 적어도 어느 하나는 복수로 제공되어 서로 교번하여 적층될 수도 있다. 또는, 보조층(BI)을 구성하는 배리어층 및 버퍼층의 적어도 어느 하나는 복수로 제공될 수도 있고 생략될 수도 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시 예에 따른 표시 패널(DP)은 다양한 구조로 제공될 수 있으며, 어느 하나의 실시 예로 한정되지 않는다.
화소(PX)는 트랜지스터(TR) 및 발광 소자(EE)를 포함할 수 있다. 트랜지스터(TR)는 반도체 패턴(AL), 제어 전극(GE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다.
반도체 패턴(AL)은 보조층(BI) 상에 배치된다. 반도체 패턴(AL)은 반도체 물질을 포함할 수 있다. 제어 전극(GE)은 제1 절연층(IH1)을 사이에 두고 반도체 패턴(AL)으로부터 이격된다. 제어 전극(GE)은 도전 물질을 포함한다. 예를 들어, 니켈(Ni), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 및 텅스텐(W)과 같은 금속, 또는 금속 산화물 중 적어도 어느 하나를 포함할 수 있다.
입력 전극(IE)과 출력 전극(OE)은 제2 절연층(IH2)을 사이에 두고 제어 전극(GE)으로부터 이격된다. 입력 전극(IE)과 출력 전극(OE)은 제1 절연층(IH1) 및 제2 절연층(IH2)을 관통하여 반도체 패턴(AL)의 일 측 및 타 측 각각에 접속된다.
입력 전극(IE) 및 출력 전극(OE)은 각각 도전성 물질을 포함한다. 예를 들어, 입력 전극(IE) 및 출력 전극(OE) 각각은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W), 및 이들 각각의 합금 중 적어도 어느 하나를 포함할 수 있다. 입력 전극(IE) 및 출력 전극(OE) 각각은 단일막 또는 다중막일 수 있다.
제3 절연층(IH3)은 제2 절연층(IH2) 상에 배치되어 입력 전극(IE) 및 출력 전극(OE)을 커버한다. 한편, 본 발명에 있어서, 반도체 패턴(AL)은 제어 전극(GE) 상에 배치될 수도 있다. 또는, 반도체 패턴(AL)은 입력 전극(IE)과 출력 전극(OE) 상에 배치될 수도 있다. 또는, 입력 전극(IE)과 출력 전극(OE)은 반도체 패턴(AL)과 동일 층 상에 배치되어 반도체 패턴(AL)에 직접 접속될 수도 있다. 본 발명의 일 실시 예에 따른 트랜지스터(TR)는 다양한 구조들로 형성될 수 있으며, 어느 하나의 실시 예로 한정되지 않는다.
발광 소자(EE)는 제3 절연층(IH3) 상에 배치된다. 발광 소자(EE)는 광을 표시할 수 있다면 다양한 소자를 포함할 수 있다. 발광 소자(EE)는 제1 전극(E1), 발광 패턴(EM), 및 제2 전극(E2)을 포함한다.
제1 전극(E1)은 제3 절연층(IH3)을 관통하여 트랜지스터(TR)에 접속될 수 있다. 한편, 도시되지 않았으나, 표시 패널(DP)은 제1 전극(E1)과 트랜지스터(TR) 사이에 배치되는 별도의 연결 전극을 더 포함할 수도 있고, 이때, 제1 전극(E1)은 연결 전극을 통해 트랜지스터(TR)에 전기적으로 접속될 수 있다
제1 전극(E1)은, 일반적으로 화소 전극 또는 양극일 수 있다. 제1 전극(E1)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 예를 들어, 제1 전극(E1)은, 전면 발광을 위한 반투과형 전극 또는 반사형 전극일 수 있다. 이 경우, 제1 전극(E1)은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 금속의 혼합물을 포함할 수 있다.
또한, 제1 전극(E1)은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 금속의 혼합물을 포함하는 단층이거나, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 금속의 혼합물을 포함하는 금속층 및 투명한 도전성 산화물을 포함하는 투명 도전성 산화물층의 다층 구조를 가질 수 있다. 여기에서, 투명한 도전성 산화물은, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등을 포함할 수 있다.
표시 소자층(EL)은 회로 소자층(ML) 상에 배치된다. 표시 소자층(EL)은 발광 소자(EE) 및 화소 정의막(PDL)을 포함한다.
화소 정의막(PDL)은 제3 절연층(IH3) 상에 배치된다. 화소 정의막(PDL)은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다. 화소 정의막(PDL)에는 표시 개구부(OP-P)가 정의될 수 있다. 표시 개구부(OP-P)는 제1 전극(E1)의 적어도 일부를 노출시킨다.
본 발명에 따르면, 화소 정의막(PDL)의 표시 개구부(OP-P)에 의해 노출된 제1 전극(E1)의 면적은 발광 영역들(PXA22, PXA23, PXA24)으로 정의될 수 있다. 복수의 화소들(PX) 각각은 대응되는 발광 영역들 가지며, 발광 영역들(PXA22, PXA23, PXA24)의 면적은 서로 상이할 수 있다.
발광 패턴(EM)는 화소 정의막(PDL)에 정의된 개구부에 배치된다. 발광 패턴(EM)는 화소 정의막(PDL) 및 화소 정의막(PDL)으로부터 노출된 복수의 제1 전극들(E1)을 커버할 수 있다. 따라서, 발광 패턴(EM)는 베이스 층(BS)의 전 면 상에 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 발광 패턴(EM)는 개구부에 의해 노출된 제1 전극들(E1) 각각에 패터닝 되어 배치 될 수 있다.
발광 패턴(EM)는 발광 물질을 포함할 수 있다. 예를 들어, 발광 패턴(EM)는 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 발광 패턴(EM)는 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 발광 패턴(EM)는 제1 전극(E1) 및 제2 전극(E2) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.
제2 전극(E2)은 발광 패턴(EM) 상에 배치된다. 제2 전극(E2)은 제1 전극(E1)과 대향될 수 있다. 제2 전극(E2)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 따라서, 제2 전극(E2)은 화소 정의막(PDL) 및 발광 패턴(EM)의 전 면 상에 배치된다.
제2 전극(E2)은 복수의 화소들(PX)에 공통적으로 제공될 수 있다. 화소들(PX) 각각에 배치된 발광 소자(EE)는 제2 전극(E2)을 통해 공통의 전원 전압(이하, 제2 전원 전압)을 수신한다.
제2 전극(E2)은, 일반적으로 공통 전극 또는 음극일 수 있다. 제2 전극(E2)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 일 실시 예로, 제2 전극(E2)은 전면 발광을 위한 투과형 전극일 수 있다. 이 경우, 제2 전극(E2)은, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, BaF, Ba, Ag 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물)을 포함할 수 있다. 또한, 제2 전극(EL2)은 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다. 이와 달리, 일 실시 예로, 제2 전극(E2)은, 배면 발광을 위한 반투과형 전극 또는 반사형 전극일 수 있다. 이 경우, 제2 전극(E2)은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 금속의 혼합물을 포함할 수 있다. 또한, 제2 전극(E2)은 상기 물질로 형성된 반사막이나 반투과막 및 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성된 투명 도전막을 포함하는 복수의 층 구조일 수 있다.
본 실시예에 따르면, 표시 패널(DP)과 입력 감지 패널(ISL) 사이에는 소정의 이격 공간(ES)이 제공될 수 있다.
입력 감지 패널(ISL)은 감지 베이스 층(BS), 복수의 도전 패턴들(MTL1, MTL2) 및 복수의 감지 절연층들(ISL1, ISL2)을 포함한다.
제1 도전 패턴(MTL1)은 감지 베이스 층(BS) 상에 배치된다. 제1 감지 절연층(ISL1)은 제1 도전 패턴(MTL1)은 감지 베이스 층(BS) 상에 배치되어 제1 도전 패턴(MTL1)을 커버한다. 제2 도전 패턴(MTL2)는 제1 감지 절연층(ISL1) 상에 배치된다. 제2 감지 절연층(ISL2)은 제1 감지 절연층(ISL1) 상에 배치되어 제2 도전 패턴(MTL2)을 커버한다.
도전 패턴들(MTL1, MTL2)은 도 5에 도시된 감지 전극들(TE1, TE2)의 일부를 구성할 수 있다.
예를 들어, 제1 도전 패턴(MTL1)은 도 5에 도시된 제1 감지 전극(TE1)의 제1 연결 패턴들(BP1)을 포함할 수 있다. 제2 도전 패턴(MTL2)은 제1 감지 전극(TE1)의 제1 감지 패턴들(SP1), 제2 감지 전극(TE2)의 제2 감지 패턴들(SP2), 및 제2 연결 패턴(BP2)을 포함할 수 있다.
본 발명에 따른 도전 패턴들(MTL1, MTL2)은 메쉬(mesh) 라인으로 제공될 수 있다. 따라서, 도 5의 감지 전극들(TE1, TE2)은 메쉬 라인으로 제공될 수 있다. 감지 전극들(TE1, TE2)은 표시 개구부(OP-P)와 중첩하는 감지 개구부(OP-T)가 정의된다. 감지 개구부(OP-T)는 복수의 발광 영역들(PXA22, PXA23, PXA24)과 이격될 수 있다. 감지 개구부(OP-T)는 비발광 영역(NPXA)에 중첩하여 배치되는 메쉬 라인에 의해 형성될 수 있다. 본 발명에 따르면, 감지 전극들(TE1, TE2)은 발광 영역들(PXA22, PXA23, PXA24) 이격되고, 비발광 영역(NPXA)에 중첩하여 배치되는 메쉬 라인 형상을 가짐에 따라, 발광 영역들(PXA22, PXA23, PXA24)에서 제공된 광이 감지 전극들(TE1, TE2)의 간섭 없이 외부로 출사될 수 있다.
본 실시 예에 따른 희생 패턴부(CDP)는 표시 패널(DP) 및 입력 감지 패널(ISL) 사이에 배치된다. 예를 들어, 입력 감지 패널(ISL)은 제1 도전 패턴(MTL1)이 배치되는 전면(BS-U), 전면(BS-U)과 대향하는 배면(BS-B)을 포함한다. 희생 패턴부(CDP)는 입력 감지 패널(ISL)의 배면(BS-B) 상에 배치될 수 있다.
본 실시 예에 따른 희생 패턴부(CDP)는 표시 패널(DP)과 입력 감지 패널(ISL)이 이격 공간(ES)을 가짐에 따라, 발광 소자(EE)의 제2 전극(E2)과 접촉되지 않고 배치될 수 있다.
희생 패턴부(CDP)는 발광 영역들(PXA22, PXA23, PXA24) 이격되고, 비발광 영역(NPXA)에 중첩하여 배치될 수 있다. 희생 패턴부(CDP)는 표시 패널(DP)의 구성들 중 유기 물질을 포함하는 구성, 예를 들어, 제3 절연층(IH3) 및/또는 화소 정의막(PDL)이 외부 광(예를 들어, 자외선 등)에 의해 분해되어 방출되는 저분자 불순물(예를 들어, 산소(O))에 의해 산화된다.
희생 패턴부(CDP)는 발광 소자(EE)의 제2 전극(E2)에 비해 상대적으로 이온화 경향이 큰 금속을 포함할 수 있다. 희생 패턴부(CDP)는 금속 패턴일 수 있다. 따라서, 희생 패턴부(CDP)는 제2 전극(E2)보다 외부 광에 의해 방출되는 저분자 불순물과 먼저 반응하여 제2 전극(E2)의 산화를 방지할 수 있다. 이에 따라, 제2 전극(E2)의 산화에 의해 발광 영역들(PXA22, PXA23, PXA24)의 면적이 감소되는 문제를 방지할 수 있으며, 신뢰성이 향상된 발광 소자(EE)를 제공할 수 있다.
또한, 희생 패턴부(CDP)는 비발광 영역(NPXA)에 중첩하여 배치됨에 따라, 발광 영역들(PXA22, PXA23, PXA24)에서 제공된 광이 희생 패턴부(CDP)의 간섭 없이 외부로 출사될 수 있다.
도 7을 참조하면, 일 실시예에 따른 희생 패턴부(CDP-1)는 감지 베이스 층(BS)의 배면(BS-B) 상에 배치되고, 발광 소자(EE)의 제2 전극(E2)과 접촉할 수 있다. 따라서, 표시 패널(DP)과 입력 감지 패널(ISL)이 가지는 이격 공간(ES)을 지지할 수 있어 표시 패널(DP)과 입력 감지 패널(ISL)이 안정적으로 결합될 수 있다. 또한, 상대적으로 이온화 경향이 큰 희생 패턴부(CDP-1)를 제2 전극(E2)의 일부와 직접적으로 접촉 시킴에 따라, 광 분해 저분자 불순물이 희생 패턴부(CDP-1)에 의해 효과적으로 제거될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다. 도 9는 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다. 도 1 내지 도 7에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다. 도 8 및 도 9에는 도 4a에서 설명한 발광 영역들(PA) 중 예시적으로 제1 방향(DR1)을 따라 배열된 3 개의 발광 영역들(PXA22, PXA23, PXA24)을 예시적으로 도시하였다. 이하, 도 8 내지 도 9에 도시된 트랜지스터(TR)는 도 4b에 도시된 트랜지서터들(T1 내지 T7) 중 구동 트랜지스터에 해당하는 제1 트랜지스터(T1)과 대응될 수 있다.
또한, 도 8 및 도 9에 도시된 표시 패널(DP-A)의 베이스 층(BF-A), 및 회로 소자층(ML-A), 표시 소자층(EL-A)은, 도 6에 도시된 표시 패널(DP)의 베이스 층(BF), 및 회로 소자층(ML), 표시 소자층(EL)과 대응될 수 있다.
본 실시예에 따른 표시 패널(DP-A)는 박막 봉지층(TFE-A)을 더 포함한다. 박막 봉지층(TFE-A)은 발광 소자(EE) 상에 배치되어 발광 소자(EE)를 밀봉한다. 박막 봉지층(TFE-A)은 복수의 화소들(PX)에 공통적으로 제공될 수 있다. 한편, 도시되지 않았으나, 제2 전극(E2)과 박막 봉지층(TFE-A) 사이에는 제2 전극(E2)을 커버하는 캡핑층(capping layer)이 더 배치될 수도 있다.
박막 봉지층(TFE-A)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층(LIL), 유기층(UEL), 및 제2 무기층(UIL)을 포함할 수 있다. 다만 이에 한정되지 않고, 박막 봉지층(TFE-A)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 무기층(LIL)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(LIL)은 외부 수분이나 산소가 발광 소자(EE)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(LIL)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(LIL)은 증착 공정을 통해 형성될 수 있다.
유기층(UEL)은 제1 무기층(LIL) 상에 배치되어 제1 무기층(LIL)에 접촉할 수 있다. 유기층(UEL)은 제1 무기층(LIL) 상에 평탄면을 제공할 수 있다. 제1 무기층(LIL) 상면에 형성된 굴곡이나 제1 무기층(LIL) 상에 존재하는 파티클(particle) 등은 유기층(UEL)에 의해 커버되어, 제1 무기층(LIL)의 상면의 표면 상태가 유기층(UEL) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다.
또한, 유기층(UEL)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(UEL)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 무기층(UIL)은 유기층(UEL) 상에 배치되어 유기층(UEL)을 커버한다. 제2 무기층(UIL)은 제1 무기층(LIL) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(UIL)은 유기층(UEL)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(UIL)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(UIL)은 증착 공정을 통해 형성될 수 있다.
본 실시예에 따르면, 입력 감지 패널(ISL-A)은 표시 패널(DP-A) 상에 직접 형성될 수 있다. 입력 감지 패널(ISL-A)은 박막 봉지층(TFE-A) 상에 연속 공정에 의해 형성될 수 있다. 예를 들어, 입력 감지 패널(ISL-A)의 제1 도전 패턴(MTL1)은 제1 무기층(LIL) 상에 직접 형성될 수 있다. 제1 감지 절연층(ISL1)은 제1 무기층(LIL) 상에 배치되어 제1 도전 패턴(MTL1)을 커버할 수 있다.
본 실시 예에 따른 희생 패턴부(CDP-A)는 표시 패널(DP-A) 내부에 배치될 수 있다. 예를 들어, 희생 패턴부(CDP-A)는 비발광 영역(NPXA)과 중첩하고, 제2 전극(E2) 및 제1 무기층(LIL) 사이에 배치될 수 있다. 일 실시예에 따른 희생 패턴부(CDP-A)는 제2 전극(E2)의 일부와 접촉하고 제1 무기층(LIL)에 의해 커버될 수 있다.
도 9를 참조하면, 일 실시예에 따른 희생 패턴부(CDP-B)는 표시 패널(DP-A) 및 입력 감지 패널(ISL-A) 사이에 배치된다. 예를 들어, 희생 패턴부(CDP-B)는 연속 고정에 의해 박막 봉지층(TFE-A) 상에 입력 감지 패널(ISL-A)이 형성되기 이전에, 발광 영역들(PXA22, PXA23, PXA24) 이격되고, 비발광 영역(NPXA)에 중첩하는 제2 무기층(UIL) 상에 형성될 수 있다.
본 발명에 따른 희생 패턴부는 화소 정의막과 대응되는 형상을 가짐으로써, 화소 정의막 형성 시 사용되는 마스크와 동일한 마스크에 패터닝 될 수 있다. 이에 따라, 표시 패널 형성 시, 비용 및 시간을 절약할 수 있다.
이상에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EA: 표시 장치
DM: 표시 모듈
DP: 표시 패널
ISL: 입력 감지 패널
CDP: 희생 패턴부

Claims (20)

  1. 표시 개구부가 정의된 화소 정의막, 상기 표시 개구부에 의해 상기 화소 정의막으로부터 적어도 일부가 노출된 제1 전극, 상기 제1 전극과 대향되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 패턴을 포함하는 발광 소자를 포함하는 표시 패널;
    상기 표시 패널 상에 배치된 입력 감지 패널; 및
    상기 표시 패널 및 상기 입력 감지 패널 사이에 배치되는 희생 패턴부를 포함하고,
    상기 희생 패턴부는, 상기 표시 개구부와 이격되고 화소 정의막과 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 패널은,
    상기 발광 소자로부터 제공된 광이 방출되고 상기 표시 개구부로부터 노출된 제1 전극의 면적과 대응되는 발광 영역 및 상기 발광 영역과 인접한 비발광 영역으로 구분되고,
    상기 희생 패턴부는, 평면상에서 상기 발광 영역과 이격되고 상기 비발광 영역과 중첩하는 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서,
    상기 희생 패턴부는 금속을 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서,
    상기 희생 패턴부는 상기 제2 전극에 비해 상대적으로 이온화 경향이 큰 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서,
    상기 입력 감지 패널은,
    전면 및 상기 전면과 대향하는 배면을 포함하는 감지 베이스 층, 상기 감지 베이스 층의 상기 전면 상에 배치된 감지 도전층, 상기 감지 도전층을 커버하는 감지 절연층을 포함하고,
    상기 희생 패턴부는,
    상기 감지 베이스 층의 상기 배면 상에 배치되는 것을 특징으로 하는 표시 장치.
  6. 제5 항에 있어서,
    상기 표시 장치는,
    상기 표시 패널의 엣지를 따라 배치되고, 상기 표시 패널 및 상기 입력 감지 패널을 결합시키는 실링부를 더 포함하고,
    상기 표시 패널 및 상기 입력 감지 패널은 상기 실링부에 의해 소정의 이격 공간을 갖는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    상기 표시 장치는,
    상기 표시 패널을 커버하는 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 상기 제1 무기층 및 상기 제2 무기층 사이에 배치된 유기층을 포함하는 박막 봉지층을 더 포함하고,
    상기 희생 패턴부는,
    평면상에서 상기 표시 개구부와 이격되고 상기 화소 정의막 및 상기 제1 무기층 사이에 배치되는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서,
    상기 입력 감지 패널은,
    서로 이격되어 배치되고 상기 표시 개구부와 중첩하는 감지 개구부가 정의된 감지 전극들, 및 상기 감지 전극들에 연결된 감지 배선들을 포함하고,
    상기 감지 전극들은,
    상기 감지 개구부를 형성하는 메쉬 라인으로 제공되는 것을 특징으로 하는 표시 장치.
  9. 제8 항에 있어서,
    상기 희생 패턴부는,
    상기 감지 개구부와 이격되고 상기 메쉬 라인과 중첩하는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 전극은,
    상기 화소 정의막 및 상기 발광 패턴의 전 면 상에 배치되고,
    상기 감지 패턴부는,
    상기 제2 전극과 접촉하는 것을 특징으로 하는 표시 장치.
  11. 발광 영역 및 상기 발광 영역과 인접한 비발광 영역으로 구분되고, 제1 전극, 상기 제1 전극과 대향되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 패턴을 포함 발광 소자를 포함하는 표시 패널;
    상기 표시 패널 상에 배치된 입력 감지 패널; 및
    상기 표시 패널 및 상기 입력 감지 패널 사이에 배치되고, 상기 제2 전극보다 상대적으로 이온화 경향이 큰 금속 패턴을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 금속 패턴은,
    상기 발광 영역과 이격되고 상기 비발광 영역과 중첩하는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 패널은,
    상기 제1 전극의 적어도 일부를 노출시키는 표시 개구부가 정의된 화소 정의막을 포함하고,
    상기 발광 영역은 상기 표시 개구부로부터 노출된 제1 전극의 면적과 대응되고,
    상기 금속 패턴은, 평면상에서 상기 표시 개구부와 이격되고 화소 정의막과 중첩하는 것을 특징으로 하는 표시 장치.
  14. 제13 항에 있어서,
    상기 화소 정의막은 평면상에서 격자 형상을 포함하고,
    상기 금속 패턴은 상기 화소 정의막과 동일 형상을 갖는 것을 특징으로 하는 표시 장치.
  15. 제11 항에 있어서,
    상기 입력 감지 패널은,
    전면 및 상기 전면과 대향하는 배면을 포함하는 감지 베이스 층, 상기 감지 베이스 층의 상기 전면 상에 배치된 도전층, 상기 도전층을 커버하는 감지 절연층을 포함하고,
    상기 금속 패턴은,
    상기 감지 베이스 층의 상기 배면 상에 배치되는 것을 특징으로 하는 표시 장치.
  16. 제15 항에 있어서,
    상기 표시 장치는,
    상기 표시 패널의 엣지를 따라 배치되고, 상기 표시 패널 및 상기 입력 감지 패널을 결합시키는 실링부를 더 포함하고,
    상기 표시 패널 및 상기 입력 감지 패널은 상기 실링부에 의해 소정의 이격 공간을 갖는 것을 특징으로 하는 표시 장치.
  17. 제13 항에 있어서,
    상기 표시 장치는,
    상기 표시 패널을 커버하는 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 상기 제1 무기층 및 상기 제2 무기층 사이에 배치된 유기층을 포함하는 박막 봉지층을 더 포함하고,
    상기 금속 패턴은,
    평면상에서 상기 표시 개구부와 이격되고 상기 화소 정의막 및 상기 제1 무기층 사이에 배치되는 것을 특징으로 하는 표시 장치.
  18. 제13 항에 있어서,
    상기 제2 전극은,
    상기 화소 정의막 및 상기 발광 패턴의 전 면 상에 배치되고,
    상기 금속 패턴은,
    상기 제2 전극과 접촉하는 것을 특징으로 하는 표시 장치.
  19. 제11 항에 있어서,
    상기 입력 감지 패널은,
    서로 이격되어 배치되고 상기 표시 개구부와 중첩하는 감지 개구부가 정의된 감지 전극들, 및 상기 감지 전극들에 연결된 감지 배선들을 포함하고,
    상기 감지 전극들은,
    상기 감지 개구부를 형성하는 메쉬 라인으로 제공되는 것을 특징으로 하는 표시 장치.
  20. 제19 항에 있어서,
    상기 금속 패턴은,
    상기 감지 개구부와 이격되고 상기 메쉬 라인과 중첩하는 것을 특징으로 하는 표시 장치.

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* Cited by examiner, † Cited by third party
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