WO2019176327A1 - 半導体装置 - Google Patents

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鉄太郎 今川
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富士電機株式会社
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2017-147435
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2017-69412
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2007-173411
  • the plurality of pads are arranged along any side of the semiconductor substrate. In a semiconductor device, it is preferable to effectively use a region between pads.
  • a semiconductor device including a semiconductor substrate may include a transistor portion and a diode portion provided on the semiconductor substrate.
  • a semiconductor device includes a plurality of pads arranged in an arrangement direction between a region where a transistor portion or a diode portion is provided and a first end side on an upper surface of a semiconductor substrate. You may prepare.
  • the semiconductor device may include a gate runner unit that transmits a gate voltage to the transistor unit.
  • the transistor portion may include a gate trench portion provided extending in a direction different from the arrangement direction in a top view.
  • the gate runner portion may include a first gate runner provided between the first end side of the semiconductor substrate and at least one pad in a top view.
  • the gate runner portion may include a second gate runner provided between the at least one pad and the transistor portion in a top view.
  • the transistor portion may be provided in at least one of the inter-pad regions sandwiched between the two pads in a top view.
  • the gate trench portion provided in the inter-pad region may be connected to the first gate runner.
  • the gate trench part arranged facing the second gate runner in the extending direction may be connected to the second gate runner.
  • the second gate runner may be provided along at least two sides of at least one pad.
  • the distance between the pad and the second gate runner may be 200 ⁇ m or less.
  • the diode portion may have a first conductivity type cathode region exposed on the lower surface of the semiconductor substrate.
  • a cathode region may not be provided in the interpad region.
  • the transistor portion may have a first conductivity type emitter region exposed on the upper surface of the semiconductor substrate and in contact with the gate trench portion.
  • the semiconductor device may include an emitter electrode provided above the upper surface of the semiconductor substrate and connected to the emitter region.
  • the diode part may have a dummy trench part that extends in the extending direction and is connected to the emitter electrode.
  • the dummy trench portion arranged opposite to the inter-pad region in the extending direction may be provided extending to the inter-pad region.
  • the transistor portion may have a first conductivity type emitter region exposed on the upper surface of the semiconductor substrate and in contact with the gate trench portion.
  • the semiconductor device may include an emitter electrode provided above the upper surface of the semiconductor substrate and connected to the emitter region.
  • the diode portion may have a first conductivity type cathode region exposed on a lower surface of the semiconductor substrate.
  • a dummy trench portion that extends in the extending direction and is connected to the emitter electrode may be provided.
  • a cathode region and a dummy trench part may be provided in at least one inter-pad region.
  • the transistor portion may have a first conductivity type emitter region exposed on the upper surface of the semiconductor substrate and in contact with the gate trench portion.
  • the gate trench portions provided in the inter-pad region at least the gate trench portion closest to the pad may not be provided with the emitter region in contact with the inter-pad region.
  • the transistor portion may have a first conductivity type emitter region exposed on the upper surface of the semiconductor substrate and in contact with the gate trench portion.
  • the semiconductor device may include an emitter electrode provided above the upper surface of the semiconductor substrate and connected to the emitter region.
  • the semiconductor device may include an interlayer insulating film provided between the semiconductor substrate and the emitter electrode.
  • a contact hole for connecting the emitter electrode and the semiconductor substrate may be provided in the interlayer insulating film between the pad and the gate trench portion closest to the pad among the gate trench portions provided in the inter-pad region. .
  • a dummy trench portion connected to the emitter electrode may be provided between the pad and the gate trench portion closest to the pad among the gate trench portions provided in the inter-pad region.
  • Each of the plurality of pads may be provided at a position where at least a part faces the diode portion in the extending direction.
  • FIG. 3 is a diagram showing an example of a BB cross section in FIG. 2. It is the figure which expanded the vicinity of the area
  • FIG. 6 is a diagram illustrating an arrangement example of a cathode region 82. It is the figure which expanded the vicinity of the area
  • FIG. 5 is a diagram illustrating an arrangement example of gate trench portions 40 in a main active portion 120 and an interpad region 130.
  • FIG. 10 is a diagram illustrating another arrangement example of the gate trench portion 40 in the main active portion 120 and the inter-pad region 130.
  • FIG. 10 is a diagram illustrating another arrangement example of the gate trench portion 40 in the main active portion 120 and the inter-pad region 130.
  • one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as “upper” and the other side is referred to as “lower”.
  • the upper surface is referred to as the upper surface and the other surface is referred to as the lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction of attachment to a substrate or the like when the semiconductor device is mounted.
  • a plane parallel to the upper surface of the semiconductor substrate is defined as an XY plane
  • a depth direction perpendicular to the upper surface of the semiconductor substrate is defined as a Z axis.
  • the first conductivity type is an N type and the second conductivity type is a P type.
  • the first conductivity type may be a P type and the second conductivity type may be an N type.
  • the conductivity types of the substrates, layers, regions, etc. in the respective embodiments have opposite polarities.
  • P + type or N + type
  • P ⁇ type or N ⁇ type
  • the doping concentration is lower than that of P-type (or N-type).
  • the doping concentration refers to the concentration of impurities that have become donors or acceptors.
  • the concentration difference between the donor and the acceptor may be referred to as a doping concentration.
  • the peak value of the doping concentration distribution in the doping region is used as the doping concentration in the doping region.
  • FIG. 1 is a view showing the structure of the upper surface of a semiconductor device 100 according to one embodiment of the present invention.
  • the semiconductor device 100 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, or a nitride semiconductor substrate such as gallium nitride.
  • the semiconductor substrate 10 in this example is a silicon substrate.
  • the end of the outer periphery of the semiconductor substrate 10 in a top view is referred to as an outer peripheral end 140.
  • the top view refers to the case where the semiconductor substrate 10 is viewed in parallel with the Z axis from the top surface side.
  • One of the outer edges 140 of the semiconductor substrate 10 in the top view is defined as a first edge 142.
  • a direction parallel to the first end side 142 in the top view is taken as an X-axis direction, and a direction perpendicular to the first end side 142 is taken as a Y-axis direction.
  • the semiconductor device 100 includes a main active part 120 and an edge termination structure part 90.
  • the main active portion 120 is a region other than the inter-pad region 130 described later, among the active regions where current flows in the depth direction inside the semiconductor substrate 10 from the upper surface to the lower surface or from the lower surface to the upper surface of the semiconductor substrate 10.
  • the active region is formed between the upper surface and the lower surface of the semiconductor substrate 10 when the transistor element included in the semiconductor device 100 is controlled to be in the on state or when the transistor element is changed from the on state to the off state. This is the region where the main current flows.
  • the main active part 120 may point to a region other than the pad and the inter-pad region 130 in a region surrounded by a first gate runner 50 described later.
  • the main active part 120 is provided with a transistor part 70 and a diode part 80.
  • the transistor unit 70 and the diode unit 80 may be referred to as an element unit or an element region, respectively.
  • the transistor portions 70 and the diode portions 80 are alternately provided in the X-axis direction in the main active portion 120.
  • a plurality of pads (in the example of FIG. 1, a sense pad 114, an emitter pad 115, a gate pad 116, a cathode pad 117, and an anode pad 118) are provided above the upper surface of the semiconductor substrate 10.
  • the sense pad 114 is connected to the current sense element 119.
  • the current sense element 119 has the same structure as the transistor unit 70 and has a smaller area (corresponding to the area of the channel) when viewed from above than the transistor unit 70. By detecting the current flowing through the current sensing element 119, the current flowing through the entire semiconductor device 100 can be estimated.
  • the emitter pad 115 is connected to an emitter electrode disposed above the upper surface of the semiconductor substrate 10.
  • the gate pad 116 is connected to the gate electrode of the transistor unit 70.
  • the gate pad 116 of this example is connected to a gate runner portion described later.
  • the cathode pad 117 and the anode pad 118 are connected to a temperature sensing unit 110 described later.
  • the number and type of pads provided on the semiconductor substrate 10 are not limited to the example shown in FIG.
  • Each pad is made of a metal material such as aluminum.
  • the plurality of pads are arranged in a predetermined arrangement direction between the main active portion 120 and the first end side 142 on the upper surface of the semiconductor substrate 10.
  • the plurality of pads in this example are disposed between the element region and the first end side 142 in the Y-axis direction.
  • the arrangement direction of the plurality of pads is the center in the top view of two pads (in this example, the sense pad 114 and the anode pad 118) arranged at both ends in the direction parallel to the first end side 142 among the plurality of pads. May be in the direction of a straight line connecting.
  • the arrangement direction may be a direction parallel to the first end side 142.
  • the arrangement direction may have an inclination of 30 degrees or less with respect to the first end side 142. The inclination may be within 20 degrees or within 10 degrees.
  • the arrangement direction of this example is parallel to the first end side 142.
  • a region sandwiched between two pads in a top view is an inter-pad region 130.
  • the inter-pad region 130 in this example is an overlapping region that overlaps when two pad regions extend in the direction parallel to the X axis toward each other.
  • a region between the overlapping region and the first gate runner 50 provided along the first end side 142 is also included in the inter-pad region 130.
  • an element region is also provided in at least one inter-pad region 130.
  • the transistor part 70 is provided in at least one inter-pad region 130. With such a structure, the area of the element region can be increased by effectively using the inter-pad region 130.
  • the semiconductor device 100 includes a gate runner unit that transmits a gate voltage to the transistor unit 70.
  • the semiconductor device 100 of this example includes a first gate runner 50, a second gate runner 51, and a third gate runner 48 as gate runner portions.
  • each gate runner is provided above the upper surface of the semiconductor substrate 10 and insulated from the upper surface of the semiconductor substrate 10 by an interlayer insulating film.
  • the first gate runner 50 is provided between the first end 142 of the semiconductor substrate 10 and at least one pad in a top view.
  • the first gate runner 50 in this example passes between each of the sense pad 114, the emitter pad 115, the gate pad 116, the cathode pad 117 and the anode pad 118, and the first end 142, It is provided in parallel with the end side 142.
  • the first gate runner 50 is connected to the gate pad 116.
  • the first gate runner 50 is provided between the other edge of the semiconductor substrate 10 and the main active portion 120 so as to surround the main active portion 120. That is, the first gate runner 50 of this example is provided in an annular shape along each end side of the semiconductor substrate 10.
  • the first gate runner 50 may be a metal wiring such as aluminum or a semiconductor wiring such as polysilicon doped with impurities.
  • the first gate runner 50 may have a structure in which a metal wiring and a semiconductor wiring overlap each other with an insulating film interposed therebetween. The insulating film is provided with a contact hole for connecting the metal wiring and the semiconductor wiring.
  • the first gate runner 50 in this example is a metal wiring.
  • the material of the second gate runner 51 and the third gate runner 48 may be the same material as that described in the first gate runner 50.
  • the second gate runner 51 is a metal wiring
  • the third gate runner 48 is a semiconductor wiring.
  • the second gate runner 51 is provided so as to pass between at least one pad and the transistor unit 70 in a top view.
  • the at least one pad is a pad other than the emitter pad 115.
  • the second gate runner 51 of this example is provided for all pads other than the emitter pad 115.
  • the second gate runner 51 is disposed between the pad and the main active portion 120 (that is, the transistor portion 70 and the diode portion 80) in the Y-axis direction. In any pad, the second gate runner 51 may be disposed along two or more sides of the pad.
  • the pad in this example, the anode pad 118 disposed at one end in the X-axis direction has the second gate runner 51 disposed along two intersecting sides, and the other two A first gate runner 50 is disposed along one side.
  • a current sensing element 119 is provided in the inter-pad region 130 between the pad (in this example, the sense pad 114) disposed at the other end in the X-axis direction and the emitter pad 115.
  • the transistor part 70 and the diode part 80 do not have to be provided.
  • a P + type well region described later may be provided in a region where the current sense element 119 is not provided in the inter-pad region 130.
  • Each pad of this example has two sets of parallel sides in top view.
  • each pad has two sides parallel to the X axis and two sides parallel to the Y axis.
  • the gate runner portion does not have to be provided on the side facing the current sensing element 119.
  • the second gate runner 51 is arranged along one side facing the main active part 120, and the gate runner part is provided on the side facing the current sense element 119.
  • the first gate runner 50 is arranged along the other two sides.
  • the second gate runner 51 arranged along the sense pad 114 may be connected to the second gate runner 51 provided along the other pad via the third gate runner 48.
  • two second gate runners 51 provided on two pads (in this example, the sense pad 114 and the gate pad 116) arranged with the emitter pad 115 interposed in the X-axis direction include the third The gate runner 48 may be connected.
  • the third gate runner 48 is disposed between the main active portion 120 and the emitter pad 115 and inter-pad region 130 in the Y-axis direction.
  • the pads (in this example, the gate pad 116 and the cathode pad 117) provided at positions other than both ends in the X-axis direction are the second side along the three sides other than the side facing the first end side 142.
  • the gate runner 51 is disposed, and the first gate runner 50 is disposed along a side facing the first end side 142.
  • Gate runner portions provided around each pad are connected to each other and surround the pad in an annular shape.
  • the transistor portion 70 has a gate trench portion that extends in a stretching direction (in this example, the Y-axis direction) different from the arrangement direction in a top view.
  • the structure of the gate trench part will be described later.
  • the gate trench portion provided in the inter-pad region 130 is directly or indirectly connected to the first gate runner 50 provided along the first end side 142.
  • the gate trench portion provided in the inter-pad region 130 extends in the Y-axis direction to a position where it can be directly or indirectly connected to the first gate runner 50 disposed along the first end 142 of the semiconductor substrate 10. It is extended and provided.
  • the gate trench portion of the main active portion 120 disposed opposite to the second gate runner 51 in the extending direction (Y-axis direction) is directly or indirectly connected to the second gate runner 51. That is, the second gate runner 51 extending in the X-axis direction between the pad and the main active portion 120 and the gate trench portion arranged to face each other in the Y-axis direction are directly connected to the second gate runner 51. Or indirectly connected.
  • the gate trench portion of the transistor portion provided in the main active portion 120 and the inter-pad region 130 can be connected to the gate runner portion.
  • the first gate runner 50 and the second gate runner 51 as a metal wiring, it is possible to reduce variations in timing for transmitting a gate voltage to each gate trench portion and variations in gate voltage attenuation. .
  • the gate trench portion provided at a position facing the third gate runner 48 in the Y-axis direction is connected to the third gate runner 48.
  • the gate trench portion provided at a position facing the first gate runner 50 disposed along the end opposite to the first end 142 is directly or indirectly connected to the first gate runner 50. May be connected to.
  • the transistor unit 70 includes a transistor such as an IGBT.
  • the diode portions 80 are alternately arranged with the transistor portions 70 in the X-axis direction on the upper surface of the semiconductor substrate 10.
  • Each diode portion 80 is provided with an N + type cathode region in a region in contact with the lower surface of the semiconductor substrate 10.
  • a diode portion 80 indicated by a solid line in FIG. 1 is a region in which a cathode region is provided on the lower surface of the semiconductor substrate 10.
  • the region other than the cathode region among the regions in contact with the lower surface of the semiconductor substrate is a P + type collector region.
  • the diode portion 80 is a region obtained by projecting the cathode region in the Z-axis direction.
  • the transistor portion 70 is a region in which a collector region is formed on the lower surface of the semiconductor substrate 10 and a unit structure including an N + type emitter region is periodically formed on the upper surface of the semiconductor substrate 10.
  • a region obtained by extending a region obtained by projecting the cathode region in the Z-axis direction in the Y-axis direction may be used as the diode unit 80.
  • a region other than the diode unit 80 may be used as the transistor unit 70.
  • a boundary between the diode portion 80 and the transistor portion 70 in the X-axis direction is a boundary between the cathode region and the collector region.
  • transistor parts 70 may be provided at both ends in the Y-axis direction.
  • the main active part 120 may be divided in the Y-axis direction by the third gate runner 48.
  • the transistor portions 70 and the diode portions 80 are alternately arranged in the X-axis direction.
  • the main active portion 120 is divided into three parts by two third gate runners 48 extending in the X-axis direction.
  • a third gate runner 48 formed of a semiconductor may be provided along the first gate runner 50 and the second gate runner 51 formed of metal.
  • the edge termination structure 90 is provided between the first gate runner 50 and the outer peripheral end 140 of the semiconductor substrate 10 on the upper surface of the semiconductor substrate 10.
  • the edge termination structure 90 may be arranged in an annular shape so as to surround the first gate runner 50 on the upper surface of the semiconductor substrate 10.
  • the edge termination structure 90 in this example is disposed along the outer peripheral edge 140 of the semiconductor substrate 10.
  • the edge termination structure 90 mitigates electric field concentration on the upper surface side of the semiconductor substrate 10.
  • the edge termination structure 90 has, for example, a guard ring, a field plate, a RESURF, and a combination of these.
  • the semiconductor device 100 of this example includes a temperature sensing unit 110 and temperature sensing wirings 112-1 and 112-2.
  • the temperature sensing unit 110 is provided above the main active unit 120.
  • the temperature sensing part 110 may be provided in the center of the main active part 120 when the semiconductor substrate 10 is viewed from above.
  • the temperature sensing unit 110 may be provided above the transistor unit 70 in a top view of the semiconductor substrate 10.
  • the temperature sensing unit 110 detects the temperature of the main active unit 120.
  • the temperature sensing unit 110 may be a pn-type temperature sensing diode formed of single crystal or polycrystalline silicon.
  • the temperature sense wiring 112 is provided above the main active part 120.
  • the temperature sense wiring 112 may be a semiconductor wiring.
  • the temperature sense wiring 112 is connected to the temperature sense unit 110.
  • the temperature sense wiring 112 extends to a region between the main active portion 120 and the outer peripheral end 140 on the upper surface of the semiconductor substrate 10 and is connected to the cathode pad 117 and the anode pad 118.
  • the semiconductor device 100 may not include the temperature sensing unit 110 and the temperature sensing wiring 112. Further, the semiconductor device 100 may not include the current sense element 119.
  • FIG. 2 is an enlarged view of the vicinity of region A in FIG. Region A includes a transistor portion 70, a diode portion 80, a first gate runner 50, and an edge termination structure portion 90.
  • a third gate runner 48 is provided along the first gate runner 50.
  • the third gate runner 48 may be disposed between the first gate runner 50 and the semiconductor substrate 10.
  • the first gate runner 50, the third gate runner 48, and the semiconductor substrate 10 are insulated from each other by an interlayer insulating film.
  • the semiconductor device 100 of this example is provided inside the semiconductor substrate 10 and exposed on the upper surface of the semiconductor substrate 10.
  • the guard ring 92, the gate trench portion 40, the dummy trench portion 30, the P + type well region 11, N + A type emitter region 12, a P ⁇ type base region 14 and a P + type contact region 15 are provided.
  • the gate trench portion 40 or the dummy trench portion 30 may be simply referred to as a trench portion.
  • the semiconductor device 100 of this example includes an emitter electrode 52 and a first gate runner 50 provided above the upper surface of the semiconductor substrate 10. The emitter electrode 52 and the first gate runner 50 are provided separately from each other.
  • the edge termination structure 90 is disposed outside the first gate runner 50 (on the Y axis direction positive side).
  • the edge termination structure 90 may include one or more guard rings 92 as described above.
  • the guard ring 92 is a P-type region formed inside the semiconductor substrate 10.
  • the guard ring 92 is provided in an annular shape around the first gate runner 50 on the outside of the first gate runner 50.
  • an interlayer insulating film is formed between the emitter electrode 52 and the first gate runner 50 and the upper surface of the semiconductor substrate 10, it is omitted in FIG.
  • a contact hole 56, a contact hole 49, and a contact hole 54 are formed through the interlayer insulating film.
  • the emitter electrode 52 is in contact with the emitter region 12, the contact region 15, and the base region 14 on the upper surface of the semiconductor substrate 10 through the contact hole 54.
  • the emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30 through the contact hole 56.
  • a connection portion 25 made of a conductive material such as polysilicon doped with impurities may be provided.
  • An insulating film such as an oxide film is formed between the connection portion 25 and the upper surface of the semiconductor substrate 10.
  • the first gate runner 50 is connected to the third gate runner 48 through a contact hole 49 provided in the interlayer insulating film.
  • the third gate runner 48 is connected to the gate conductive part in the gate trench part 40.
  • Third gate runner 48 is not connected to the dummy conductive portion in dummy trench portion 30.
  • the gate trench portion 40 extends in the Y-axis direction to a position where it overlaps with the third gate runner 48, and the dummy trench portion 30 extends in the Y-axis direction within a range not overlapping with the third gate runner 48. Are arranged.
  • the third gate runner 48 arranged along the first gate runner 50 extends from the position overlapping the first gate runner 50 to the position where it extends in the Y-axis direction and does not overlap the first gate runner 50. Is provided.
  • the third gate runner 48 is connected to the gate trench portion 40 at a position that does not overlap the first gate runner 50. Note that the semiconductor device 100 does not have to include the third gate runner 48 along the first gate runner 50. In this case, the gate trench portion 40 may be directly connected to the first gate runner 50.
  • the gate trench portion 40 is directly connected to the first gate runner 50 (or the second gate runner 51) when the gate trench portion 40 is connected to the first gate runner 50 (or the second gate runner 51).
  • the gate runner 51) is disposed up to a position where it overlaps, and the gate trench portion 40 and the first gate runner 50 (or the second gate runner 51) are connected by a contact hole.
  • the gate trench portion 40 being indirectly connected to the first gate runner 50 (or the second gate runner 51) means that the third gate runner 50 (or the second gate runner 51) overlaps with the third gate runner 50 (or the second gate runner 51).
  • the gate runner 48 is provided extending in the Y-axis direction to a position where it does not overlap the first gate runner 50 (or the second gate runner 51), and the gate trench portion 40 extends the third gate runner 48.
  • the gate trench portion 40 and the third gate runner 48 are connected in the vicinity of the first gate runner 50.
  • the distance in the Y-axis direction between the connection point of the gate trench portion 40 and the third gate runner 48 and the first gate runner 50 is not more than 10 times the width of the first gate runner 50 in the Y-axis direction. It may be 5 times or less.
  • connection when the gate trench portion 40 and the second gate runner 51 are indirectly connected, the gate trench portion 40 and the third gate runner 48 are connected in the vicinity of the second gate runner 51. .
  • the distance in the Y-axis direction between the connection point of the gate trench portion 40 and the third gate runner 48 and the second gate runner 51 is not more than 10 times the width of the second gate runner 51 in the Y-axis direction. It may be 5 times or less.
  • direct connection and indirect connection may be collectively referred to as connection.
  • the emitter electrode 52 and the first gate runner 50 are made of a material containing metal.
  • each electrode is formed of aluminum or an aluminum-silicon alloy.
  • Each electrode may have a barrier metal formed of titanium, a titanium compound, or the like below a region formed of aluminum or the like, and may have a plug formed of tungsten or the like in the contact hole.
  • the one or more gate trench portions 40 and the one or more dummy trench portions 30 are arranged on the upper surface of the semiconductor substrate 10 at predetermined intervals along a predetermined arrangement direction (X-axis direction in this example). In the transistor portion 70 of this example, one or more gate trench portions 40 and one or more dummy trench portions 30 are alternately formed along the arrangement direction.
  • the gate trench portion 40 of this example includes two linear portions 39 extending linearly along an extending direction (Y-axis direction in this example) perpendicular to the arrangement direction, and a tip portion 41 connecting the two linear portions 39. May be included. At least a part of the tip portion 41 is preferably formed in a curved shape on the upper surface of the semiconductor substrate 10. In the two straight portions 39 of the gate trench portion 40, the end portions 41, which are straight ends along the extending direction, are connected to each other by the tip portions 41, whereby electric field concentration at the end portions of the straight portions 39 can be reduced.
  • the at least one dummy trench portion 30 is provided between the respective straight portions 39 of the gate trench portion 40.
  • These dummy trench portions 30 may have a straight line portion 29 and a tip portion 31, similarly to the gate trench portion 40.
  • the dummy trench part 30 has the straight part 29 and does not have to have the tip part 31.
  • two straight portions 29 of the dummy trench portion 30 are disposed between the two straight portions 39 of the gate trench portion 40.
  • a plurality of dummy trench portions 30 are arranged along the X-axis direction on the upper surface of the semiconductor substrate 10.
  • the shape of the dummy trench portion 30 in the diode portion 80 on the XY plane may be the same as that of the dummy trench portion 30 provided in the transistor portion 70.
  • the front end portion 31 and the straight portion 29 of the dummy trench portion 30 have the same shape as the front end portion 41 and the straight portion 39 of the gate trench portion 40.
  • the dummy trench part 30 provided in the diode part 80 and the linear dummy trench part 30 provided in the transistor part 70 may have the same length in the Y-axis direction.
  • the emitter electrode 52 is formed above the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 14, and the contact region 15.
  • the well region 11 and the end of the contact hole 54 in the extending direction are provided apart from each other on the side where the first gate runner 50 is provided in the XY plane.
  • the diffusion depth of the well region 11 may be deeper than the depths of the gate trench portion 40 and the dummy trench portion 30.
  • Part of the gate trench portion 40 and the dummy trench portion 30 on the first gate runner 50 side is formed in the well region 11.
  • the bottom part in the Z-axis direction of the tip part 41 of the gate trench part 40 and the bottom part in the Z-axis direction of the tip part 31 of the dummy trench part 30 may be covered with the well region 11.
  • Each of the transistor portion 70 and the diode portion 80 is provided with one or more mesa portions 60 sandwiched between the trench portions.
  • the mesa portion 60 is a region on the upper surface side of the deepest bottom portion of the trench portion in the region of the semiconductor substrate 10 sandwiched between the trench portions.
  • the base region 14 is formed in the mesa portion 60 sandwiched between the trench portions.
  • the base region 14 is a second conductivity type (P ⁇ type) having a doping concentration lower than that of the well region 11.
  • a contact region 15 of the second conductivity type having a higher doping concentration than the base region 14 is formed on the upper surface of the base region 14 of the mesa portion 60.
  • the contact region 15 in this example is P + type.
  • the well region 11 on the upper surface of the semiconductor substrate 10 may be formed away from the contact region 15 disposed at the end of the contact region 15 in the Y-axis direction in the direction of the first gate runner 50.
  • the base region 14 is exposed between the well region 11 and the contact region 15.
  • the first conductivity type emitter region 12 having a higher doping concentration than the drift region formed in the semiconductor substrate 10 is selectively formed on the upper surface of the mesa unit 60-1.
  • the emitter region 12 of this example is N + type.
  • a portion in contact with the gate trench portion 40 functions as a channel portion.
  • an electron inversion layer is formed in a portion adjacent to the gate trench portion 40 in the base region 14 provided between the emitter region 12 and the drift region in the Z-axis direction.
  • a channel is formed.
  • base regions 14-e are disposed at both ends of each mesa 60 in the Y-axis direction.
  • the region adjacent to the base region 14-e on the center side of the mesa portion 60 is the contact region 15. Further, the region that is in contact with the base region 14-e on the opposite side to the contact region 15 is the well region 11.
  • the contact regions 15 and the emitter regions 12 are alternately arranged along the Y-axis direction in the region sandwiched between the base regions 14-e at both ends in the Y-axis direction.
  • Each of the contact region 15 and the emitter region 12 is formed from one adjacent trench portion to the other trench portion.
  • one or more mesa portions 60-2 provided at the boundary with the diode portion 80 have a contact region 15 having a larger area than the contact region 15 of the mesa portion 60-1. Is provided.
  • the emitter region 12 may not be provided in the mesa unit 60-2.
  • the contact region 15 is provided in the entire region sandwiched between the base regions 14-e.
  • each mesa portion 60-1 of the transistor portion 70 of this example the contact hole 54 is formed above each of the contact region 15 and the emitter region 12.
  • the contact hole 54 in the mesa portion 60-2 is formed above the contact region 15.
  • the contact hole 54 is not formed in a region corresponding to the base region 14-e and the well region 11.
  • the contact hole 54 in each mesa unit 60 of the transistor unit 70 may have the same length in the Y-axis direction.
  • an N + type cathode region 82 is formed in a region in contact with the lower surface of the semiconductor substrate 10.
  • a region where the cathode region 82 is formed is indicated by a broken line.
  • a P + type collector region may be formed in a region where the cathode region 82 is not formed in a region in contact with the lower surface of the semiconductor substrate 10.
  • the transistor unit 70 is a region in which a mesa unit 60 in which the contact region 15 and the emitter region 12 are formed and a trench unit adjacent to the mesa unit 60 are provided in a region overlapping with the collector region in the Z-axis direction. It's okay. However, a contact region 15 may be provided in place of the emitter region 12 in the mesa unit 60-2 at the boundary with the diode unit 80.
  • the base region 14 is disposed on the upper surface of the mesa unit 60-3 of the diode unit 80.
  • the contact region 15 may be provided in a region adjacent to the base region 14-e.
  • a contact hole 54 terminates above the contact region 15.
  • FIG. 3 is a diagram showing an example of a BB cross section in FIG.
  • the BB cross section is an XZ plane including the diode portion 80 and the transistor portion 70 and passing through the emitter region 12.
  • the semiconductor device 100 of this example includes the semiconductor substrate 10, the interlayer insulating film 38, the emitter electrode 52, and the collector electrode 24 in the cross section.
  • the interlayer insulating film 38 is formed so as to cover at least a part of the upper surface of the semiconductor substrate 10.
  • a through hole such as a contact hole 54 is formed in the interlayer insulating film 38.
  • the contact hole 54 exposes the upper surface of the semiconductor substrate 10.
  • the interlayer insulating film 38 may be silicate glass such as PSG or BPSG, and may be an oxide film or a nitride film.
  • the emitter electrode 52 is formed on the upper surface of the semiconductor substrate 10 and the interlayer insulating film 38 in the transistor portion 70 and the diode portion 80.
  • the emitter electrode 52 is also formed inside the contact hole 54 and is in contact with the upper surface 21 of the semiconductor substrate 10 exposed through the contact hole 54.
  • the collector electrode 24 is formed on the lower surface 23 of the semiconductor substrate 10.
  • the collector electrode 24 may be in contact with the entire lower surface 23 of the semiconductor substrate 10.
  • the emitter electrode 52 and the collector electrode 24 are formed of a conductive material such as metal.
  • a direction connecting the emitter electrode 52 and the collector electrode 24 is referred to as a depth direction (Z-axis direction).
  • the direction from the collector electrode 24 toward the emitter electrode 52 is the positive direction in the Z-axis direction.
  • a P ⁇ type base region 14 is formed on the upper surface side of the semiconductor substrate 10 in the diode portion 80 and the transistor portion 70.
  • An N ⁇ type drift region 18 is disposed below the base region 14 in the semiconductor substrate 10. The respective trench portions are provided from the upper surface of the semiconductor substrate 10 so as to penetrate the base region 14 and reach the drift region 18.
  • an N + type emitter region 12, a P ⁇ type base region 14, and an N + type accumulation region 16 are arranged in order from the upper surface side of the semiconductor substrate 10 in each mesa unit 60-1 of the transistor unit 70.
  • donors accumulate at a higher concentration than the drift region 18.
  • a drift region 18 is provided below the accumulation region 16.
  • the accumulation region 16 may be provided so as to cover the entire lower surface of the base region 14 in each mesa unit 60. That is, the accumulation region 16 may be sandwiched between the trench portions in the X-axis direction.
  • each mesa unit 60-1 of the transistor unit 70 is provided with a contact region 15 instead of the emitter region 12. Further, in the mesa portion 60-2, a contact region 15 is provided instead of the emitter region 12.
  • the contact region 15 may function as a latch-up suppression layer that suppresses latch-up.
  • the P ⁇ type base region 14 and the N + type accumulation region 16 are sequentially arranged from the upper surface side of the semiconductor substrate 10.
  • a drift region 18 is provided below the accumulation region 16.
  • the diode region 80 may not be provided with the storage region 16.
  • a P + type collector region 22 is provided in a region adjacent to the lower surface 23 of the semiconductor substrate 10.
  • An N + -type cathode region 82 is provided in a region adjacent to the lower surface 23 of the semiconductor substrate 10 in the diode unit 80.
  • an N + type buffer region 20 is provided between the drift region 18 and the collector region 22 and between the drift region 18 and the cathode region 82.
  • the doping concentration of the buffer region 20 is higher than the doping concentration of the drift region 18.
  • the buffer region 20 may function as a field stop layer that prevents a depletion layer extending from the lower surface side of the base region 14 from reaching the P + type collector region 22 and the N + type cathode region 82.
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are formed on the upper surface 21 side of the semiconductor substrate 10. Each trench portion reaches the drift region 18 from the upper surface 21 of the semiconductor substrate 10 through the base region 14. In a region where at least one of the emitter region 12, the contact region 15, and the accumulation region 16 is provided, each trench portion also passes through these regions and reaches the drift region 18.
  • the fact that the trench portion penetrates the doping region is not limited to the one manufactured in the order in which the trench portion is formed after the doping region is formed. What formed the doping area
  • the gate trench portion 40 includes a gate trench, a gate insulating film 42 and a gate conductive portion 44 formed on the upper surface side of the semiconductor substrate 10.
  • the gate insulating film 42 is formed to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is formed inside the gate insulating film 42 inside the gate trench. That is, the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 includes at least a region facing the adjacent base region 14 with the gate insulating film 42 interposed therebetween in the depth direction.
  • the gate trench portion 40 in the cross section is covered with an interlayer insulating film 38 on the upper surface of the semiconductor substrate 10.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section.
  • the dummy trench portion 30 includes a dummy trench, a dummy insulating film 32, and a dummy conductive portion 34 formed on the upper surface 21 side of the semiconductor substrate 10.
  • the dummy insulating film 32 is formed to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is formed inside the dummy trench and is formed inside the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10.
  • the dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44.
  • the dummy conductive portion 34 is formed of a conductive material such as polysilicon.
  • the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction.
  • the dummy trench portion 30 in the cross section is covered with an interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10. Note that the bottoms of the dummy trench portion 30 and the gate trench portion 40 may have a curved surface that is convex downward (curved in the cross section).
  • FIG. 4 is an enlarged view of the vicinity of region B in FIG.
  • the region B is a region including the pad (the cathode pad 117 in this example), the second gate runner 51 arranged along the first side 132 of the pad, the first gate runner 50, and the inter-pad region 130. .
  • the region B faces the transistor part 70 in the main active part 120 in the Y-axis direction and does not face the diode part 80.
  • the first side 132 of the cathode pad 117 is a side parallel to the Y-axis direction.
  • the second gate runner 51 is disposed between the first side 132 of the cathode pad 117 and the inter-pad region 130.
  • the well region 11 may be exposed on the upper surface of the semiconductor substrate 10 between the second gate runner 51 and the cathode pad 117.
  • the gate trench portion 40 provided in the inter-pad region 130 is directly or indirectly connected to the first gate runner 50.
  • the distal end portion 41 of the gate trench portion 40 of this example is disposed below the third gate runner 48 and is connected to the third gate runner 48.
  • the gate trench portion 40 provided in the inter-pad region 130 may be a trench portion in which the gate trench portion 40 provided in the main active portion 120 extends in the Y-axis direction. That is, the gate trench portion 40 in the main active portion 120 and the gate trench portion 40 in the inter-pad region 130 may be continuous.
  • a dummy trench portion 30 may be provided in the inter-pad region 130.
  • the dummy trench portion 30 may also be provided by extending the dummy trench portion 30 provided in the main active portion 120 to the inter-pad region 130.
  • a well region 11 is provided below the first gate runner 50, and the well region 11 extends in the Y-axis direction and is also provided in a part of the inter-pad region 130.
  • the front end portion 31 of the dummy trench portion 30 is provided at a position overlapping the well region 11.
  • the emitter electrode 52 is also provided from the main active portion 120 to a position overlapping the well region 11.
  • the tip 31 of the dummy trench 30 is connected to the emitter electrode 52 through the contact hole 56.
  • the well region 11 is also provided below the second gate runner 51, and the well region 11 extends in the X-axis direction and is also provided in a part of the inter-pad region 130.
  • each mesa part 60 in the inter-pad region 130 may be the same as the structure of the mesa part 60 in the main active part 120 described in FIG. 2 and FIG.
  • the contact regions 15 and the emitter regions 12 are alternately provided in the Y-axis direction.
  • a dummy trench portion 30 may be provided between the gate trench portion 40 disposed closest to the cathode pad 117 in the X-axis direction and the cathode pad 117.
  • a mesa portion 60-2 in which the emitter region 12 is not provided is disposed adjacently.
  • a plurality of mesa portions 60-2 may be arranged in the X-axis direction.
  • a contact hole 54 may be provided between the gate pad 40 that is closest to the cathode pad 117 in the X-axis direction and the cathode pad 117.
  • a contact hole 54 may be provided between the dummy pad 30 and the dummy pad 30 that is closest to the cathode pad 117 in the X-axis direction.
  • a contact hole 54 may be provided between the cathode pad 117 and the trench portion closest to the cathode pad 117 in the X-axis direction.
  • the mesa portion 60 provided continuously from the main active portion 120 to the inter-pad region 130 in the Y-axis direction has the same structure in the main active portion 120 and the inter-pad region 130 except for the tip portion in the Y-axis direction. You may have.
  • the contact region 15 and the emitter region 12 may be alternately provided in the Y-axis direction on both the main active portion 120 and the inter-pad region 130 on the upper surface of the mesa portion 60-1.
  • the structure of the mesa portion 60 may be different between the inter-pad region 130 and the main active portion 120.
  • the emitter region 12 may not be provided in the inter-pad region 130, and the contact regions 15 and the emitter regions 12 may be alternately arranged in the main active portion 120.
  • FIG. 5 is an enlarged view of the vicinity of region C in FIG.
  • the region C is a region including the pad (the cathode pad 117 in this example), the second gate runner 51 disposed along the second side 134 of the pad, the transistor unit 70 of the main active unit 120, and the diode unit 80. is there.
  • the second side 134 of the cathode pad 117 is a side parallel to the X-axis direction and is a side facing the main active portion 120.
  • the second gate runner 51 is disposed between the second side 134 of the cathode pad 117 and the transistor unit 70 and the diode unit 80.
  • the well region 11 may be exposed on the upper surface of the semiconductor substrate 10 between the second gate runner 51 and the cathode pad 117.
  • the gate trench portion 40 disposed facing the second gate runner 51 in the Y-axis direction is directly or indirectly connected to the second gate runner 51.
  • the distal end portion 41 of the gate trench portion 40 of this example is disposed below the third gate runner 48 and is connected to the third gate runner 48.
  • a well region 11 is provided below the second gate runner 51, and the well region 11 extends in the Y-axis direction and is provided to the main active portion 120 side with respect to the second gate runner 51. ing.
  • the front end portion 31 of the dummy trench portion 30 is provided at a position overlapping the well region 11.
  • the tip 31 of the dummy trench 30 is connected to the emitter electrode 52 through the contact hole 56.
  • the distance D1 between the pad and the second gate runner 51 in the top view may be 200 ⁇ m or less.
  • the distance D1 may be 150 ⁇ m or less, 120 ⁇ m or less, or 100 ⁇ m or less.
  • the distance D1 may be 1.5 times or less of the thickness of the semiconductor substrate 10 in the Z-axis direction, or may be 1 time or less.
  • the distance D1 in the Y-axis direction may satisfy the above condition, and the distance D1 in the X-axis direction may satisfy the above condition.
  • FIG. 6 is a diagram illustrating an arrangement example of the emitter electrodes 52 in a top view.
  • the emitter electrode 52 may be provided above the main active portion 120 and at least a part of the inter-pad region 130.
  • the emitter electrode 52 of this example is not provided above the inter-pad region 130 where the current sense element 119 is provided. Further, the emitter electrode 52 may be provided at a position overlapping the emitter pad 115.
  • FIG. 7 is a diagram illustrating an arrangement example of the cathode region 82.
  • the inter-pad region 130 in this example is not provided with the cathode region 82. That is, the cathode region 82 provided in the main active portion 120 is not provided extending to the inter-pad region 130.
  • the structure of the diode portion 80 other than the cathode region 82 may be provided in the inter-pad region 130. With such a structure, the distance between the N + type cathode region 82 and the relatively deeply formed P + type well region 11 can be secured, and the breakdown voltage drop due to the provision of the element region in the interpad region 130 can be suppressed. it can.
  • the cathode region 82-1 disposed to face the inter-pad region 130 in the Y-axis direction is more than the cathode region 82-1 disposed to face the pad or the second gate runner 51 in the Y-axis direction. , It may be long in the Y-axis direction. However, the cathode region 82-1 does not extend to the inter-pad region 130. This makes it easy to ensure the distance between the cathode region 82 and the well region 11 while increasing the area of the cathode region 82.
  • each of the plurality of pads arranged along the first end side 142 may be provided at a position facing the diode portion 80 (cathode region 82) in the Y-axis direction.
  • the structure of the transistor part 70 provided in the main active part 120 is easily extended to the inter-pad region 130. For this reason, the area of the transistor part 70 can be increased easily.
  • the distance D2 in the X-axis direction between the pad arranged at the end in the X-axis direction and the first gate runner 50 may be 500 ⁇ m or less.
  • the inter-pad region 130 can be enlarged in the X-axis direction.
  • the distance D2 may be 300 ⁇ m or less, 200 ⁇ m or less, or 100 ⁇ m or less.
  • the distance D2 may be 1.5 times or less the thickness of the semiconductor substrate 10 and may be 1 time or less.
  • FIG. 8 is an enlarged view of the vicinity of region D in FIG.
  • the region D is a region facing the diode unit 80 and the transistor unit 70 of the main active unit 120 in the Y-axis direction in the inter-pad region 130.
  • the cathode region 82 is not provided in the interpad region 130.
  • the dummy trench portion 30 of the diode portion 80 disposed to face the inter-pad region 130 in the Y-axis direction is provided to extend to the inter-pad region 130.
  • the mesa portion 60-3 of the diode portion 80 is also extended to the inter-pad region 130.
  • the distance between the cathode region 82 and the well region 11 can be secured while maintaining the continuity of the structure between the inter-pad region 130 and the main active portion 120.
  • the continuity of the structure By maintaining the continuity of the structure, local concentration of the electric field can be suppressed.
  • FIG. 9 is a diagram showing another arrangement example of the cathode region 82.
  • a cathode region 82 is provided in the inter-pad region 130 in this example.
  • the cathode region 82 provided in the main active portion 120 is provided extending to the inter-pad region 130.
  • the area of the cathode region 82 can be increased, and the element region that operates as the diode portion 80 can be enlarged.
  • the cathode region 82 may be extended to the inter-pad region 130 on the condition that the distance between the cathode region 82 and the well region 11 in the X-axis direction is 200 ⁇ m or more.
  • the distance may be 100 ⁇ m or more, and may be the thickness of the semiconductor substrate 10 or more.
  • FIG. 10 is an enlarged view of the vicinity of region E in FIG.
  • the region E is a region facing the diode unit 80 and the transistor unit 70 of the main active unit 120 in the Y-axis direction in the inter-pad region 130.
  • the inter-pad region 130 is provided with the cathode region 82. Further, the dummy trench part 30 and the mesa part 60-3 are also extended to the inter-pad region 130. With such a structure, the area of the diode portion 80 can be increased.
  • FIG. 11 shows another example of the region B in FIG.
  • the emitter region 12 is not provided in contact with the gate trench portion 40-1 closest to the pad in the X-axis direction among the gate trench portions 40 provided in the inter-pad region 130. Thereby, the distance between the pad and the emitter region 12 can be further increased.
  • a contact region 15 may be provided in place of the emitter region 12 in the mesa portion 60 adjacent to the gate trench portion 40-1.
  • FIG. 12 is a diagram illustrating an arrangement example of the gate trench portion 40 in the main active portion 120 and the inter-pad region 130.
  • the gate trench portion 40 in the inter-pad region 130 may be provided continuously with the gate trench portion 40 in the main active portion 120.
  • the dummy trench portion 30 may be provided continuously in the inter-pad region 130 and the main active portion 120.
  • FIG. 13 is a diagram illustrating another arrangement example of the gate trench portion 40 in the main active portion 120 and the inter-pad region 130.
  • the gate trench portion 40 in the inter-pad region 130 is separated from the gate trench portion 40 of the main active portion 120.
  • the gate trench portion 40 in the inter-pad region 130 may be provided extending in the X-axis direction.
  • the gate trench portion 40 in the inter-pad region 130 may be directly or indirectly connected to the second gate runner 51 provided in the Y-axis direction.
  • the gate trench part 40 of this example is directly or indirectly connected to the second gate runner 51 provided at both ends of the inter-pad region 130 in the X-axis direction.
  • the dummy trench portion 30 in the inter-pad region 130 may also be provided extending in a direction parallel to the gate trench portion 40.
  • each gate trench part 40 of the main active portion 120 that faces the inter-pad region 130 in the Y-axis direction is connected to a third gate runner 48 disposed between the inter-pad region 130 and the main active portion 120. Good.
  • the third gate runner 48 is connected to the second gate runner 51 provided at both ends of the inter-pad region 130 in the X-axis direction.
  • each gate trench part 40 can be connected to a gate runner part.
  • FIG. 14 is a diagram illustrating another arrangement example of the gate trench portion 40 in the main active portion 120 and the inter-pad region 130.
  • the gate trench portion 40 in the inter-pad region 130 is separated from the gate trench portion 40 of the main active portion 120.
  • the gate trench portion 40 in the inter-pad region 130 is provided extending in the Y-axis direction.
  • the gate trench portion 40 in the inter-pad region 130 may be connected directly or indirectly to the first gate runner 50.
  • the gate trench portion 40 of the main active portion 120 facing the inter-pad region 130 in the Y-axis direction may be connected to the third gate runner 48 disposed between the inter-pad region 130 and the main active portion 120. Also with such a structure, each gate trench part 40 can be connected to a gate runner part.
  • DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 11 ... Well region, 12 ... Emitter region, 14 ... Base region, 15 ... Contact region, 16 ... Accumulation region, 18 ... Drift region, 20 ... Buffer region, 21 ... Upper surface, 22 ... Collector region, 23 ... Lower surface, 24 ... Collector electrode, 25 ... Connection part, 29 ... Linear part, 30 ... Dummy trench part, 31 ... tip part, 32 ... dummy insulating film, 34 ... dummy conductive part, 38 ... interlayer insulating film, 39 ... straight line part, 40 ... gate trench part, 41 ... tip part, 42 ... gate insulating film, 44 ... gate conductive part, 48 ...
  • third gate runner 49 ... contact hole, 50 ... first gate runner, 51 ... Second gate runner, 52 ... Emi Electrode, 54 ... contact hole, 56 ... contact hole, 60 ... mesa part, 70 ... transistor part, 80 ... diode part, 82 ... cathode region, 90 ... edge Termination structure part, 92 ... guard ring, 100 ... semiconductor device, 110 ... temperature sensing part, 112 ... temperature sensing wiring, 114 ... sense pad, 115 ... emitter pad, 116 ... ..Gate pad, 117 ... Cathode pad, 118 ... Anode pad, 119 ... Current sense element, 120 ... Main active part, 130 ... Inter-pad region, 132 ... First Side, 134 ... second side, 140 ... outer peripheral end, 142 ... first end side

Landscapes

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Abstract

半導体基板におけるパッド間領域を有効に利用する。 トランジスタ部またはダイオード部が設けられた領域と、半導体基板の上面における第１の端辺との間において配列方向に配列された複数のパッドと、トランジスタ部にゲート電圧を伝達するゲートランナー部とを備える半導体装置において、ゲートランナー部は、上面視において、半導体基板の第１の端辺と、少なくとも一つのパッドとの間を通って設けられた第１のゲートランナーと、上面視において、少なくとも一つのパッドと、トランジスタ部との間を通って設けられた第２のゲートランナーとを有し、トランジスタ部はパッド間領域にも設けられており、パッド間領域に設けられたゲートトレンチ部は、第１のゲートランナーと接続され、延伸方向において第２のゲートランナーと対向して配置されたゲートトレンチ部は、第２のゲートランナーと接続されている。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ素子と、還流ダイオード（ＦＷＤ）等のダイオード素子とが、同一の半導体基板に設けられた半導体装置が知られている（例えば、特許文献１参照）。半導体基板には、トランジスタ素子、ダイオード素子等に接続される複数のパッドが設けられる。
　関連する先行技術文献として下記の文献がある。
　特許文献１　特開２０１７－１４７４３５号公報
　特許文献２　特開２０１７－６９４１２号公報
　特許文献３　特開２００７－１７３４１１号公報
解決しようとする課題
　複数のパッドは、半導体基板のいずれかの辺に沿って配列されている。半導体装置においては、パッド間の領域を有効に利用することが好ましい。
一般的開示
　上記課題を解決するために、本発明の一つの態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に設けられたトランジスタ部およびダイオード部を備えてよい。半導体装置は、半導体基板の上面の上方に設けられ、トランジスタ部またはダイオード部が設けられた領域と、半導体基板の上面における第１の端辺との間において配列方向に配列された複数のパッドを備えてよい。半導体装置は、トランジスタ部にゲート電圧を伝達するゲートランナー部を備えてよい。トランジスタ部は、上面視において配列方向とは異なる延伸方向に延伸して設けられたゲートトレンチ部を有してよい。ゲートランナー部は、上面視において、半導体基板の第１の端辺と、少なくとも一つのパッドとの間を通って設けられた第１のゲートランナーを有してよい。ゲートランナー部は、上面視において、少なくとも一つのパッドと、トランジスタ部との間を通って設けられた第２のゲートランナーを有してよい。トランジスタ部は、上面視において２つのパッドで挟まれたパッド間領域のうちの少なくとも一つにも設けられていてよい。パッド間領域に設けられたゲートトレンチ部は、第１のゲートランナーと接続されてよい。延伸方向において第２のゲートランナーと対向して配置されたゲートトレンチ部は、第２のゲートランナーと接続されていてよい。
　第２のゲートランナーは、少なくとも一つのパッドの少なくとも２つの辺に沿って設けられていてよい。
　上面視において、パッドと、第２のゲートランナーとの距離が２００μｍ以下であってよい。
　ダイオード部は、半導体基板の下面に露出する第１導電型のカソード領域を有してよい。パッド間領域には、カソード領域が設けられていなくてよい。
　トランジスタ部は、半導体基板の上面に露出し、且つ、ゲートトレンチ部に接する第１導電型のエミッタ領域を有してよい。半導体装置は、半導体基板の上面の上方に設けられ、エミッタ領域と接続されるエミッタ電極を備えてよい。ダイオード部は、延伸方向に延伸して設けられ、エミッタ電極に接続されているダミートレンチ部を有してよい。延伸方向においてパッド間領域と対向して配置されたダミートレンチ部は、パッド間領域まで延伸して設けられていてよい。
　トランジスタ部は、半導体基板の上面に露出し、且つ、ゲートトレンチ部に接する第１導電型のエミッタ領域を有してよい。半導体装置は、半導体基板の上面の上方に設けられ、エミッタ領域と接続されるエミッタ電極を備えてよい。ダイオード部は、半導体基板の下面に露出する第１導電型のカソード領域を有してよい。延伸方向に延伸して設けられ、エミッタ電極に接続されているダミートレンチ部を有してよい。少なくとも一つのパッド間領域には、カソード領域およびダミートレンチ部が設けられていてよい。
　トランジスタ部は、半導体基板の上面に露出し、且つ、ゲートトレンチ部に接する第１導電型のエミッタ領域を有してよい。パッド間領域に設けられたゲートトレンチ部のうち、少なくともパッドに最も近いゲートトレンチ部には、パッド間領域においてエミッタ領域が接して設けられていなくてよい。
　トランジスタ部は、半導体基板の上面に露出し、且つ、ゲートトレンチ部に接する第１導電型のエミッタ領域を有してよい。半導体装置は、半導体基板の上面の上方に設けられ、エミッタ領域と接続されるエミッタ電極を備えてよい。半導体装置は、半導体基板とエミッタ電極との間に設けられた層間絶縁膜を備えてよい。パッド間領域に設けられたゲートトレンチ部のうちパッドに最も近いゲートトレンチ部と、パッドとの間において、層間絶縁膜には、エミッタ電極と半導体基板とを接続するコンタクトホールが設けられていてよい。
　パッド間領域に設けられたゲートトレンチ部のうちパッドに最も近いゲートトレンチ部と、パッドとの間には、エミッタ電極と接続されたダミートレンチ部が設けられていてよい。
　複数のパッドのそれぞれは、少なくとも一部分が、ダイオード部と延伸方向において対向する位置に設けられていてよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す図である。 図１における領域Ａの近傍を拡大した図である。 図２におけるＢ－Ｂ断面の一例を示す図である。 図１における領域Ｂの近傍を拡大した図である。 図１における領域Ｃの近傍を拡大した図である。 上面視におけるエミッタ電極５２の配置例を示す図である。 カソード領域８２の配置例を示す図である。 図７における領域Ｄの近傍を拡大した図である。 カソード領域８２の他の配置例を示す図である。 図９における領域Ｅの近傍を拡大した図である。 図１における領域Ｂの他の例を示す。 主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の配置例を示す図である。 主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の他の配置例を示す図である。 主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の他の配置例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ－型（またはＮ－型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
　図１は、本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す図である。半導体装置１００は、半導体基板１０を備える。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
　本明細書では、上面視における半導体基板１０の外周の端部を、外周端１４０とする。上面視とは、半導体基板１０の上面側からＺ軸と平行に見た場合を指す。また、上面視における半導体基板１０の外周端１４０のうち、いずれかの端辺を第１の端辺１４２とする。上面視において第１の端辺１４２と平行な方向をＸ軸方向とし、第１の端辺１４２と垂直な方向をＹ軸方向とする。
　半導体装置１００は、主活性部１２０およびエッジ終端構造部９０を備える。主活性部１２０は、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる活性領域のうち、後述するパッド間領域１３０以外の領域である。例えば活性領域は、半導体装置１００に含まれるトランジスタ素子をオン状態に制御している場合、または、トランジスタ素子をオン状態からオフ状態に遷移させた場合に半導体基板１０の上面と下面との間で主電流が流れる領域である。主活性部１２０は、後述する第１のゲートランナー５０で囲まれた領域のうち、パッドおよびパッド間領域１３０以外の領域を指してもよい。
　主活性部１２０には、トランジスタ部７０およびダイオード部８０が設けられている。本明細書では、トランジスタ部７０およびダイオード部８０をそれぞれ素子部または素子領域と称する場合がある。本例では、トランジスタ部７０およびダイオード部８０は、主活性部１２０においてＸ軸方向に交互に設けられている。
　半導体基板１０の上面の上方には、複数のパッド（図１の例では、センスパッド１１４、エミッタパッド１１５、ゲートパッド１１６、カソードパッド１１７およびアノードパッド１１８）が設けられている。センスパッド１１４は、電流センス素子１１９に接続されている。電流センス素子１１９は、トランジスタ部７０と同一の構造を有しており、且つ、トランジスタ部７０よりも上面視における面積（チャネルの面積に対応する）が小さい。電流センス素子１１９に流れている電流を検出することで、半導体装置１００全体に流れている電流を推定できる。エミッタパッド１１５は、半導体基板１０の上面の上方に配置されるエミッタ電極と接続されている。ゲートパッド１１６は、トランジスタ部７０のゲート電極と接続されている。本例のゲートパッド１１６は、後述するゲートランナー部と接続されている。カソードパッド１１７およびアノードパッド１１８は、後述する温度センス部１１０に接続されている。なお、半導体基板１０に設けられるパッドの個数および種類は、図１に示す例に限定されない。
　それぞれのパッドは、アルミニウム等の金属材料で形成されている。複数のパッドは、主活性部１２０と、半導体基板１０の上面における第１の端辺１４２との間において、所定の配列方向に配列されている。本例の複数のパッドは、Ｙ軸方向において、素子領域と第１の端辺１４２とに挟まれて配置されている。
　複数のパッドの配列方向とは、複数のパッドのうち第１の端辺１４２と平行な方向における両端に配置された２つのパッド（本例ではセンスパッド１１４およびアノードパッド１１８）の上面視における中心を結ぶ直線の方向であってよい。配列方向は、第１の端辺１４２と平行な方向であってよい。また配列方向は第１の端辺１４２に対して、３０度以内の傾きを有していてもよい。当該傾きは、２０度以内であってよく、１０度以内であってもよい。本例の配列方向は、第１の端辺１４２と平行である。
　上面視において２つのパッドに挟まれた領域をパッド間領域１３０とする。本例のパッド間領域１３０は、２つのパッドの領域をＸ軸と平行な方向に、互いのパッドに向けて延長した場合に重なる重複領域である。本例では、当該重複領域と、第１の端辺１４２に沿って設けられた第１のゲートランナー５０との間の領域も、パッド間領域１３０に含める。
　半導体装置１００においては、少なくとも一つのパッド間領域１３０においても、素子領域が設けられる。本例では、少なくとも一つのパッド間領域１３０において、トランジスタ部７０が設けられている。このような構造により、パッド間領域１３０を有効に利用して、素子領域の面積を増大させることができる。
　半導体装置１００は、トランジスタ部７０にゲート電圧を伝達するゲートランナー部を備える。本例の半導体装置１００は、ゲートランナー部として、第１のゲートランナー５０、第２のゲートランナー５１および第３のゲートランナー４８を備える。本例では、それぞれのゲートランナーは、半導体基板１０の上面の上方に設けられ、半導体基板１０の上面とは層間絶縁膜で絶縁されている。
　第１のゲートランナー５０は、上面視において、半導体基板１０の第１の端辺１４２と、少なくとも一つのパッドとの間を通って設けられている。本例の第１のゲートランナー５０は、センスパッド１１４、エミッタパッド１１５、ゲートパッド１１６、カソードパッド１１７およびアノードパッド１１８のそれぞれと、第１の端辺１４２との間を通って、第１の端辺１４２と平行に設けられている。第１のゲートランナー５０は、ゲートパッド１１６と接続されている。
　また、第１のゲートランナー５０は、半導体基板１０の他の端辺と、主活性部１２０との間において、主活性部１２０を囲むように設けられている。つまり本例の第１のゲートランナー５０は、半導体基板１０の各端辺に沿って環状に設けられている。第１のゲートランナー５０は、アルミニウム等の金属配線であってよく、不純物がドープされたポリシリコン等の半導体配線であってもよい。第１のゲートランナー５０は、金属配線と半導体配線とが絶縁膜を介して重なって設けられた構造であってもよい。当該絶縁膜には、金属配線と半導体配線とを接続するためのコンタクトホールが設けられている。本例の第１のゲートランナー５０は、金属配線である。
　第２のゲートランナー５１および第３のゲートランナー４８の材料は、第１のゲートランナー５０において説明した材料と同様の材料であってよい。本例において第２のゲートランナー５１は金属配線であり、第３のゲートランナー４８は半導体配線である。
　第２のゲートランナー５１は、上面視において、少なくとも一つのパッドと、トランジスタ部７０との間を通って設けられている。当該少なくとも一つのパッドは、エミッタパッド１１５以外のパッドである。本例の第２のゲートランナー５１は、エミッタパッド１１５以外の全てのパッドに対して設けられている。第２のゲートランナー５１は、Ｙ軸方向において、パッドと、主活性部１２０（すなわちトランジスタ部７０およびダイオード部８０）とに挟まれて配置されている。いずれかのパッドにおいては、第２のゲートランナー５１は、パッドの２つ以上の辺に沿って配置されてよい。
　例えば、Ｘ軸方向において一方の端に配置されているパッド（本例ではアノードパッド１１８）は、交差する２つの辺に沿って第２のゲートランナー５１が配置されており、且つ、他の２つの辺に沿って第１のゲートランナー５０が配置されている。
　また、Ｘ軸方向において他方の端に配置されているパッド（本例ではセンスパッド１１４）と、エミッタパッド１１５との間のパッド間領域１３０には、電流センス素子１１９が設けられている。電流センス素子１１９が設けられたパッド間領域１３０には、トランジスタ部７０およびダイオード部８０が設けられていなくてよい。一例として、当該パッド間領域１３０において電流センス素子１１９が設けられていない領域には、後述するＰ＋型のウェル領域が設けられていてよい。
　本例の各パッドは、上面視において平行な辺を２組有する。図１の例では、各パッドは、Ｘ軸に平行な２辺と、Ｙ軸に平行な２辺とを有する。パッドの各辺のうち、電流センス素子１１９と対向する辺には、ゲートランナー部が設けられていなくてよい。本例のセンスパッド１１４には、主活性部１２０と対向する１つの辺に沿って第２のゲートランナー５１が配置されており、電流センス素子１１９と対向する辺にはゲートランナー部が設けられておらず、且つ、他の２つの辺に沿って第１のゲートランナー５０が配置されている。センスパッド１１４に沿って配置された第２のゲートランナー５１は、他のパッドに沿って設けられた第２のゲートランナー５１と、第３のゲートランナー４８を介して接続されてよい。
　より具体的には、Ｘ軸方向においてエミッタパッド１１５を挟んで配置された２つのパッド（本例ではセンスパッド１１４およびゲートパッド１１６）に設けられた２つの第２のゲートランナー５１が、第３のゲートランナー４８を介して接続されてよい。第３のゲートランナー４８は、Ｙ軸方向において、主活性部１２０と、エミッタパッド１１５およびパッド間領域１３０との間に配置されている。
　また、Ｘ軸方向において両端以外の位置に設けられたパッド（本例ではゲートパッド１１６およびカソードパッド１１７）は、第１の端辺１４２と対向する辺以外の３辺に沿って、第２のゲートランナー５１が配置されており、第１の端辺１４２と対向する辺に沿って第１のゲートランナー５０が配置されている。各パッドの周囲に設けられたゲートランナー部は互いに接続されて、パッドを環状に囲んでいる。
　トランジスタ部７０は、上面視において配列方向とは異なる延伸方向（本例ではＹ軸方向）に延伸して設けられたゲートトレンチ部を有する。ゲートトレンチ部の構造については後述する。パッド間領域１３０に設けられたゲートトレンチ部は、第１の端辺１４２に沿って設けられた第１のゲートランナー５０と直接または間接に接続されている。つまり、パッド間領域１３０に設けられたゲートトレンチ部は、半導体基板１０の第１の端辺１４２に沿って配置された第１のゲートランナー５０と直接または間接に接続できる位置まで、Ｙ軸方向に延伸して設けられている。
　また、延伸方向（Ｙ軸方向）において第２のゲートランナー５１と対向して配置された、主活性部１２０のゲートトレンチ部は、第２のゲートランナー５１と直接または間接に接続されている。つまり、パッドと主活性部１２０との間においてＸ軸方向に延伸する第２のゲートランナー５１と、Ｙ軸方向において対向して配置されたゲートトレンチ部は、当該第２のゲートランナー５１と直接または間接に接続されている。
　このような構成により、主活性部１２０およびパッド間領域１３０に設けられたトランジスタ部のゲートトレンチ部を、ゲートランナー部に接続することができる。なお、第１のゲートランナー５０および第２のゲートランナー５１を金属配線とすることで、それぞれのゲートトレンチ部にゲート電圧を伝達するタイミングのばらつき、および、ゲート電圧の減衰量のばらつきを低減できる。
　また、主活性部１２０に設けられたゲートトレンチ部のうち、Ｙ軸方向において第３のゲートランナー４８と対向する位置に設けられたゲートトレンチ部は、第３のゲートランナー４８と接続されていてよい。また、第１の端辺１４２とは逆側の端辺に沿って配置された第１のゲートランナー５０と対向する位置に設けられたゲートトレンチ部は、第１のゲートランナー５０と直接または間接に接続されていてよい。
　トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、半導体基板１０の上面において、Ｘ軸方向にトランジスタ部７０と交互に配置されている。それぞれのダイオード部８０には、半導体基板１０の下面に接する領域にＮ＋型のカソード領域が設けられている。図１において実線で示すダイオード部８０は、半導体基板１０の下面にカソード領域が設けられた領域である。本例の半導体装置１００において、半導体基板の下面に接する領域のうちカソード領域以外の領域は、Ｐ＋型のコレクタ領域である。
　ダイオード部８０は、カソード領域をＺ軸方向に投影した領域である。トランジスタ部７０は、半導体基板１０の下面にコレクタ領域が形成され、且つ、半導体基板１０の上面にＮ＋型のエミッタ領域を含む単位構造が周期的に形成された領域である。活性領域のうち、カソード領域をＺ軸方向に投影した領域をＹ軸方向に伸ばした領域もダイオード部８０としてよい。ダイオード部８０以外の領域をトランジスタ部７０としてもよい。Ｘ軸方向におけるダイオード部８０とトランジスタ部７０との境界は、カソード領域とコレクタ領域との境界である。
　主活性部１２０において、Ｙ軸方向における両端には、トランジスタ部７０が設けられてよい。主活性部１２０は、第３のゲートランナー４８によりＹ軸方向に分割されてよい。主活性部１２０のそれぞれの分割領域には、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されている。図１の例では、Ｘ軸方向に延伸する２つの第３のゲートランナー４８により、主活性部１２０が３つに分割されている。また、金属で形成された第１のゲートランナー５０および第２のゲートランナー５１に沿って、半導体で形成された第３のゲートランナー４８が設けられていてもよい。
　エッジ終端構造部９０は、半導体基板１０の上面において、第１のゲートランナー５０と半導体基板１０の外周端１４０との間に設けられる。エッジ終端構造部９０は、半導体基板１０の上面において第１のゲートランナー５０を囲むように環状に配置されてよい。本例のエッジ終端構造部９０は、半導体基板１０の外周端１４０に沿って配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　本例の半導体装置１００は、温度センス部１１０、温度センス配線１１２－１および１１２－２を備える。温度センス部１１０は、主活性部１２０の上方に設けられる。温度センス部１１０は、半導体基板１０の上面視で、主活性部１２０の中央に設けられてよい。温度センス部１１０は、半導体基板１０の上面視で、トランジスタ部７０の上方に設けられてよい。温度センス部１１０は、主活性部１２０の温度を検知する。温度センス部１１０は、単結晶または多結晶のシリコンで形成されるｐｎ型温度センスダイオードであってよい。
　温度センス配線１１２は、主活性部１２０の上方に設けられる。温度センス配線１１２は半導体配線であってよい。温度センス配線１１２は、温度センス部１１０と接続される。温度センス配線１１２は、半導体基板１０の上面において主活性部１２０と外周端１４０との間の領域まで延伸し、カソードパッド１１７およびアノードパッド１１８と接続される。なお、半導体装置１００は、温度センス部１１０および温度センス配線１１２を備えなくともよい。また、半導体装置１００は、電流センス素子１１９を備えなくともよい。
　図２は、図１における領域Ａの近傍を拡大した図である。領域Ａは、トランジスタ部７０、ダイオード部８０、第１のゲートランナー５０およびエッジ終端構造部９０を含む。本例においては、第１のゲートランナー５０に沿って、第３のゲートランナー４８が設けられている。第３のゲートランナー４８は、第１のゲートランナー５０と半導体基板１０との間に配置されてよい。第１のゲートランナー５０、第３のゲートランナー４８および半導体基板１０のそれぞれの間は、層間絶縁膜で絶縁されている。本例の半導体装置１００は、半導体基板１０の内部に設けられ、且つ、半導体基板１０の上面に露出する、ガードリング９２、ゲートトレンチ部４０、ダミートレンチ部３０、Ｐ＋型のウェル領域１１、Ｎ＋型のエミッタ領域１２、Ｐ－型のベース領域１４およびＰ＋型のコンタクト領域１５を備える。本明細書では、ゲートトレンチ部４０またはダミートレンチ部３０を単にトレンチ部と称する場合がある。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２および第１のゲートランナー５０を備える。エミッタ電極５２および第１のゲートランナー５０は互いに分離して設けられる。
　第１のゲートランナー５０の外側（Ｙ軸方向正側）には、エッジ終端構造部９０が配置されている。エッジ終端構造部９０は、上述したように１つ以上のガードリング９２を有してよい。ガードリング９２は、半導体基板１０の内部に形成された、Ｐ型の領域である。ガードリング９２は、第１のゲートランナー５０の外側において、第１のゲートランナー５０を囲んで環状に設けられる。
　エミッタ電極５２および第１のゲートランナー５０と、半導体基板１０の上面との間には層間絶縁膜が形成されるが、図２では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して形成される。
　エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板１０の上面との間には、酸化膜等の絶縁膜が形成される。
　第１のゲートランナー５０は、層間絶縁膜に設けられたコンタクトホール４９を通って、第３のゲートランナー４８と接続される。第３のゲートランナー４８は、ゲートトレンチ部４０内のゲート導電部と接続される。第３のゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例では、ゲートトレンチ部４０は第３のゲートランナー４８と重なる位置までＹ軸方向に延伸しており、ダミートレンチ部３０は第３のゲートランナー４８と重ならない範囲でＹ軸方向に延伸して配置されている。
　第１のゲートランナー５０に沿って配置された第３のゲートランナー４８は、第１のゲートランナー５０と重なる位置から、Ｙ軸方向に延伸して、第１のゲートランナー５０と重ならない位置まで設けられている。第３のゲートランナー４８は、第１のゲートランナー５０と重ならない位置において、ゲートトレンチ部４０と接続されている。なお、半導体装置１００は、第１のゲートランナー５０に沿った第３のゲートランナー４８を有さなくともよい。この場合、ゲートトレンチ部４０は、第１のゲートランナー５０と直接接続されていてよい。
　本明細書において、ゲートトレンチ部４０が第１のゲートランナー５０（または第２のゲートランナー５１）と直接に接続されるとは、ゲートトレンチ部４０が第１のゲートランナー５０（または第２のゲートランナー５１）と重なる位置まで配置されており、ゲートトレンチ部４０と第１のゲートランナー５０（または第２のゲートランナー５１）とがコンタクトホールで接続されている状態を指す。ゲートトレンチ部４０が第１のゲートランナー５０（または第２のゲートランナー５１）と間接に接続されているとは、第１のゲートランナー５０（または第２のゲートランナー５１）と重なる第３のゲートランナー４８が、第１のゲートランナー５０（または第２のゲートランナー５１）と重ならない位置までＹ軸方向に延伸して設けられており、ゲートトレンチ部４０が当該第３のゲートランナー４８を介して第１のゲートランナー５０（または第２のゲートランナー５１）と接続されている状態を指す。なお、ゲートトレンチ部４０と第１のゲートランナー５０とが間接に接続されている場合、ゲートトレンチ部４０と第３のゲートランナー４８は、第１のゲートランナー５０の近傍で接続されている。ゲートトレンチ部４０と第３のゲートランナー４８の接続点と、第１のゲートランナー５０とのＹ軸方向における距離は、第１のゲートランナー５０のＹ軸方向の幅の１０倍以下であってよく、５倍以下であってもよい。同様に、ゲートトレンチ部４０と第２のゲートランナー５１とが間接に接続されている場合、ゲートトレンチ部４０と第３のゲートランナー４８は、第２のゲートランナー５１の近傍で接続されている。ゲートトレンチ部４０と第３のゲートランナー４８の接続点と、第２のゲートランナー５１とのＹ軸方向における距離は、第２のゲートランナー５１のＹ軸方向の幅の１０倍以下であってよく、５倍以下であってもよい。本明細書では、直接接続と、間接接続とをまとめて、接続と称する場合がある。
　本例では、エミッタ電極５２および第１のゲートランナー５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、半導体基板１０の上面において所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のトランジスタ部７０においては、配列方向に沿って１つ以上のゲートトレンチ部４０と、１つ以上のダミートレンチ部３０とが交互に形成されている。
　本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って直線状に延伸する２つの直線部３９と、２つの直線部３９を接続する先端部４１とを有してよい。先端部４１の少なくとも一部は、半導体基板１０の上面において曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの直線部３９において、延伸方向に沿った直線形状の端である端部どうしを先端部４１が接続することで、直線部３９の端部における電界集中を緩和できる。
　少なくとも一つのダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの直線部３９の間に設けられる。これらのダミートレンチ部３０は、ゲートトレンチ部４０と同様に直線部２９および先端部３１を有してよい。他の例では、ダミートレンチ部３０は直線部２９を有し、先端部３１を有さなくてもよい。図３に示した例では、トランジスタ部７０において、ゲートトレンチ部４０の２つの直線部３９の間に、ダミートレンチ部３０の２つの直線部２９が配置されている。
　ダイオード部８０においては、複数のダミートレンチ部３０が、半導体基板１０の上面においてＸ軸方向に沿って配置されている。ダイオード部８０におけるダミートレンチ部３０のＸＹ面における形状は、トランジスタ部７０に設けられたダミートレンチ部３０と同様であってよい。
　ダミートレンチ部３０の先端部３１および直線部２９は、ゲートトレンチ部４０の先端部４１および直線部３９と同様の形状を有する。ダイオード部８０に設けられたダミートレンチ部３０と、トランジスタ部７０に設けられた直線形状のダミートレンチ部３０は、Ｙ軸方向における長さが同一であってよい。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。ウェル領域１１と、コンタクトホール５４の延伸方向の端のうち第１のゲートランナー５０が設けられる側の端とは、ＸＹ面内において離れて設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、第１のゲートランナー５０側の一部の領域はウェル領域１１に形成される。ゲートトレンチ部４０の先端部４１のＺ軸方向における底部、ダミートレンチ部３０の先端部３１のＺ軸方向における底部は、ウェル領域１１に覆われていてよい。
　トランジスタ部７０およびダイオード部８０のそれぞれには、各トレンチ部に挟まれたメサ部６０が１つ以上設けられる。メサ部６０とは、トレンチ部に挟まれた半導体基板１０の領域において、トレンチ部の最も深い底部よりも上面側の領域である。
　各トレンチ部に挟まれたメサ部６０には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型（Ｐ－型）である。
　メサ部６０のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。半導体基板１０の上面においてウェル領域１１は、コンタクト領域１５のうちＹ軸方向において最も端に配置されたコンタクト領域１５から、第１のゲートランナー５０の方向に離れて形成されてよい。半導体基板１０の上面において、ウェル領域１１とコンタクト領域１５との間には、ベース領域１４が露出している。
　トランジスタ部７０においては、半導体基板１０の内部に形成されたドリフト領域よりもドーピング濃度が高い第１導電型のエミッタ領域１２が、メサ部６０－１の上面に選択的に形成される。本例のエミッタ領域１２はＮ＋型である。エミッタ領域１２の半導体基板１０の深さ方向（－Ｚ軸方向）に隣接するベース領域１４のうち、ゲートトレンチ部４０に接する部分が、チャネル部として機能する。ゲートトレンチ部４０にオン電圧が印加されると、Ｚ軸方向においてエミッタ領域１２とドリフト領域との間に設けられたベース領域１４において、ゲートトレンチ部４０に隣接する部分に電子の反転層であるチャネルが形成される。ベース領域１４にチャネルが形成されることで、エミッタ領域１２とドリフト領域との間にキャリアが流れる。
　本例では、各メサ部６０のＹ軸方向における両端部には、ベース領域１４－ｅが配置されている。本例では、それぞれのメサ部６０の上面において、ベース領域１４－ｅに対してメサ部６０の中央側で隣接する領域は、コンタクト領域１５である。また、ベース領域１４－ｅに対して、コンタクト領域１５とは逆側で接する領域はウェル領域１１である。
　本例のトランジスタ部７０のメサ部６０－１においてＹ軸方向両端のベース領域１４－ｅに挟まれる領域には、コンタクト領域１５およびエミッタ領域１２がＹ軸方向に沿って交互に配置されている。コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成されている。
　トランジスタ部７０のメサ部６０のうち、ダイオード部８０との境界に設けられた１つ以上のメサ部６０－２には、メサ部６０－１のコンタクト領域１５よりも面積の大きいコンタクト領域１５が設けられている。メサ部６０－２にはエミッタ領域１２が設けられていなくてよい。本例のメサ部６０－２においては、ベース領域１４－ｅに挟まれた領域全体に、コンタクト領域１５が設けられている。
　本例のトランジスタ部７０の各メサ部６０－１においてコンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。メサ部６０－２におけるコンタクトホール５４は、コンタクト領域１５の上方に形成される。各メサ部６０においてコンタクトホール５４は、ベース領域１４－ｅおよびウェル領域１１に対応する領域には形成されていない。トランジスタ部７０の各メサ部６０におけるコンタクトホール５４は、Ｙ軸方向において同一の長さを有してよい。
　ダイオード部８０において、半導体基板１０の下面と接する領域には、Ｎ＋型のカソード領域８２が形成される。図２においては、カソード領域８２が形成される領域を破線で示している。半導体基板１０の下面と接する領域においてカソード領域８２が形成されていない領域には、Ｐ＋型のコレクタ領域が形成されてよい。
　トランジスタ部７０は、Ｚ軸方向においてコレクタ領域と重なる領域のうち、コンタクト領域１５およびエミッタ領域１２が形成されたメサ部６０と、当該メサ部６０に隣接するトレンチ部とが設けられた領域であってよい。ただし、ダイオード部８０との境界におけるメサ部６０－２には、エミッタ領域１２に代えてコンタクト領域１５が設けられていてよい。
　ダイオード部８０のメサ部６０－３の上面には、ベース領域１４が配置されている。ただし、ベース領域１４－ｅに隣接する領域には、コンタクト領域１５が設けられてもよい。コンタクト領域１５の上方で、コンタクトホール５４が終端している。
　図３は、図２におけるＢ－Ｂ断面の一例を示す図である。Ｂ－Ｂ断面は、ダイオード部８０およびトランジスタ部７０を含み、エミッタ領域１２を通過するＸＺ面である。
　本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面のすくなくとも一部を覆って形成される。層間絶縁膜３８には、コンタクトホール５４等の貫通孔が形成されている。コンタクトホール５４により、半導体基板１０の上面が露出する。層間絶縁膜３８は、ＰＳＧ、ＢＰＳＧ等のシリケートガラスであってよく、酸化膜または窒化膜等であってもよい。
　エミッタ電極５２は、トランジスタ部７０およびダイオード部８０において、半導体基板１０および層間絶縁膜３８の上面に形成される。エミッタ電極５２は、コンタクトホール５４の内部にも形成されており、コンタクトホール５４により露出する半導体基板１０の上面２１と接触している。
　コレクタ電極２４は、半導体基板１０の下面２３に形成される。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向（Ｚ軸方向）と称する。コレクタ電極２４からエミッタ電極５２に向かう方向をＺ軸方向の正方向とする。
　ダイオード部８０およびトランジスタ部７０における半導体基板１０の上面側には、Ｐ－型のベース領域１４が形成される。半導体基板１０の内部においてベース領域１４の下方には、Ｎ－型のドリフト領域１８が配置されている。それぞれのトレンチ部は、半導体基板１０の上面から、ベース領域１４を貫通して、ドリフト領域１８に達して設けられる。
　当該断面において、トランジスタ部７０の各メサ部６０－１には、Ｎ＋型のエミッタ領域１２、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面側から順番に配置されている。蓄積領域１６は、ドリフト領域１８よりもドナーが高濃度に蓄積している。蓄積領域１６の下方にはドリフト領域１８が設けられる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。つまり、蓄積領域１６はトレンチ部にＸ軸方向で挟まれてよい。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果、Ｉｎｊｅｃｔｉｏｎ‐Ｅｎｈａｎｃｅｍｅｎｔ　ｅｆｆｅｃｔ）を高めて、トランジスタ部７０におけるオン電圧を低減することができる。
　なお、トランジスタ部７０のコンタクト領域１５を通過するＸＺ断面においては、トランジスタ部７０の各メサ部６０－１には、エミッタ領域１２に代えて、コンタクト領域１５が設けられている。また、メサ部６０－２には、エミッタ領域１２に代えて、コンタクト領域１５が設けられている。コンタクト領域１５は、ラッチアップを抑制するラッチアップ抑制層として機能してよい。
　当該断面においてダイオード部８０の各メサ部６０－３には、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面側から順番に配置される。蓄積領域１６の下方にはドリフト領域１８が設けられる。ダイオード部８０には、蓄積領域１６が設けられていなくともよい。
　トランジスタ部７０において、半導体基板１０の下面２３に隣接する領域には、Ｐ＋型のコレクタ領域２２が設けられている。ダイオード部８０において半導体基板１０の下面２３に隣接する領域には、Ｎ＋型のカソード領域８２が設けられている。
　本例の半導体基板１０には、ドリフト領域１８とコレクタ領域２２との間、および、ドリフト領域１８とカソード領域８２との間に、Ｎ＋型のバッファ領域２０が設けられている。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が形成される。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達する。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、半導体基板１０の上面側に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。当該断面におけるダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
　図４は、図１における領域Ｂの近傍を拡大した図である。領域Ｂは、パッド（本例ではカソードパッド１１７）、パッドの第１の辺１３２に沿って配置された第２のゲートランナー５１、第１のゲートランナー５０およびパッド間領域１３０を含む領域である。領域Ｂは、Ｙ軸方向において主活性部１２０におけるトランジスタ部７０と対向しており、ダイオード部８０とは対向していない。また、カソードパッド１１７の第１の辺１３２は、Ｙ軸方向に平行な辺である。
　第２のゲートランナー５１は、カソードパッド１１７の第１の辺１３２と、パッド間領域１３０との間に配置されている。第２のゲートランナー５１と、カソードパッド１１７との間における半導体基板１０の上面には、ウェル領域１１が露出していてよい。
　上述したように、パッド間領域１３０に設けられたゲートトレンチ部４０は、第１のゲートランナー５０と直接または間接に接続される。本例のゲートトレンチ部４０の先端部４１は、第３のゲートランナー４８の下方に配置されており、第３のゲートランナー４８と接続されている。
　パッド間領域１３０に設けられたゲートトレンチ部４０は、主活性部１２０に設けられたゲートトレンチ部４０がＹ軸方向に延伸したトレンチ部であってよい。つまり、主活性部１２０におけるゲートトレンチ部４０と、パッド間領域１３０におけるゲートトレンチ部４０は連続していてよい。
　また、パッド間領域１３０には、ダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０も、主活性部１２０に設けられたダミートレンチ部３０が、パッド間領域１３０まで延伸して設けられていてよい。第１のゲートランナー５０の下方にはウェル領域１１が設けられており、当該ウェル領域１１はＹ軸方向に延伸して、パッド間領域１３０の一部にも設けられている。ダミートレンチ部３０の先端部３１は、当該ウェル領域１１と重なる位置に設けられている。エミッタ電極５２も、主活性部１２０から、当該ウェル領域１１と重なる位置まで設けられている。ダミートレンチ部３０の先端部３１は、コンタクトホール５６を介してエミッタ電極５２と接続している。なお、第２のゲートランナー５１の下方にもウェル領域１１が設けられており、当該ウェル領域１１はＸ軸方向に延伸して、パッド間領域１３０の一部にも設けられている。
　パッド間領域１３０におけるそれぞれのメサ部６０の構造は、図２および図３において説明した、主活性部１２０におけるメサ部６０の構造と同一であってよい。パッド間領域１３０のメサ部６０－１の上面には、コンタクト領域１５およびエミッタ領域１２がＹ軸方向に交互に設けられている。
　また、パッド間領域１３０において、Ｘ軸方向においてカソードパッド１１７と最も近くに配置されたゲートトレンチ部４０と、カソードパッド１１７との間には、ダミートレンチ部３０が設けられていてよい。ダミートレンチ部３０には、エミッタ領域１２が設けられていないメサ部６０－２が隣接して配置されている。メサ部６０－２は、Ｘ軸方向において複数個配置されていてよい。これにより、パッド間領域１３０において、パッドと、エミッタ領域１２との間隔を大きくすることができる。
　また、パッド間領域１３０において、Ｘ軸方向においてカソードパッド１１７と最も近いゲートトレンチ部４０と、カソードパッド１１７との間に、コンタクトホール５４が設けられていてよい。また、パッド間領域１３０において、Ｘ軸方向においてカソードパッド１１７と最も近いダミートレンチ部３０と、カソードパッド１１７との間に、コンタクトホール５４が設けられていてもよい。パッド間領域１３０において、Ｘ軸方向においてカソードパッド１１７と最も近いトレンチ部と、カソードパッド１１７との間に、コンタクトホール５４が設けられていてよい。
　また、主活性部１２０からパッド間領域１３０までＹ軸方向に連続して設けられたメサ部６０は、Ｙ軸方向における先端部分を除き、主活性部１２０およびパッド間領域１３０で同一の構造を有してよい。例えば、メサ部６０－１の上面には、主活性部１２０およびパッド間領域１３０の両方において、コンタクト領域１５およびエミッタ領域１２がＹ軸方向に交互に設けられていてよい。
　また、メサ部６０の構造は、パッド間領域１３０と主活性部１２０とで異なっていてもよい。例えば一部のメサ部６０－２は、パッド間領域１３０においてはエミッタ領域１２が設けられておらず、主活性部１２０においてはコンタクト領域１５およびエミッタ領域１２が交互に配置されていてもよい。
　図５は、図１における領域Ｃの近傍を拡大した図である。領域Ｃは、パッド（本例ではカソードパッド１１７）、パッドの第２の辺１３４に沿って配置された第２のゲートランナー５１、主活性部１２０のトランジスタ部７０およびダイオード部８０を含む領域である。また、カソードパッド１１７の第２の辺１３４は、Ｘ軸方向に平行な辺であり、且つ、主活性部１２０と対向している辺である。
　第２のゲートランナー５１は、カソードパッド１１７の第２の辺１３４と、トランジスタ部７０およびダイオード部８０との間に配置されている。第２のゲートランナー５１と、カソードパッド１１７との間における半導体基板１０の上面には、ウェル領域１１が露出していてよい。
　上述したように、Ｙ軸方向において第２のゲートランナー５１と対向して配置されたゲートトレンチ部４０は、第２のゲートランナー５１と直接または間接に接続されている。本例のゲートトレンチ部４０の先端部４１は、第３のゲートランナー４８の下方に配置されており、第３のゲートランナー４８と接続されている。
　また、第２のゲートランナー５１の下方にはウェル領域１１が設けられており、当該ウェル領域１１はＹ軸方向に延伸して、第２のゲートランナー５１よりも主活性部１２０側まで設けられている。ダミートレンチ部３０の先端部３１は、当該ウェル領域１１と重なる位置に設けられている。ダミートレンチ部３０の先端部３１は、コンタクトホール５６を介してエミッタ電極５２と接続している。
　図４および図５に示した構造により、それぞれのゲートトレンチ部４０を、金属の第１のゲートランナー５０および第２のゲートランナー５１に直接にまたは間接に接続しやすくなる。これにより、それぞれのゲートトレンチ部４０に印加するゲート電圧の遅延および減衰のばらつきを低減できる。
　また、上面視におけるパッドと第２のゲートランナー５１との距離Ｄ１は２００μｍ以下であってよい。距離Ｄ１は、１５０μｍ以下であってよく、１２０μｍ以下であってよく、１００μｍ以下であってもよい。また、距離Ｄ１は、半導体基板１０のＺ軸方向における厚みの１．５倍以下であってよく、１倍以下であってもよい。Ｙ軸方向における距離Ｄ１が上記の条件を満たしてよく、Ｘ軸方向における距離Ｄ１が上記の条件を満たしてもよい。パッドと第２のゲートランナー５１との距離を小さくすることで、活性領域の面積を大きくできる。
　図６は、上面視におけるエミッタ電極５２の配置例を示す図である。エミッタ電極５２は、主活性部１２０と、少なくとも一部のパッド間領域１３０の上方に設けられてよい。本例のエミッタ電極５２は、電流センス素子１１９が設けられたパッド間領域１３０の上方には設けられていない。また、エミッタ電極５２は、エミッタパッド１１５と重なる位置にも設けられていてよい。
　図７は、カソード領域８２の配置例を示す図である。本例におけるパッド間領域１３０には、カソード領域８２が設けられていない。つまり、主活性部１２０に設けられたカソード領域８２は、パッド間領域１３０まで延伸して設けられていない。ただし、カソード領域８２以外のダイオード部８０の構造は、パッド間領域１３０に設けられてよい。このような構造により、Ｎ＋型のカソード領域８２と、比較的に深く形成されたＰ＋型のウェル領域１１との距離を確保でき、パッド間領域１３０に素子領域を設けたことによる耐圧低下を抑制できる。
　なお、Ｙ軸方向においてパッド間領域１３０と対向して配置されたカソード領域８２－１は、Ｙ軸方向においてパッドまたは第２のゲートランナー５１と対向して配置されたカソード領域８２－１よりも、Ｙ軸方向に長く設けられていてよい。ただし、カソード領域８２－１は、パッド間領域１３０までは延伸していない。これにより、カソード領域８２の面積を増大させつつ、カソード領域８２とウェル領域１１との距離を確保しやすくなる。
　なお、第１の端辺１４２に沿って配置された複数のパッドのそれぞれは、少なくとも一部分が、ダイオード部８０（カソード領域８２）とＹ軸方向において対向する位置に設けられていてよい。これにより、主活性部１２０に設けられたトランジスタ部７０の構造を、パッド間領域１３０まで延伸して設けやすくなる。このため、トランジスタ部７０の面積を容易に増大させることができる。
　また、Ｘ軸方向において最も端に配置されたパッドと、第１のゲートランナー５０とのＸ軸方向における距離Ｄ２は、５００μｍ以下であってよい。当該パッドを、第１のゲートランナー５０の近くに配置することで、Ｘ軸方向においてパッド間領域１３０を大きくできる。距離Ｄ２は３００μｍ以下であってよく、２００μｍ以下であってよく、１００μｍ以下であってもよい。距離Ｄ２は、半導体基板１０の厚みの１．５倍以下であってよく、１倍以下であってもよい。
　図８は、図７における領域Ｄの近傍を拡大した図である。領域Ｄは、パッド間領域１３０において、主活性部１２０のダイオード部８０およびトランジスタ部７０とＹ軸方向で対向する領域である。
　図７において説明したように、パッド間領域１３０には、カソード領域８２が設けられていない。ただし、Ｙ軸方向においてパッド間領域１３０と対向して配置されたダイオード部８０のダミートレンチ部３０は、パッド間領域１３０まで延伸して設けられている。また、当該ダイオード部８０のメサ部６０－３も、パッド間領域１３０まで延伸して設けられている。
　このような構造により、パッド間領域１３０と、主活性部１２０との間で構造の連続性を維持しつつ、カソード領域８２とウェル領域１１との距離を確保できる。構造の連続性を維持することで、電界が局所的に集中することを抑制できる。
　図９は、カソード領域８２の他の配置例を示す図である。本例におけるパッド間領域１３０には、カソード領域８２が設けられている。例えば、主活性部１２０に設けられたカソード領域８２が、パッド間領域１３０まで延伸して設けられている。このような構造により、カソード領域８２の面積を増大させて、ダイオード部８０として動作する素子領域を大きくできる。
　なお、カソード領域８２とウェル領域１１とのＸ軸方向における距離が近くなりすぎる場合、主活性部１２０のカソード領域８２をパッド間領域１３０まで延伸させないことが好ましい。一例として、カソード領域８２とウェル領域１１とのＸ軸方向における距離が２００μｍ以上となることを条件として、カソード領域８２をパッド間領域１３０まで延伸させてよい。当該距離は、１００μｍ以上であってよく、半導体基板１０の厚み以上であってもよい。
　図１０は、図９における領域Ｅの近傍を拡大した図である。領域Ｅは、パッド間領域１３０において、主活性部１２０のダイオード部８０およびトランジスタ部７０とＹ軸方向で対向する領域である。
　図９において説明したように、パッド間領域１３０には、カソード領域８２が設けられている。また、ダミートレンチ部３０およびメサ部６０－３も、パッド間領域１３０まで延伸して設けられている。このような構造により、ダイオード部８０の面積を大きくできる。
　図１１は、図１における領域Ｂの他の例を示す。本例では、パッド間領域１３０に設けられたゲートトレンチ部４０のうち、Ｘ軸方向においてパッドに最も近いゲートトレンチ部４０－１には、エミッタ領域１２が接して設けられていない。これにより、パッドと、エミッタ領域１２との距離をより大きくできる。ゲートトレンチ部４０－１に隣接するメサ部６０には、エミッタ領域１２に代えてコンタクト領域１５が設けられてよい。
　図１２は、主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の配置例を示す図である。上述したように、パッド間領域１３０におけるゲートトレンチ部４０は、主活性部１２０におけるゲートトレンチ部４０と連続して設けられてよい。同様に、ダミートレンチ部３０も、パッド間領域１３０および主活性部１２０で連続して設けられてよい。
　図１３は、主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の他の配置例を示す図である。本例では、パッド間領域１３０におけるゲートトレンチ部４０は、主活性部１２０のゲートトレンチ部４０とは分離している。パッド間領域１３０におけるゲートトレンチ部４０は、Ｘ軸方向に延伸して設けられてよい。パッド間領域１３０のゲートトレンチ部４０は、Ｙ軸方向に設けられた第２のゲートランナー５１と直接または間接に接続してよい。本例のゲートトレンチ部４０は、Ｘ軸方向におけるパッド間領域１３０の両端に設けられた第２のゲートランナー５１と直接または間接に接続している。パッド間領域１３０におけるダミートレンチ部３０も、ゲートトレンチ部４０と平行な方向に延伸して設けられてよい。
　なお、パッド間領域１３０とＹ軸方向において対向する主活性部１２０のゲートトレンチ部４０は、パッド間領域１３０と主活性部１２０との間に配置された第３のゲートランナー４８と接続されてよい。第３のゲートランナー４８は、Ｘ軸方向におけるパッド間領域１３０の両端に設けられた第２のゲートランナー５１と接続している。このような構造によっても、それぞれのゲートトレンチ部４０をゲートランナー部に接続できる。
　図１４は、主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の他の配置例を示す図である。本例では、パッド間領域１３０におけるゲートトレンチ部４０は、主活性部１２０のゲートトレンチ部４０とは分離している。本例では、パッド間領域１３０におけるゲートトレンチ部４０は、Ｙ軸方向に延伸して設けられている。
　パッド間領域１３０のゲートトレンチ部４０は、第１のゲートランナー５０と直接または間接に接続してよい。パッド間領域１３０とＹ軸方向において対向する主活性部１２０のゲートトレンチ部４０は、パッド間領域１３０と主活性部１２０との間に配置された第３のゲートランナー４８と接続されてよい。このような構造によっても、それぞれのゲートトレンチ部４０をゲートランナー部に接続できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・直線部、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・第３のゲートランナー、４９・・・コンタクトホール、５０・・・第１のゲートランナー、５１・・・第２のゲートランナー、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・エッジ終端構造部、９２・・・ガードリング、１００・・・半導体装置、１１０・・・温度センス部、１１２・・・温度センス配線、１１４・・・センスパッド、１１５・・・エミッタパッド、１１６・・・ゲートパッド、１１７・・・カソードパッド、１１８・・・アノードパッド、１１９・・・電流センス素子、１２０・・・主活性部、１３０・・・パッド間領域、１３２・・・第１の辺、１３４・・・第２の辺、１４０・・・外周端、１４２・・・第１の端辺

Claims (10)

  1. 　半導体基板を備える半導体装置であって、
    　前記半導体基板に設けられたトランジスタ部およびダイオード部と、
    　前記半導体基板の上面の上方に設けられ、前記トランジスタ部または前記ダイオード部が設けられた領域と、前記半導体基板の上面における第１の端辺との間において配列方向に配列された複数のパッドと、
    　前記トランジスタ部にゲート電圧を伝達するゲートランナー部と
    　を備え、
    　前記トランジスタ部は、上面視において前記配列方向とは異なる延伸方向に延伸して設けられたゲートトレンチ部を有し、
    　前記ゲートランナー部は、
    　上面視において、前記半導体基板の前記第１の端辺と、少なくとも一つのパッドとの間を通って設けられた第１のゲートランナーと、
    　上面視において、少なくとも一つのパッドと、前記トランジスタ部との間を通って設けられた第２のゲートランナーと
    　を有し、
    　前記トランジスタ部は、上面視において２つのパッドで挟まれたパッド間領域のうちの少なくとも一つにも設けられており、
    　前記パッド間領域に設けられた前記ゲートトレンチ部は、前記第１のゲートランナーと接続され、
    　前記延伸方向において前記第２のゲートランナーと対向して配置された前記ゲートトレンチ部は、前記第２のゲートランナーと接続されている
    　半導体装置。
  2. 　前記第２のゲートランナーは、少なくとも一つのパッドの少なくとも２つの辺に沿って設けられている
    　請求項１に記載の半導体装置。
  3. 　上面視において、前記パッドと、前記第２のゲートランナーとの距離が２００μｍ以下である
    　請求項１または２に記載の半導体装置。
  4. 　前記ダイオード部は、前記半導体基板の下面に露出する第１導電型のカソード領域を有し、
    　前記パッド間領域には、前記カソード領域が設けられていない
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　前記トランジスタ部は、前記半導体基板の上面に露出し、且つ、前記ゲートトレンチ部に接する第１導電型のエミッタ領域を有し、
    　前記半導体装置は、前記半導体基板の上面の上方に設けられ、前記エミッタ領域と接続されるエミッタ電極を備え、
    　前記ダイオード部は、前記延伸方向に延伸して設けられ、前記エミッタ電極に接続されているダミートレンチ部を有し、
    　前記延伸方向において前記パッド間領域と対向して配置されたダミートレンチ部は、前記パッド間領域まで延伸して設けられている
    　請求項４に記載の半導体装置。
  6. 　前記トランジスタ部は、前記半導体基板の上面に露出し、且つ、前記ゲートトレンチ部に接する第１導電型のエミッタ領域を有し、
    　前記半導体装置は、前記半導体基板の上面の上方に設けられ、前記エミッタ領域と接続されるエミッタ電極を備え、
    　前記ダイオード部は、
    　前記半導体基板の下面に露出する第１導電型のカソード領域と、
    　前記延伸方向に延伸して設けられ、前記エミッタ電極に接続されているダミートレンチ部と
    　を有し、
    　少なくとも一つの前記パッド間領域には、前記カソード領域および前記ダミートレンチ部が設けられている
    　請求項１から３のいずれか一項に記載の半導体装置。
  7. 　前記トランジスタ部は、前記半導体基板の上面に露出し、且つ、前記ゲートトレンチ部に接する第１導電型のエミッタ領域を有し、
    　前記パッド間領域に設けられた前記ゲートトレンチ部のうち、少なくとも前記パッドに最も近い前記ゲートトレンチ部には、前記パッド間領域において前記エミッタ領域が接して設けられていない
    　請求項１から６のいずれか一項に記載の半導体装置。
  8. 　前記トランジスタ部は、前記半導体基板の上面に露出し、且つ、前記ゲートトレンチ部に接する第１導電型のエミッタ領域を有し、
    　前記半導体装置は、
    　前記半導体基板の上面の上方に設けられ、前記エミッタ領域と接続されるエミッタ電極と、
    　前記半導体基板と前記エミッタ電極との間に設けられた層間絶縁膜と
    　を有し、
    　前記パッド間領域に設けられた前記ゲートトレンチ部のうち前記パッドに最も近い前記ゲートトレンチ部と、前記パッドとの間において、前記層間絶縁膜には、前記エミッタ電極と前記半導体基板とを接続するコンタクトホールが設けられている
    　請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記パッド間領域に設けられた前記ゲートトレンチ部のうち前記パッドに最も近い前記ゲートトレンチ部と、前記パッドとの間には、前記エミッタ電極と接続されたダミートレンチ部が設けられている
    　請求項８に記載の半導体装置。
  10. 　前記複数のパッドのそれぞれは、少なくとも一部分が、前記ダイオード部と前記延伸方向において対向する位置に設けられている
    　請求項１から９のいずれか一項に記載の半導体装置。
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