JPWO2019176327A1 - 半導体装置 - Google Patents

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Abstract

半導体基板におけるパッド間領域を有効に利用する。トランジスタ部またはダイオード部が設けられた領域と、半導体基板の上面における第１の端辺との間において配列方向に配列された複数のパッドと、トランジスタ部にゲート電圧を伝達するゲートランナー部とを備える半導体装置において、ゲートランナー部は、上面視において、半導体基板の第１の端辺と、少なくとも一つのパッドとの間を通って設けられた第１のゲートランナーと、上面視において、少なくとも一つのパッドと、トランジスタ部との間を通って設けられた第２のゲートランナーとを有し、トランジスタ部はパッド間領域にも設けられており、パッド間領域に設けられたゲートトレンチ部は、第１のゲートランナーと接続され、延伸方向において第２のゲートランナーと対向して配置されたゲートトレンチ部は、第２のゲートランナーと接続されている。

Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ素子と、還流ダイオード（ＦＷＤ）等のダイオード素子とが、同一の半導体基板に設けられた半導体装置が知られている（例えば、特許文献１参照）。半導体基板には、トランジスタ素子、ダイオード素子等に接続される複数のパッドが設けられる。
関連する先行技術文献として下記の文献がある。
特許文献１ 特開２０１７−１４７４３５号公報
特許文献２ 特開２０１７−６９４１２号公報
特許文献３ 特開２００７−１７３４１１号公報
 解決しようとする課題
複数のパッドは、半導体基板のいずれかの辺に沿って配列されている。半導体装置においては、パッド間の領域を有効に利用することが好ましい。
一般的開示
上記課題を解決するために、本発明の一つの態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に設けられたトランジスタ部およびダイオード部を備えてよい。半導体装置は、半導体基板の上面の上方に設けられ、トランジスタ部またはダイオード部が設けられた領域と、半導体基板の上面における第１の端辺との間において配列方向に配列された複数のパッドを備えてよい。半導体装置は、トランジスタ部にゲート電圧を伝達するゲートランナー部を備えてよい。トランジスタ部は、上面視において配列方向とは異なる延伸方向に延伸して設けられたゲートトレンチ部を有してよい。ゲートランナー部は、上面視において、半導体基板の第１の端辺と、少なくとも一つのパッドとの間を通って設けられた第１のゲートランナーを有してよい。ゲートランナー部は、上面視において、少なくとも一つのパッドと、トランジスタ部との間を通って設けられた第２のゲートランナーを有してよい。トランジスタ部は、上面視において２つのパッドで挟まれたパッド間領域のうちの少なくとも一つにも設けられていてよい。パッド間領域に設けられたゲートトレンチ部は、第１のゲートランナーと接続されてよい。延伸方向において第２のゲートランナーと対向して配置されたゲートトレンチ部は、第２のゲートランナーと接続されていてよい。
第２のゲートランナーは、少なくとも一つのパッドの少なくとも２つの辺に沿って設けられていてよい。
上面視において、パッドと、第２のゲートランナーとの距離が２００μｍ以下であってよい。
ダイオード部は、半導体基板の下面に露出する第１導電型のカソード領域を有してよい。パッド間領域には、カソード領域が設けられていなくてよい。
トランジスタ部は、半導体基板の上面に露出し、且つ、ゲートトレンチ部に接する第１導電型のエミッタ領域を有してよい。半導体装置は、半導体基板の上面の上方に設けられ、エミッタ領域と接続されるエミッタ電極を備えてよい。ダイオード部は、延伸方向に延伸して設けられ、エミッタ電極に接続されているダミートレンチ部を有してよい。延伸方向においてパッド間領域と対向して配置されたダミートレンチ部は、パッド間領域まで延伸して設けられていてよい。
トランジスタ部は、半導体基板の上面に露出し、且つ、ゲートトレンチ部に接する第１導電型のエミッタ領域を有してよい。半導体装置は、半導体基板の上面の上方に設けられ、エミッタ領域と接続されるエミッタ電極を備えてよい。ダイオード部は、半導体基板の下面に露出する第１導電型のカソード領域を有してよい。延伸方向に延伸して設けられ、エミッタ電極に接続されているダミートレンチ部を有してよい。少なくとも一つのパッド間領域には、カソード領域およびダミートレンチ部が設けられていてよい。
トランジスタ部は、半導体基板の上面に露出し、且つ、ゲートトレンチ部に接する第１導電型のエミッタ領域を有してよい。パッド間領域に設けられたゲートトレンチ部のうち、少なくともパッドに最も近いゲートトレンチ部には、パッド間領域においてエミッタ領域が接して設けられていなくてよい。
トランジスタ部は、半導体基板の上面に露出し、且つ、ゲートトレンチ部に接する第１導電型のエミッタ領域を有してよい。半導体装置は、半導体基板の上面の上方に設けられ、エミッタ領域と接続されるエミッタ電極を備えてよい。半導体装置は、半導体基板とエミッタ電極との間に設けられた層間絶縁膜を備えてよい。パッド間領域に設けられたゲートトレンチ部のうちパッドに最も近いゲートトレンチ部と、パッドとの間において、層間絶縁膜には、エミッタ電極と半導体基板とを接続するコンタクトホールが設けられていてよい。
パッド間領域に設けられたゲートトレンチ部のうちパッドに最も近いゲートトレンチ部と、パッドとの間には、エミッタ電極と接続されたダミートレンチ部が設けられていてよい。
複数のパッドのそれぞれは、少なくとも一部分が、ダイオード部と延伸方向において対向する位置に設けられていてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す図である。 図１における領域Ａの近傍を拡大した図である。 図２におけるＢ−Ｂ断面の一例を示す図である。 図１における領域Ｂの近傍を拡大した図である。 図１における領域Ｃの近傍を拡大した図である。 上面視におけるエミッタ電極５２の配置例を示す図である。 カソード領域８２の配置例を示す図である。 図７における領域Ｄの近傍を拡大した図である。 カソード領域８２の他の配置例を示す図である。 図９における領域Ｅの近傍を拡大した図である。 図１における領域Ｂの他の例を示す。 主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の配置例を示す図である。 主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の他の配置例を示す図である。 主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の他の配置例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ−型（またはＮ−型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
図１は、本発明の一つの実施形態に係る半導体装置１００の上面の構造を示す図である。半導体装置１００は、半導体基板１０を備える。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
本明細書では、上面視における半導体基板１０の外周の端部を、外周端１４０とする。上面視とは、半導体基板１０の上面側からＺ軸と平行に見た場合を指す。また、上面視における半導体基板１０の外周端１４０のうち、いずれかの端辺を第１の端辺１４２とする。上面視において第１の端辺１４２と平行な方向をＸ軸方向とし、第１の端辺１４２と垂直な方向をＹ軸方向とする。
半導体装置１００は、主活性部１２０およびエッジ終端構造部９０を備える。主活性部１２０は、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる活性領域のうち、後述するパッド間領域１３０以外の領域である。例えば活性領域は、半導体装置１００に含まれるトランジスタ素子をオン状態に制御している場合、または、トランジスタ素子をオン状態からオフ状態に遷移させた場合に半導体基板１０の上面と下面との間で主電流が流れる領域である。主活性部１２０は、後述する第１のゲートランナー５０で囲まれた領域のうち、パッドおよびパッド間領域１３０以外の領域を指してもよい。
主活性部１２０には、トランジスタ部７０およびダイオード部８０が設けられている。本明細書では、トランジスタ部７０およびダイオード部８０をそれぞれ素子部または素子領域と称する場合がある。本例では、トランジスタ部７０およびダイオード部８０は、主活性部１２０においてＸ軸方向に交互に設けられている。
半導体基板１０の上面の上方には、複数のパッド（図１の例では、センスパッド１１４、エミッタパッド１１５、ゲートパッド１１６、カソードパッド１１７およびアノードパッド１１８）が設けられている。センスパッド１１４は、電流センス素子１１９に接続されている。電流センス素子１１９は、トランジスタ部７０と同一の構造を有しており、且つ、トランジスタ部７０よりも上面視における面積（チャネルの面積に対応する）が小さい。電流センス素子１１９に流れている電流を検出することで、半導体装置１００全体に流れている電流を推定できる。エミッタパッド１１５は、半導体基板１０の上面の上方に配置されるエミッタ電極と接続されている。ゲートパッド１１６は、トランジスタ部７０のゲート電極と接続されている。本例のゲートパッド１１６は、後述するゲートランナー部と接続されている。カソードパッド１１７およびアノードパッド１１８は、後述する温度センス部１１０に接続されている。なお、半導体基板１０に設けられるパッドの個数および種類は、図１に示す例に限定されない。
それぞれのパッドは、アルミニウム等の金属材料で形成されている。複数のパッドは、主活性部１２０と、半導体基板１０の上面における第１の端辺１４２との間において、所定の配列方向に配列されている。本例の複数のパッドは、Ｙ軸方向において、素子領域と第１の端辺１４２とに挟まれて配置されている。
複数のパッドの配列方向とは、複数のパッドのうち第１の端辺１４２と平行な方向における両端に配置された２つのパッド（本例ではセンスパッド１１４およびアノードパッド１１８）の上面視における中心を結ぶ直線の方向であってよい。配列方向は、第１の端辺１４２と平行な方向であってよい。また配列方向は第１の端辺１４２に対して、３０度以内の傾きを有していてもよい。当該傾きは、２０度以内であってよく、１０度以内であってもよい。本例の配列方向は、第１の端辺１４２と平行である。
上面視において２つのパッドに挟まれた領域をパッド間領域１３０とする。本例のパッド間領域１３０は、２つのパッドの領域をＸ軸と平行な方向に、互いのパッドに向けて延長した場合に重なる重複領域である。本例では、当該重複領域と、第１の端辺１４２に沿って設けられた第１のゲートランナー５０との間の領域も、パッド間領域１３０に含める。
半導体装置１００においては、少なくとも一つのパッド間領域１３０においても、素子領域が設けられる。本例では、少なくとも一つのパッド間領域１３０において、トランジスタ部７０が設けられている。このような構造により、パッド間領域１３０を有効に利用して、素子領域の面積を増大させることができる。
半導体装置１００は、トランジスタ部７０にゲート電圧を伝達するゲートランナー部を備える。本例の半導体装置１００は、ゲートランナー部として、第１のゲートランナー５０、第２のゲートランナー５１および第３のゲートランナー４８を備える。本例では、それぞれのゲートランナーは、半導体基板１０の上面の上方に設けられ、半導体基板１０の上面とは層間絶縁膜で絶縁されている。
第１のゲートランナー５０は、上面視において、半導体基板１０の第１の端辺１４２と、少なくとも一つのパッドとの間を通って設けられている。本例の第１のゲートランナー５０は、センスパッド１１４、エミッタパッド１１５、ゲートパッド１１６、カソードパッド１１７およびアノードパッド１１８のそれぞれと、第１の端辺１４２との間を通って、第１の端辺１４２と平行に設けられている。第１のゲートランナー５０は、ゲートパッド１１６と接続されている。
また、第１のゲートランナー５０は、半導体基板１０の他の端辺と、主活性部１２０との間において、主活性部１２０を囲むように設けられている。つまり本例の第１のゲートランナー５０は、半導体基板１０の各端辺に沿って環状に設けられている。第１のゲートランナー５０は、アルミニウム等の金属配線であってよく、不純物がドープされたポリシリコン等の半導体配線であってもよい。第１のゲートランナー５０は、金属配線と半導体配線とが絶縁膜を介して重なって設けられた構造であってもよい。当該絶縁膜には、金属配線と半導体配線とを接続するためのコンタクトホールが設けられている。本例の第１のゲートランナー５０は、金属配線である。
第２のゲートランナー５１および第３のゲートランナー４８の材料は、第１のゲートランナー５０において説明した材料と同様の材料であってよい。本例において第２のゲートランナー５１は金属配線であり、第３のゲートランナー４８は半導体配線である。
第２のゲートランナー５１は、上面視において、少なくとも一つのパッドと、トランジスタ部７０との間を通って設けられている。当該少なくとも一つのパッドは、エミッタパッド１１５以外のパッドである。本例の第２のゲートランナー５１は、エミッタパッド１１５以外の全てのパッドに対して設けられている。第２のゲートランナー５１は、Ｙ軸方向において、パッドと、主活性部１２０（すなわちトランジスタ部７０およびダイオード部８０）とに挟まれて配置されている。いずれかのパッドにおいては、第２のゲートランナー５１は、パッドの２つ以上の辺に沿って配置されてよい。
例えば、Ｘ軸方向において一方の端に配置されているパッド（本例ではアノードパッド１１８）は、交差する２つの辺に沿って第２のゲートランナー５１が配置されており、且つ、他の２つの辺に沿って第１のゲートランナー５０が配置されている。
また、Ｘ軸方向において他方の端に配置されているパッド（本例ではセンスパッド１１４）と、エミッタパッド１１５との間のパッド間領域１３０には、電流センス素子１１９が設けられている。電流センス素子１１９が設けられたパッド間領域１３０には、トランジスタ部７０およびダイオード部８０が設けられていなくてよい。一例として、当該パッド間領域１３０において電流センス素子１１９が設けられていない領域には、後述するＰ＋型のウェル領域が設けられていてよい。
本例の各パッドは、上面視において平行な辺を２組有する。図１の例では、各パッドは、Ｘ軸に平行な２辺と、Ｙ軸に平行な２辺とを有する。パッドの各辺のうち、電流センス素子１１９と対向する辺には、ゲートランナー部が設けられていなくてよい。本例のセンスパッド１１４には、主活性部１２０と対向する１つの辺に沿って第２のゲートランナー５１が配置されており、電流センス素子１１９と対向する辺にはゲートランナー部が設けられておらず、且つ、他の２つの辺に沿って第１のゲートランナー５０が配置されている。センスパッド１１４に沿って配置された第２のゲートランナー５１は、他のパッドに沿って設けられた第２のゲートランナー５１と、第３のゲートランナー４８を介して接続されてよい。
より具体的には、Ｘ軸方向においてエミッタパッド１１５を挟んで配置された２つのパッド（本例ではセンスパッド１１４およびゲートパッド１１６）に設けられた２つの第２のゲートランナー５１が、第３のゲートランナー４８を介して接続されてよい。第３のゲートランナー４８は、Ｙ軸方向において、主活性部１２０と、エミッタパッド１１５およびパッド間領域１３０との間に配置されている。
また、Ｘ軸方向において両端以外の位置に設けられたパッド（本例ではゲートパッド１１６およびカソードパッド１１７）は、第１の端辺１４２と対向する辺以外の３辺に沿って、第２のゲートランナー５１が配置されており、第１の端辺１４２と対向する辺に沿って第１のゲートランナー５０が配置されている。各パッドの周囲に設けられたゲートランナー部は互いに接続されて、パッドを環状に囲んでいる。
トランジスタ部７０は、上面視において配列方向とは異なる延伸方向（本例ではＹ軸方向）に延伸して設けられたゲートトレンチ部を有する。ゲートトレンチ部の構造については後述する。パッド間領域１３０に設けられたゲートトレンチ部は、第１の端辺１４２に沿って設けられた第１のゲートランナー５０と直接または間接に接続されている。つまり、パッド間領域１３０に設けられたゲートトレンチ部は、半導体基板１０の第１の端辺１４２に沿って配置された第１のゲートランナー５０と直接または間接に接続できる位置まで、Ｙ軸方向に延伸して設けられている。
また、延伸方向（Ｙ軸方向）において第２のゲートランナー５１と対向して配置された、主活性部１２０のゲートトレンチ部は、第２のゲートランナー５１と直接または間接に接続されている。つまり、パッドと主活性部１２０との間においてＸ軸方向に延伸する第２のゲートランナー５１と、Ｙ軸方向において対向して配置されたゲートトレンチ部は、当該第２のゲートランナー５１と直接または間接に接続されている。
このような構成により、主活性部１２０およびパッド間領域１３０に設けられたトランジスタ部のゲートトレンチ部を、ゲートランナー部に接続することができる。なお、第１のゲートランナー５０および第２のゲートランナー５１を金属配線とすることで、それぞれのゲートトレンチ部にゲート電圧を伝達するタイミングのばらつき、および、ゲート電圧の減衰量のばらつきを低減できる。
また、主活性部１２０に設けられたゲートトレンチ部のうち、Ｙ軸方向において第３のゲートランナー４８と対向する位置に設けられたゲートトレンチ部は、第３のゲートランナー４８と接続されていてよい。また、第１の端辺１４２とは逆側の端辺に沿って配置された第１のゲートランナー５０と対向する位置に設けられたゲートトレンチ部は、第１のゲートランナー５０と直接または間接に接続されていてよい。
トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、半導体基板１０の上面において、Ｘ軸方向にトランジスタ部７０と交互に配置されている。それぞれのダイオード部８０には、半導体基板１０の下面に接する領域にＮ＋型のカソード領域が設けられている。図１において実線で示すダイオード部８０は、半導体基板１０の下面にカソード領域が設けられた領域である。本例の半導体装置１００において、半導体基板の下面に接する領域のうちカソード領域以外の領域は、Ｐ＋型のコレクタ領域である。
ダイオード部８０は、カソード領域をＺ軸方向に投影した領域である。トランジスタ部７０は、半導体基板１０の下面にコレクタ領域が形成され、且つ、半導体基板１０の上面にＮ＋型のエミッタ領域を含む単位構造が周期的に形成された領域である。活性領域のうち、カソード領域をＺ軸方向に投影した領域をＹ軸方向に伸ばした領域もダイオード部８０としてよい。ダイオード部８０以外の領域をトランジスタ部７０としてもよい。Ｘ軸方向におけるダイオード部８０とトランジスタ部７０との境界は、カソード領域とコレクタ領域との境界である。
主活性部１２０において、Ｙ軸方向における両端には、トランジスタ部７０が設けられてよい。主活性部１２０は、第３のゲートランナー４８によりＹ軸方向に分割されてよい。主活性部１２０のそれぞれの分割領域には、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されている。図１の例では、Ｘ軸方向に延伸する２つの第３のゲートランナー４８により、主活性部１２０が３つに分割されている。また、金属で形成された第１のゲートランナー５０および第２のゲートランナー５１に沿って、半導体で形成された第３のゲートランナー４８が設けられていてもよい。
エッジ終端構造部９０は、半導体基板１０の上面において、第１のゲートランナー５０と半導体基板１０の外周端１４０との間に設けられる。エッジ終端構造部９０は、半導体基板１０の上面において第１のゲートランナー５０を囲むように環状に配置されてよい。本例のエッジ終端構造部９０は、半導体基板１０の外周端１４０に沿って配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置１００は、温度センス部１１０、温度センス配線１１２−１および１１２−２を備える。温度センス部１１０は、主活性部１２０の上方に設けられる。温度センス部１１０は、半導体基板１０の上面視で、主活性部１２０の中央に設けられてよい。温度センス部１１０は、半導体基板１０の上面視で、トランジスタ部７０の上方に設けられてよい。温度センス部１１０は、主活性部１２０の温度を検知する。温度センス部１１０は、単結晶または多結晶のシリコンで形成されるｐｎ型温度センスダイオードであってよい。
温度センス配線１１２は、主活性部１２０の上方に設けられる。温度センス配線１１２は半導体配線であってよい。温度センス配線１１２は、温度センス部１１０と接続される。温度センス配線１１２は、半導体基板１０の上面において主活性部１２０と外周端１４０との間の領域まで延伸し、カソードパッド１１７およびアノードパッド１１８と接続される。なお、半導体装置１００は、温度センス部１１０および温度センス配線１１２を備えなくともよい。また、半導体装置１００は、電流センス素子１１９を備えなくともよい。
図２は、図１における領域Ａの近傍を拡大した図である。領域Ａは、トランジスタ部７０、ダイオード部８０、第１のゲートランナー５０およびエッジ終端構造部９０を含む。本例においては、第１のゲートランナー５０に沿って、第３のゲートランナー４８が設けられている。第３のゲートランナー４８は、第１のゲートランナー５０と半導体基板１０との間に配置されてよい。第１のゲートランナー５０、第３のゲートランナー４８および半導体基板１０のそれぞれの間は、層間絶縁膜で絶縁されている。本例の半導体装置１００は、半導体基板１０の内部に設けられ、且つ、半導体基板１０の上面に露出する、ガードリング９２、ゲートトレンチ部４０、ダミートレンチ部３０、Ｐ＋型のウェル領域１１、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４およびＰ＋型のコンタクト領域１５を備える。本明細書では、ゲートトレンチ部４０またはダミートレンチ部３０を単にトレンチ部と称する場合がある。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２および第１のゲートランナー５０を備える。エミッタ電極５２および第１のゲートランナー５０は互いに分離して設けられる。
第１のゲートランナー５０の外側（Ｙ軸方向正側）には、エッジ終端構造部９０が配置されている。エッジ終端構造部９０は、上述したように１つ以上のガードリング９２を有してよい。ガードリング９２は、半導体基板１０の内部に形成された、Ｐ型の領域である。ガードリング９２は、第１のゲートランナー５０の外側において、第１のゲートランナー５０を囲んで環状に設けられる。
エミッタ電極５２および第１のゲートランナー５０と、半導体基板１０の上面との間には層間絶縁膜が形成されるが、図２では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して形成される。
エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板１０の上面との間には、酸化膜等の絶縁膜が形成される。
第１のゲートランナー５０は、層間絶縁膜に設けられたコンタクトホール４９を通って、第３のゲートランナー４８と接続される。第３のゲートランナー４８は、ゲートトレンチ部４０内のゲート導電部と接続される。第３のゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例では、ゲートトレンチ部４０は第３のゲートランナー４８と重なる位置までＹ軸方向に延伸しており、ダミートレンチ部３０は第３のゲートランナー４８と重ならない範囲でＹ軸方向に延伸して配置されている。
第１のゲートランナー５０に沿って配置された第３のゲートランナー４８は、第１のゲートランナー５０と重なる位置から、Ｙ軸方向に延伸して、第１のゲートランナー５０と重ならない位置まで設けられている。第３のゲートランナー４８は、第１のゲートランナー５０と重ならない位置において、ゲートトレンチ部４０と接続されている。なお、半導体装置１００は、第１のゲートランナー５０に沿った第３のゲートランナー４８を有さなくともよい。この場合、ゲートトレンチ部４０は、第１のゲートランナー５０と直接接続されていてよい。
本明細書において、ゲートトレンチ部４０が第１のゲートランナー５０（または第２のゲートランナー５１）と直接に接続されるとは、ゲートトレンチ部４０が第１のゲートランナー５０（または第２のゲートランナー５１）と重なる位置まで配置されており、ゲートトレンチ部４０と第１のゲートランナー５０（または第２のゲートランナー５１）とがコンタクトホールで接続されている状態を指す。ゲートトレンチ部４０が第１のゲートランナー５０（または第２のゲートランナー５１）と間接に接続されているとは、第１のゲートランナー５０（または第２のゲートランナー５１）と重なる第３のゲートランナー４８が、第１のゲートランナー５０（または第２のゲートランナー５１）と重ならない位置までＹ軸方向に延伸して設けられており、ゲートトレンチ部４０が当該第３のゲートランナー４８を介して第１のゲートランナー５０（または第２のゲートランナー５１）と接続されている状態を指す。なお、ゲートトレンチ部４０と第１のゲートランナー５０とが間接に接続されている場合、ゲートトレンチ部４０と第３のゲートランナー４８は、第１のゲートランナー５０の近傍で接続されている。ゲートトレンチ部４０と第３のゲートランナー４８の接続点と、第１のゲートランナー５０とのＹ軸方向における距離は、第１のゲートランナー５０のＹ軸方向の幅の１０倍以下であってよく、５倍以下であってもよい。同様に、ゲートトレンチ部４０と第２のゲートランナー５１とが間接に接続されている場合、ゲートトレンチ部４０と第３のゲートランナー４８は、第２のゲートランナー５１の近傍で接続されている。ゲートトレンチ部４０と第３のゲートランナー４８の接続点と、第２のゲートランナー５１とのＹ軸方向における距離は、第２のゲートランナー５１のＹ軸方向の幅の１０倍以下であってよく、５倍以下であってもよい。本明細書では、直接接続と、間接接続とをまとめて、接続と称する場合がある。
本例では、エミッタ電極５２および第１のゲートランナー５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、半導体基板１０の上面において所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のトランジスタ部７０においては、配列方向に沿って１つ以上のゲートトレンチ部４０と、１つ以上のダミートレンチ部３０とが交互に形成されている。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って直線状に延伸する２つの直線部３９と、２つの直線部３９を接続する先端部４１とを有してよい。先端部４１の少なくとも一部は、半導体基板１０の上面において曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの直線部３９において、延伸方向に沿った直線形状の端である端部どうしを先端部４１が接続することで、直線部３９の端部における電界集中を緩和できる。
少なくとも一つのダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの直線部３９の間に設けられる。これらのダミートレンチ部３０は、ゲートトレンチ部４０と同様に直線部２９および先端部３１を有してよい。他の例では、ダミートレンチ部３０は直線部２９を有し、先端部３１を有さなくてもよい。図３に示した例では、トランジスタ部７０において、ゲートトレンチ部４０の２つの直線部３９の間に、ダミートレンチ部３０の２つの直線部２９が配置されている。
ダイオード部８０においては、複数のダミートレンチ部３０が、半導体基板１０の上面においてＸ軸方向に沿って配置されている。ダイオード部８０におけるダミートレンチ部３０のＸＹ面における形状は、トランジスタ部７０に設けられたダミートレンチ部３０と同様であってよい。
ダミートレンチ部３０の先端部３１および直線部２９は、ゲートトレンチ部４０の先端部４１および直線部３９と同様の形状を有する。ダイオード部８０に設けられたダミートレンチ部３０と、トランジスタ部７０に設けられた直線形状のダミートレンチ部３０は、Ｙ軸方向における長さが同一であってよい。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。ウェル領域１１と、コンタクトホール５４の延伸方向の端のうち第１のゲートランナー５０が設けられる側の端とは、ＸＹ面内において離れて設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、第１のゲートランナー５０側の一部の領域はウェル領域１１に形成される。ゲートトレンチ部４０の先端部４１のＺ軸方向における底部、ダミートレンチ部３０の先端部３１のＺ軸方向における底部は、ウェル領域１１に覆われていてよい。
トランジスタ部７０およびダイオード部８０のそれぞれには、各トレンチ部に挟まれたメサ部６０が１つ以上設けられる。メサ部６０とは、トレンチ部に挟まれた半導体基板１０の領域において、トレンチ部の最も深い底部よりも上面側の領域である。
各トレンチ部に挟まれたメサ部６０には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型（Ｐ−型）である。
メサ部６０のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。半導体基板１０の上面においてウェル領域１１は、コンタクト領域１５のうちＹ軸方向において最も端に配置されたコンタクト領域１５から、第１のゲートランナー５０の方向に離れて形成されてよい。半導体基板１０の上面において、ウェル領域１１とコンタクト領域１５との間には、ベース領域１４が露出している。
トランジスタ部７０においては、半導体基板１０の内部に形成されたドリフト領域よりもドーピング濃度が高い第１導電型のエミッタ領域１２が、メサ部６０−１の上面に選択的に形成される。本例のエミッタ領域１２はＮ＋型である。エミッタ領域１２の半導体基板１０の深さ方向（−Ｚ軸方向）に隣接するベース領域１４のうち、ゲートトレンチ部４０に接する部分が、チャネル部として機能する。ゲートトレンチ部４０にオン電圧が印加されると、Ｚ軸方向においてエミッタ領域１２とドリフト領域との間に設けられたベース領域１４において、ゲートトレンチ部４０に隣接する部分に電子の反転層であるチャネルが形成される。ベース領域１４にチャネルが形成されることで、エミッタ領域１２とドリフト領域との間にキャリアが流れる。
本例では、各メサ部６０のＹ軸方向における両端部には、ベース領域１４−ｅが配置されている。本例では、それぞれのメサ部６０の上面において、ベース領域１４−ｅに対してメサ部６０の中央側で隣接する領域は、コンタクト領域１５である。また、ベース領域１４−ｅに対して、コンタクト領域１５とは逆側で接する領域はウェル領域１１である。
本例のトランジスタ部７０のメサ部６０−１においてＹ軸方向両端のベース領域１４−ｅに挟まれる領域には、コンタクト領域１５およびエミッタ領域１２がＹ軸方向に沿って交互に配置されている。コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成されている。
トランジスタ部７０のメサ部６０のうち、ダイオード部８０との境界に設けられた１つ以上のメサ部６０−２には、メサ部６０−１のコンタクト領域１５よりも面積の大きいコンタクト領域１５が設けられている。メサ部６０−２にはエミッタ領域１２が設けられていなくてよい。本例のメサ部６０−２においては、ベース領域１４−ｅに挟まれた領域全体に、コンタクト領域１５が設けられている。
本例のトランジスタ部７０の各メサ部６０−１においてコンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。メサ部６０−２におけるコンタクトホール５４は、コンタクト領域１５の上方に形成される。各メサ部６０においてコンタクトホール５４は、ベース領域１４−ｅおよびウェル領域１１に対応する領域には形成されていない。トランジスタ部７０の各メサ部６０におけるコンタクトホール５４は、Ｙ軸方向において同一の長さを有してよい。
ダイオード部８０において、半導体基板１０の下面と接する領域には、Ｎ＋型のカソード領域８２が形成される。図２においては、カソード領域８２が形成される領域を破線で示している。半導体基板１０の下面と接する領域においてカソード領域８２が形成されていない領域には、Ｐ＋型のコレクタ領域が形成されてよい。
トランジスタ部７０は、Ｚ軸方向においてコレクタ領域と重なる領域のうち、コンタクト領域１５およびエミッタ領域１２が形成されたメサ部６０と、当該メサ部６０に隣接するトレンチ部とが設けられた領域であってよい。ただし、ダイオード部８０との境界におけるメサ部６０−２には、エミッタ領域１２に代えてコンタクト領域１５が設けられていてよい。
ダイオード部８０のメサ部６０−３の上面には、ベース領域１４が配置されている。ただし、ベース領域１４−ｅに隣接する領域には、コンタクト領域１５が設けられてもよい。コンタクト領域１５の上方で、コンタクトホール５４が終端している。
図３は、図２におけるＢ−Ｂ断面の一例を示す図である。Ｂ−Ｂ断面は、ダイオード部８０およびトランジスタ部７０を含み、エミッタ領域１２を通過するＸＺ面である。
本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面のすくなくとも一部を覆って形成される。層間絶縁膜３８には、コンタクトホール５４等の貫通孔が形成されている。コンタクトホール５４により、半導体基板１０の上面が露出する。層間絶縁膜３８は、ＰＳＧ、ＢＰＳＧ等のシリケートガラスであってよく、酸化膜または窒化膜等であってもよい。
エミッタ電極５２は、トランジスタ部７０およびダイオード部８０において、半導体基板１０および層間絶縁膜３８の上面に形成される。エミッタ電極５２は、コンタクトホール５４の内部にも形成されており、コンタクトホール５４により露出する半導体基板１０の上面２１と接触している。
コレクタ電極２４は、半導体基板１０の下面２３に形成される。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向（Ｚ軸方向）と称する。コレクタ電極２４からエミッタ電極５２に向かう方向をＺ軸方向の正方向とする。
ダイオード部８０およびトランジスタ部７０における半導体基板１０の上面側には、Ｐ−型のベース領域１４が形成される。半導体基板１０の内部においてベース領域１４の下方には、Ｎ−型のドリフト領域１８が配置されている。それぞれのトレンチ部は、半導体基板１０の上面から、ベース領域１４を貫通して、ドリフト領域１８に達して設けられる。
当該断面において、トランジスタ部７０の各メサ部６０−１には、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面側から順番に配置されている。蓄積領域１６は、ドリフト領域１８よりもドナーが高濃度に蓄積している。蓄積領域１６の下方にはドリフト領域１８が設けられる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。つまり、蓄積領域１６はトレンチ部にＸ軸方向で挟まれてよい。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果、Ｉｎｊｅｃｔｉｏｎ‐Ｅｎｈａｎｃｅｍｅｎｔ ｅｆｆｅｃｔ）を高めて、トランジスタ部７０におけるオン電圧を低減することができる。
なお、トランジスタ部７０のコンタクト領域１５を通過するＸＺ断面においては、トランジスタ部７０の各メサ部６０−１には、エミッタ領域１２に代えて、コンタクト領域１５が設けられている。また、メサ部６０−２には、エミッタ領域１２に代えて、コンタクト領域１５が設けられている。コンタクト領域１５は、ラッチアップを抑制するラッチアップ抑制層として機能してよい。
当該断面においてダイオード部８０の各メサ部６０−３には、Ｐ−型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面側から順番に配置される。蓄積領域１６の下方にはドリフト領域１８が設けられる。ダイオード部８０には、蓄積領域１６が設けられていなくともよい。
トランジスタ部７０において、半導体基板１０の下面２３に隣接する領域には、Ｐ＋型のコレクタ領域２２が設けられている。ダイオード部８０において半導体基板１０の下面２３に隣接する領域には、Ｎ＋型のカソード領域８２が設けられている。
本例の半導体基板１０には、ドリフト領域１８とコレクタ領域２２との間、および、ドリフト領域１８とカソード領域８２との間に、Ｎ＋型のバッファ領域２０が設けられている。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が形成される。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達する。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、半導体基板１０の上面側に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。当該断面におけるダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
図４は、図１における領域Ｂの近傍を拡大した図である。領域Ｂは、パッド（本例ではカソードパッド１１７）、パッドの第１の辺１３２に沿って配置された第２のゲートランナー５１、第１のゲートランナー５０およびパッド間領域１３０を含む領域である。領域Ｂは、Ｙ軸方向において主活性部１２０におけるトランジスタ部７０と対向しており、ダイオード部８０とは対向していない。また、カソードパッド１１７の第１の辺１３２は、Ｙ軸方向に平行な辺である。
第２のゲートランナー５１は、カソードパッド１１７の第１の辺１３２と、パッド間領域１３０との間に配置されている。第２のゲートランナー５１と、カソードパッド１１７との間における半導体基板１０の上面には、ウェル領域１１が露出していてよい。
上述したように、パッド間領域１３０に設けられたゲートトレンチ部４０は、第１のゲートランナー５０と直接または間接に接続される。本例のゲートトレンチ部４０の先端部４１は、第３のゲートランナー４８の下方に配置されており、第３のゲートランナー４８と接続されている。
パッド間領域１３０に設けられたゲートトレンチ部４０は、主活性部１２０に設けられたゲートトレンチ部４０がＹ軸方向に延伸したトレンチ部であってよい。つまり、主活性部１２０におけるゲートトレンチ部４０と、パッド間領域１３０におけるゲートトレンチ部４０は連続していてよい。
また、パッド間領域１３０には、ダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０も、主活性部１２０に設けられたダミートレンチ部３０が、パッド間領域１３０まで延伸して設けられていてよい。第１のゲートランナー５０の下方にはウェル領域１１が設けられており、当該ウェル領域１１はＹ軸方向に延伸して、パッド間領域１３０の一部にも設けられている。ダミートレンチ部３０の先端部３１は、当該ウェル領域１１と重なる位置に設けられている。エミッタ電極５２も、主活性部１２０から、当該ウェル領域１１と重なる位置まで設けられている。ダミートレンチ部３０の先端部３１は、コンタクトホール５６を介してエミッタ電極５２と接続している。なお、第２のゲートランナー５１の下方にもウェル領域１１が設けられており、当該ウェル領域１１はＸ軸方向に延伸して、パッド間領域１３０の一部にも設けられている。
パッド間領域１３０におけるそれぞれのメサ部６０の構造は、図２および図３において説明した、主活性部１２０におけるメサ部６０の構造と同一であってよい。パッド間領域１３０のメサ部６０−１の上面には、コンタクト領域１５およびエミッタ領域１２がＹ軸方向に交互に設けられている。
また、パッド間領域１３０において、Ｘ軸方向においてカソードパッド１１７と最も近くに配置されたゲートトレンチ部４０と、カソードパッド１１７との間には、ダミートレンチ部３０が設けられていてよい。ダミートレンチ部３０には、エミッタ領域１２が設けられていないメサ部６０−２が隣接して配置されている。メサ部６０−２は、Ｘ軸方向において複数個配置されていてよい。これにより、パッド間領域１３０において、パッドと、エミッタ領域１２との間隔を大きくすることができる。
また、パッド間領域１３０において、Ｘ軸方向においてカソードパッド１１７と最も近いゲートトレンチ部４０と、カソードパッド１１７との間に、コンタクトホール５４が設けられていてよい。また、パッド間領域１３０において、Ｘ軸方向においてカソードパッド１１７と最も近いダミートレンチ部３０と、カソードパッド１１７との間に、コンタクトホール５４が設けられていてもよい。パッド間領域１３０において、Ｘ軸方向においてカソードパッド１１７と最も近いトレンチ部と、カソードパッド１１７との間に、コンタクトホール５４が設けられていてよい。
また、主活性部１２０からパッド間領域１３０までＹ軸方向に連続して設けられたメサ部６０は、Ｙ軸方向における先端部分を除き、主活性部１２０およびパッド間領域１３０で同一の構造を有してよい。例えば、メサ部６０−１の上面には、主活性部１２０およびパッド間領域１３０の両方において、コンタクト領域１５およびエミッタ領域１２がＹ軸方向に交互に設けられていてよい。
また、メサ部６０の構造は、パッド間領域１３０と主活性部１２０とで異なっていてもよい。例えば一部のメサ部６０−２は、パッド間領域１３０においてはエミッタ領域１２が設けられておらず、主活性部１２０においてはコンタクト領域１５およびエミッタ領域１２が交互に配置されていてもよい。
図５は、図１における領域Ｃの近傍を拡大した図である。領域Ｃは、パッド（本例ではカソードパッド１１７）、パッドの第２の辺１３４に沿って配置された第２のゲートランナー５１、主活性部１２０のトランジスタ部７０およびダイオード部８０を含む領域である。また、カソードパッド１１７の第２の辺１３４は、Ｘ軸方向に平行な辺であり、且つ、主活性部１２０と対向している辺である。
第２のゲートランナー５１は、カソードパッド１１７の第２の辺１３４と、トランジスタ部７０およびダイオード部８０との間に配置されている。第２のゲートランナー５１と、カソードパッド１１７との間における半導体基板１０の上面には、ウェル領域１１が露出していてよい。
上述したように、Ｙ軸方向において第２のゲートランナー５１と対向して配置されたゲートトレンチ部４０は、第２のゲートランナー５１と直接または間接に接続されている。本例のゲートトレンチ部４０の先端部４１は、第３のゲートランナー４８の下方に配置されており、第３のゲートランナー４８と接続されている。
また、第２のゲートランナー５１の下方にはウェル領域１１が設けられており、当該ウェル領域１１はＹ軸方向に延伸して、第２のゲートランナー５１よりも主活性部１２０側まで設けられている。ダミートレンチ部３０の先端部３１は、当該ウェル領域１１と重なる位置に設けられている。ダミートレンチ部３０の先端部３１は、コンタクトホール５６を介してエミッタ電極５２と接続している。
図４および図５に示した構造により、それぞれのゲートトレンチ部４０を、金属の第１のゲートランナー５０および第２のゲートランナー５１に直接にまたは間接に接続しやすくなる。これにより、それぞれのゲートトレンチ部４０に印加するゲート電圧の遅延および減衰のばらつきを低減できる。
また、上面視におけるパッドと第２のゲートランナー５１との距離Ｄ１は２００μｍ以下であってよい。距離Ｄ１は、１５０μｍ以下であってよく、１２０μｍ以下であってよく、１００μｍ以下であってもよい。また、距離Ｄ１は、半導体基板１０のＺ軸方向における厚みの１．５倍以下であってよく、１倍以下であってもよい。Ｙ軸方向における距離Ｄ１が上記の条件を満たしてよく、Ｘ軸方向における距離Ｄ１が上記の条件を満たしてもよい。パッドと第２のゲートランナー５１との距離を小さくすることで、活性領域の面積を大きくできる。
図６は、上面視におけるエミッタ電極５２の配置例を示す図である。エミッタ電極５２は、主活性部１２０と、少なくとも一部のパッド間領域１３０の上方に設けられてよい。本例のエミッタ電極５２は、電流センス素子１１９が設けられたパッド間領域１３０の上方には設けられていない。また、エミッタ電極５２は、エミッタパッド１１５と重なる位置にも設けられていてよい。
図７は、カソード領域８２の配置例を示す図である。本例におけるパッド間領域１３０には、カソード領域８２が設けられていない。つまり、主活性部１２０に設けられたカソード領域８２は、パッド間領域１３０まで延伸して設けられていない。ただし、カソード領域８２以外のダイオード部８０の構造は、パッド間領域１３０に設けられてよい。このような構造により、Ｎ＋型のカソード領域８２と、比較的に深く形成されたＰ＋型のウェル領域１１との距離を確保でき、パッド間領域１３０に素子領域を設けたことによる耐圧低下を抑制できる。
なお、Ｙ軸方向においてパッド間領域１３０と対向して配置されたカソード領域８２−１は、Ｙ軸方向においてパッドまたは第２のゲートランナー５１と対向して配置されたカソード領域８２−１よりも、Ｙ軸方向に長く設けられていてよい。ただし、カソード領域８２−１は、パッド間領域１３０までは延伸していない。これにより、カソード領域８２の面積を増大させつつ、カソード領域８２とウェル領域１１との距離を確保しやすくなる。
なお、第１の端辺１４２に沿って配置された複数のパッドのそれぞれは、少なくとも一部分が、ダイオード部８０（カソード領域８２）とＹ軸方向において対向する位置に設けられていてよい。これにより、主活性部１２０に設けられたトランジスタ部７０の構造を、パッド間領域１３０まで延伸して設けやすくなる。このため、トランジスタ部７０の面積を容易に増大させることができる。
また、Ｘ軸方向において最も端に配置されたパッドと、第１のゲートランナー５０とのＸ軸方向における距離Ｄ２は、５００μｍ以下であってよい。当該パッドを、第１のゲートランナー５０の近くに配置することで、Ｘ軸方向においてパッド間領域１３０を大きくできる。距離Ｄ２は３００μｍ以下であってよく、２００μｍ以下であってよく、１００μｍ以下であってもよい。距離Ｄ２は、半導体基板１０の厚みの１．５倍以下であってよく、１倍以下であってもよい。
図８は、図７における領域Ｄの近傍を拡大した図である。領域Ｄは、パッド間領域１３０において、主活性部１２０のダイオード部８０およびトランジスタ部７０とＹ軸方向で対向する領域である。
図７において説明したように、パッド間領域１３０には、カソード領域８２が設けられていない。ただし、Ｙ軸方向においてパッド間領域１３０と対向して配置されたダイオード部８０のダミートレンチ部３０は、パッド間領域１３０まで延伸して設けられている。また、当該ダイオード部８０のメサ部６０−３も、パッド間領域１３０まで延伸して設けられている。
このような構造により、パッド間領域１３０と、主活性部１２０との間で構造の連続性を維持しつつ、カソード領域８２とウェル領域１１との距離を確保できる。構造の連続性を維持することで、電界が局所的に集中することを抑制できる。
図９は、カソード領域８２の他の配置例を示す図である。本例におけるパッド間領域１３０には、カソード領域８２が設けられている。例えば、主活性部１２０に設けられたカソード領域８２が、パッド間領域１３０まで延伸して設けられている。このような構造により、カソード領域８２の面積を増大させて、ダイオード部８０として動作する素子領域を大きくできる。
なお、カソード領域８２とウェル領域１１とのＸ軸方向における距離が近くなりすぎる場合、主活性部１２０のカソード領域８２をパッド間領域１３０まで延伸させないことが好ましい。一例として、カソード領域８２とウェル領域１１とのＸ軸方向における距離が２００μｍ以上となることを条件として、カソード領域８２をパッド間領域１３０まで延伸させてよい。当該距離は、１００μｍ以上であってよく、半導体基板１０の厚み以上であってもよい。
図１０は、図９における領域Ｅの近傍を拡大した図である。領域Ｅは、パッド間領域１３０において、主活性部１２０のダイオード部８０およびトランジスタ部７０とＹ軸方向で対向する領域である。
図９において説明したように、パッド間領域１３０には、カソード領域８２が設けられている。また、ダミートレンチ部３０およびメサ部６０−３も、パッド間領域１３０まで延伸して設けられている。このような構造により、ダイオード部８０の面積を大きくできる。
図１１は、図１における領域Ｂの他の例を示す。本例では、パッド間領域１３０に設けられたゲートトレンチ部４０のうち、Ｘ軸方向においてパッドに最も近いゲートトレンチ部４０−１には、エミッタ領域１２が接して設けられていない。これにより、パッドと、エミッタ領域１２との距離をより大きくできる。ゲートトレンチ部４０−１に隣接するメサ部６０には、エミッタ領域１２に代えてコンタクト領域１５が設けられてよい。
図１２は、主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の配置例を示す図である。上述したように、パッド間領域１３０におけるゲートトレンチ部４０は、主活性部１２０におけるゲートトレンチ部４０と連続して設けられてよい。同様に、ダミートレンチ部３０も、パッド間領域１３０および主活性部１２０で連続して設けられてよい。
図１３は、主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の他の配置例を示す図である。本例では、パッド間領域１３０におけるゲートトレンチ部４０は、主活性部１２０のゲートトレンチ部４０とは分離している。パッド間領域１３０におけるゲートトレンチ部４０は、Ｘ軸方向に延伸して設けられてよい。パッド間領域１３０のゲートトレンチ部４０は、Ｙ軸方向に設けられた第２のゲートランナー５１と直接または間接に接続してよい。本例のゲートトレンチ部４０は、Ｘ軸方向におけるパッド間領域１３０の両端に設けられた第２のゲートランナー５１と直接または間接に接続している。パッド間領域１３０におけるダミートレンチ部３０も、ゲートトレンチ部４０と平行な方向に延伸して設けられてよい。
なお、パッド間領域１３０とＹ軸方向において対向する主活性部１２０のゲートトレンチ部４０は、パッド間領域１３０と主活性部１２０との間に配置された第３のゲートランナー４８と接続されてよい。第３のゲートランナー４８は、Ｘ軸方向におけるパッド間領域１３０の両端に設けられた第２のゲートランナー５１と接続している。このような構造によっても、それぞれのゲートトレンチ部４０をゲートランナー部に接続できる。
図１４は、主活性部１２０およびパッド間領域１３０におけるゲートトレンチ部４０の他の配置例を示す図である。本例では、パッド間領域１３０におけるゲートトレンチ部４０は、主活性部１２０のゲートトレンチ部４０とは分離している。本例では、パッド間領域１３０におけるゲートトレンチ部４０は、Ｙ軸方向に延伸して設けられている。
パッド間領域１３０のゲートトレンチ部４０は、第１のゲートランナー５０と直接または間接に接続してよい。パッド間領域１３０とＹ軸方向において対向する主活性部１２０のゲートトレンチ部４０は、パッド間領域１３０と主活性部１２０との間に配置された第３のゲートランナー４８と接続されてよい。このような構造によっても、それぞれのゲートトレンチ部４０をゲートランナー部に接続できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・直線部、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・第３のゲートランナー、４９・・・コンタクトホール、５０・・・第１のゲートランナー、５１・・・第２のゲートランナー、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・エッジ終端構造部、９２・・・ガードリング、１００・・・半導体装置、１１０・・・温度センス部、１１２・・・温度センス配線、１１４・・・センスパッド、１１５・・・エミッタパッド、１１６・・・ゲートパッド、１１７・・・カソードパッド、１１８・・・アノードパッド、１１９・・・電流センス素子、１２０・・・主活性部、１３０・・・パッド間領域、１３２・・・第１の辺、１３４・・・第２の辺、１４０・・・外周端、１４２・・・第１の端辺
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ素子と、還流ダイオード（ＦＷＤ）等のダイオード素子とが、同一の半導体基板に設けられた半導体装置が知られている（例えば、特許文献１参照）。半導体基板には、トランジスタ素子、またはダイオード素子等に接続される複数のパッドが設けられる。
関連する先行技術文献として下記の文献がある。
特許文献１ 特開２０１７−１４７４３５号公報
特許文献２ 特開２０１７−６９４１２号公報
特許文献３ 特開２００７−１７３４１１号公報
トランジスタ部は、半導体基板の上面に露出し、且つ、ゲートトレンチ部に接する第１導電型のエミッタ領域を有してよい。半導体装置は、半導体基板の上面の上方に設けられ、エミッタ領域と接続されるエミッタ電極を備えてよい。ダイオード部は、半導体基板の下面に露出する第１導電型のカソード領域を有してよい。ダイオード部は、延伸方向に延伸して設けられ、エミッタ電極に接続されているダミートレンチ部を有してよい。少なくとも一つのパッド間領域には、カソード領域およびダミートレンチ部が設けられていてよい。
ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する、深さ方向に沿った領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
なお、Ｙ軸方向においてパッド間領域１３０と対向して配置されたカソード領域８２−１は、Ｙ軸方向においてパッドまたは第２のゲートランナー５１と対向して配置されたカソード領域８２−２よりも、Ｙ軸方向に長く設けられていてよい。ただし、カソード領域８２−１は、パッド間領域１３０までは延伸していない。これにより、カソード領域８２の面積を増大させつつ、カソード領域８２とウェル領域１１との距離を確保しやすくなる。

Claims (10)

  1. 半導体基板を備える半導体装置であって、
    前記半導体基板に設けられたトランジスタ部およびダイオード部と、
    前記半導体基板の上面の上方に設けられ、前記トランジスタ部または前記ダイオード部が設けられた領域と、前記半導体基板の上面における第１の端辺との間において配列方向に配列された複数のパッドと、
    前記トランジスタ部にゲート電圧を伝達するゲートランナー部と
    を備え、
    前記トランジスタ部は、上面視において前記配列方向とは異なる延伸方向に延伸して設けられたゲートトレンチ部を有し、
    前記ゲートランナー部は、
    上面視において、前記半導体基板の前記第１の端辺と、少なくとも一つのパッドとの間を通って設けられた第１のゲートランナーと、
    上面視において、少なくとも一つのパッドと、前記トランジスタ部との間を通って設けられた第２のゲートランナーと
    を有し、
    前記トランジスタ部は、上面視において２つのパッドで挟まれたパッド間領域のうちの少なくとも一つにも設けられており、
    前記パッド間領域に設けられた前記ゲートトレンチ部は、前記第１のゲートランナーと接続され、
    前記延伸方向において前記第２のゲートランナーと対向して配置された前記ゲートトレンチ部は、前記第２のゲートランナーと接続されている
    半導体装置。
  2. 前記第２のゲートランナーは、少なくとも一つのパッドの少なくとも２つの辺に沿って設けられている
    請求項１に記載の半導体装置。
  3. 上面視において、前記パッドと、前記第２のゲートランナーとの距離が２００μｍ以下である
    請求項１または２に記載の半導体装置。
  4. 前記ダイオード部は、前記半導体基板の下面に露出する第１導電型のカソード領域を有し、
    前記パッド間領域には、前記カソード領域が設けられていない
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記トランジスタ部は、前記半導体基板の上面に露出し、且つ、前記ゲートトレンチ部に接する第１導電型のエミッタ領域を有し、
    前記半導体装置は、前記半導体基板の上面の上方に設けられ、前記エミッタ領域と接続されるエミッタ電極を備え、
    前記ダイオード部は、前記延伸方向に延伸して設けられ、前記エミッタ電極に接続されているダミートレンチ部を有し、
    前記延伸方向において前記パッド間領域と対向して配置されたダミートレンチ部は、前記パッド間領域まで延伸して設けられている
    請求項４に記載の半導体装置。
  6. 前記トランジスタ部は、前記半導体基板の上面に露出し、且つ、前記ゲートトレンチ部に接する第１導電型のエミッタ領域を有し、
    前記半導体装置は、前記半導体基板の上面の上方に設けられ、前記エミッタ領域と接続されるエミッタ電極を備え、
    前記ダイオード部は、
    前記半導体基板の下面に露出する第１導電型のカソード領域と、
    前記延伸方向に延伸して設けられ、前記エミッタ電極に接続されているダミートレンチ部と
    を有し、
    少なくとも一つの前記パッド間領域には、前記カソード領域および前記ダミートレンチ部が設けられている
    請求項１から３のいずれか一項に記載の半導体装置。
  7. 前記トランジスタ部は、前記半導体基板の上面に露出し、且つ、前記ゲートトレンチ部に接する第１導電型のエミッタ領域を有し、
    前記パッド間領域に設けられた前記ゲートトレンチ部のうち、少なくとも前記パッドに最も近い前記ゲートトレンチ部には、前記パッド間領域において前記エミッタ領域が接して設けられていない
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記トランジスタ部は、前記半導体基板の上面に露出し、且つ、前記ゲートトレンチ部に接する第１導電型のエミッタ領域を有し、
    前記半導体装置は、
    前記半導体基板の上面の上方に設けられ、前記エミッタ領域と接続されるエミッタ電極と、
    前記半導体基板と前記エミッタ電極との間に設けられた層間絶縁膜と
    を有し、
    前記パッド間領域に設けられた前記ゲートトレンチ部のうち前記パッドに最も近い前記ゲートトレンチ部と、前記パッドとの間において、前記層間絶縁膜には、前記エミッタ電極と前記半導体基板とを接続するコンタクトホールが設けられている
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記パッド間領域に設けられた前記ゲートトレンチ部のうち前記パッドに最も近い前記ゲートトレンチ部と、前記パッドとの間には、前記エミッタ電極と接続されたダミートレンチ部が設けられている
    請求項８に記載の半導体装置。
  10. 前記複数のパッドのそれぞれは、少なくとも一部分が、前記ダイオード部と前記延伸方向において対向する位置に設けられている
    請求項１から９のいずれか一項に記載の半導体装置。
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