JP2017069412A - 半導体装置 - Google Patents

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圭太 高田
Keita Takada
圭太 高田
信也 小池
Shinya Koike
信也 小池
明宏 中原
Akihiro Nakahara
明宏 中原
田中　誠
Makoto Tanaka
田中　　誠
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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体チップＣＰ１内に、パワーＭＯＳＦＥＴと、パワーＭＯＳＦＥＴの電流を検出するためのセンスＭＯＳＦＥＴとが形成され、パワーＭＯＳＦＥＴ用のソース電極ＥＳ１によりソースパッドＰＤＳ１ａとケルビンパッドＰＤＫが形成されている。ソースパッドＰＤＳ１ａは、パワーＭＯＳＦＥＴに流れる電流を出力するためのパッドであり、ケルビンパッドＰＤＫは、パワーＭＯＳＦＥＴのソース電位を検出するためのパッドである。ソース電極ＥＳ１は、スリットＳＬ１を有し、平面視において、スリットＳＬ１の少なくとも一部は、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間に配置されている。【選択図】図３

Description

本発明は、半導体装置に関し、例えば、パワートランジスタと電流検出用トランジスタとを有する半導体装置に好適に利用できるものである。
特開平８−３３４５３４号公報（特許文献１）、特表２００６−５００７８０号公報（特許文献２）、米国特許第５０３４７９６号（特許文献３）および非特許文献１には、電流検出回路を備えるパワー半導体装置に関する技術が記載されている。
特開平８−３３４５３４号公報 特表２００６−５００７８０号公報 米国特許第５０３４７９６号明細書
パワートランジスタと電流検出用トランジスタとを有する半導体装置において、性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、パワーＭＯＳＦＥＴと、前記パワーＭＯＳＦＥＴの電流を検出するためのセンスＭＯＳＦＥＴとを有する半導体装置は、前記パワーＭＯＳＦＥＴ用のソース電極により形成された第１ソースパッドおよび第２ソースパッドを有している。前記第１ソースパッドは、前記パワーＭＯＳＦＥＴに流れる電流を出力するためのパッドであり、前記第２ソースパッドは、前記パワーＭＯＳＦＥＴのソース電位を検出するためのパッドである。前記ソース電極は、スリットを有し、平面視において、前記スリットの少なくとも一部は、前記第１ソースパッドと、前記第２ソースパッドとの間に配置されている。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体チップを用いた電子装置の一例を示す回路図である。 一実施の形態の半導体チップのチップレイアウトを示す平面図である。 一実施の形態の半導体チップのチップレイアウトを示す平面図である。 一実施の形態の半導体チップのチップレイアウトを示す平面図である。 一実施の形態の半導体チップの部分拡大平面図である。 一実施の形態の半導体チップの要部断面図である。 一実施の形態の半導体チップの要部断面図である。 一実施の形態の半導体装置の上面図である。 一実施の形態の半導体装置の下面図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 検討例の半導体チップの平面図である。 検討例の半導体チップの電流センス特性を示すグラフである。 検討例の半導体チップの要部断面図である。 一実施の形態の半導体チップのチップレイアウトを示す平面図である。 一実施の形態の半導体チップの電流センス特性を示すグラフである。 パワーＭＯＳＦＥＴをターンオンしたときのタイミングチャートを示すグラフである。 一実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 半導体チップの接続構造を示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 半導体チップの接続構造を示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 他の実施の形態の半導体チップのチップレイアウトを示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として酸化膜を用いる場合だけでなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いる場合も含むものとする。
（実施の形態１）
＜回路構成について＞
図１は、本発明の一実施の形態の半導体チップ（半導体装置）ＣＰ１を用いた電子装置の一例を示す回路図である。
図１に示される電子装置に用いられている半導体チップＣＰ１は、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１と、パワーＭＯＳＦＥＴ１に流れる電流を検知するためのセンスＭＯＳＦＥＴ２と、を有している。すなわち、図１において、符号１を付した点線で囲まれた部分が、半導体チップＣＰ１で構成されている。
半導体チップＣＰ１は、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２を内蔵するとともに、ドレイン端子ＤＴと、ゲート端子ＧＴと、ソース端子ＳＴ１と、ソース端子ＳＴ２と、ケルビン端子ＫＴと、を有している。なお、ドレイン端子ＤＴは、後述の裏面電極ＢＥに対応し、ゲート端子ＧＴは、後述のゲートパッドＰＤＧに対応し、ソース端子ＳＴ１は、後述のソースパッドＰＤＳ１ａ，ＰＤＳ１ｂに対応し、ソース端子ＳＴ２は、後述のソースパッドＰＤＳ２に対応し、ケルビン端子ＫＴは、後述のケルビンパッドＰＤＫに対応している。
半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ１のドレイン、ソースおよびゲートは、それぞれ、ドレイン端子ＤＴ、ソース端子ＳＴ１およびゲート端子ＧＴに接続されている。また、半導体チップＣＰ１内に形成されたセンスＭＯＳＦＥＴ２のドレイン、ソースおよびゲートは、それぞれ、ドレイン端子ＤＴ、ソース端子ＳＴ２およびゲート端子ＧＴに接続されている。また、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ１のソースは、ケルビン端子ＫＴにも接続されている。
半導体チップＣＰ１のドレイン端子ＤＴ（裏面電極ＢＥ）は、電源（バッテリ）ＢＡＴの高電位側に接続され、電源ＢＡＴから半導体チップＣＰ１のドレイン端子ＤＴに電源電位（電源電圧）ＶＩＮが供給されるようになっている。半導体チップＣＰ１のソース端子ＳＴ１は、負荷ＬＯＤの一端に接続され、負荷ＬＯＤの他端は、グランド電位（接地電位、固定電位）ＧＮＤに接続されている。すなわち、半導体チップＣＰ１のソース端子ＳＴ１とグランド電位ＧＮＤとの間に、負荷ＬＯＤが介在している。このため、パワーＭＯＳＦＥＴ１のソースは、ソース端子ＳＴ１を経由して、負荷ＬＯＤに接続されている。従って、電源電位ＶＩＮ（電源ＢＡＴの高電位側）とグランド電位ＧＮＤとの間に、パワーＭＯＳＦＥＴ１と負荷ＬＯＤとが直列に接続された状態になっている。負荷ＬＯＤとしては、例えば、ランプ、ソレノイド、あるいはモータなどを例示できる。
半導体チップＣＰ１のゲート端子ＧＴは、ドライバ回路（駆動回路）ＤＲに電気的に接続されている。ドライバ回路ＤＲは、パワーＭＯＳＦＥＴ１のゲートの電位を制御し、パワーＭＯＳＦＥＴ１の動作を制御する回路である。ドライバ回路ＤＲは、制御回路部ＣＬＣに接続されており、制御回路部ＣＬＣによって制御される。制御回路部ＣＬＣに制御されたドライバ回路ＤＲは、半導体チップＣＰ１のゲート端子ＧＴにゲート信号（ゲート電圧）を供給し、それによって、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２の各ゲートにゲート信号（ゲート電圧）が供給される。ドライバ回路ＤＲからパワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２の各ゲートに供給されるゲート信号によって、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２のオン／オフが制御される。なお、ゲート端子ＧＴには、パワーＭＯＳＦＥＴ１のゲートとセンスＭＯＳＦＥＴ２のゲートとが接続されているため、パワーＭＯＳＦＥＴ１のゲートとセンスＭＯＳＦＥＴ２のゲートとには、ドライバ回路ＤＲから共通のゲート信号が供給される。また、半導体チップＣＰ１のゲート端子ＧＴとドライバ回路ＤＲとの間に、抵抗素子（図示せず）を介在させ、その抵抗素子を介して、ドライバ回路ＤＲから半導体チップＣＰ１のゲート端子ＧＴにゲート信号を供給する場合もあり得る。
パワーＭＯＳＦＥＴ１は、スイッチング用のトランジスタ（スイッチング素子）である。パワーＭＯＳＦＥＴ１のゲートにオン電圧（しきい値電圧以上のゲート電圧）が印加されて、パワーＭＯＳＦＥＴ１がオン状態（導通状態）になると、電源電位ＶＩＮとグランド電位ＧＮＤとの間に直列に接続されたパワーＭＯＳＦＥＴ１および負荷ＬＯＤに、電流が流れる。一方、パワーＭＯＳＦＥＴ１のゲートにオフ電圧（しきい値電圧未満のゲート電圧）が印加されて、パワーＭＯＳＦＥＴ１がオフ状態（非導通状態）になれば、直列に接続されたパワーＭＯＳＦＥＴ１および負荷ＬＯＤに、電流が流れないようにすることができる。このため、パワーＭＯＳＦＥＴ１を制御することにより、負荷ＬＯＤに流れる電流を制御することができる。
パワーＭＯＳＦＥＴ１は、半導体チップＣＰ１に形成されている。また、このパワーＭＯＳＦＥＴ１は、例えばｎチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップＣＰ１の厚さ方向に形成される。この場合、半導体チップＣＰ１の主面（半導体チップＣＰ１の厚さ方向に直交する面）に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、半導体チップの小型化を実現することができ、半導体パッケージを小型化することができる。
センスＭＯＳＦＥＴ２は、パワーＭＯＳＦＥＴ１に流れる電流を検知するための電界効果トランジスタである。また、図１に示される電子装置は、センスＭＯＳＦＥＴ２に流れる電流を検出する電流検出回路部ＤＫＣを有している。電流検出回路部ＤＫＣは、トランジスタＴＲ１と、抵抗（センス抵抗）ＲＳＴと、差動増幅器として演算増幅器（差動増幅器、アンプ回路）ＡＭＰ１と、を有している。パワーＭＯＳＦＥＴ１に流れる電流は、センスＭＯＳＦＥＴ２および電流検出回路部ＤＫＣにより間接的に検出することができる。
センスＭＯＳＦＥＴ２は、パワーＭＯＳＦＥＴ１とともに、半導体チップＣＰ１内に形成されている。一方、電流検出回路部ＤＫＣは、半導体チップＣＰ１の外部に形成されている。センスＭＯＳＦＥＴ２は、半導体チップＣＰ１内でパワーＭＯＳＦＥＴ１とカレントミラー回路を構成するように形成され、例えば、パワーＭＯＳＦＥＴ１の１／２００００のサイズを備えている。このサイズ比は必要に応じて変更可能であるが、このサイズ比を１／２００００として以下説明する。
センスＭＯＳＦＥＴ２は、ドレインおよびゲートがパワーＭＯＳＦＥＴ１と共通とされている。すなわち、センスＭＯＳＦＥＴ２とパワーＭＯＳＦＥＴ１とは、ドレイン同士が電気的に接続されて共通とされており、この共通ドレインがドレイン端子ＤＴに接続されて、センスＭＯＳＦＥＴ２のドレインとパワーＭＯＳＦＥＴ１のドレインとに同じ電位（電源電位ＶＩＮ）が供給されるようになっている。また、センスＭＯＳＦＥＴ２とパワーＭＯＳＦＥＴ１とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートがゲート端子ＧＴに接続されて、センスＭＯＳＦＥＴ２のゲートとパワーＭＯＳＦＥＴ１のゲートとに同じゲート信号（ゲート電圧）が入力されるようになっている。
一方、センスＭＯＳＦＥＴ２のソースは、パワーＭＯＳＦＥＴ１のソースと共通ではない。パワーＭＯＳＦＥＴ１のソースがソース端子ＳＴ１に接続され、そのソース端子ＳＴ１に負荷ＬＯＤが接続されているのに対して、センスＭＯＳＦＥＴ２のソースは、ソース端子ＳＴ２に接続され、そのソース端子ＳＴ２は、トランジスタＴＲ１のソースに接続されている。このため、センスＭＯＳＦＥＴ２のソースは、ソース端子ＳＴ２を経由して、トランジスタＴＲ１（のソース）に接続されている。トランジスタＴＲ１は、ｐチャネル型ＭＯＳＦＥＴである。トランジスタＴＲ１は、演算増幅器ＡＭＰ１によって制御される抵抗素子（可変抵抗素子）として機能することができる。
トランジスタＴＲ１のドレインは、抵抗ＲＳＴに接続されており、この抵抗ＲＳＴは、電流・電圧変換用の抵抗素子である。具体的には、トランジスタＴＲ１のドレインが抵抗ＲＳＴの一端に接続され、抵抗ＲＳＴの他端がグランド電位ＧＮＤに接続されている。つまり、トランジスタＴＲ１のドレインは、抵抗ＲＳＴを介してグランド電位ＧＮＤに接続されている。従って、電源電位ＶＩＮ（電源ＢＡＴの高電位側）とグランド電位ＧＮＤとの間に、センスＭＯＳＦＥＴ２とトランジスタＴＲ１と抵抗ＲＳＴとが、電源電位ＶＩＮ側からこの順で直列に接続された状態になっている。
演算増幅器ＡＭＰ１の２個の入力ノード（Ｎ１，Ｎ２）にケルビン端子ＫＴおよびソース端子ＳＴ２がそれぞれ接続されている。具体的には、パワーＭＯＳＦＥＴ１のソースが、ケルビン端子ＫＴを経由して、演算増幅器ＡＭＰ１の正転入力のノード（第１入力ノード）Ｎ１に接続され、また、センスＭＯＳＦＥＴ２のソースが、ソース端子ＳＴ２を経由して、演算増幅器ＡＭＰ１の反転入力のノード（第２入力ノード）Ｎ２に接続されている。そして、演算増幅器ＡＭＰ１の出力ノードＮ３に、トランジスタＴＲ１のゲートが接続されている。演算増幅器ＡＭＰ１の出力ノードＮ３からトランジスタＴＲ１のゲートに供給されるゲート電圧により、トランジスタＴＲ１のゲートが駆動され、それによってトランジスタＴＲ１の抵抗（ソース・ドレイン間の抵抗）が制御される。
センスＭＯＳＦＥＴ２は、パワーＭＯＳＦＥＴ１に流れる電流ＩＰＷを検出するための素子である。センスＭＯＳＦＥＴ２には、センスＭＯＳＦＥＴ２のソース電圧とパワーＭＯＳＦＥＴ１のソース電圧とが等しい場合に、前述したカレントミラー構成によって、電流ＩＰＷの所定の比率（ここでは１／２００００）の電流が流れる。すなわち、パワーＭＯＳＦＥＴ１に電流ＩＰＷが流れるとき、センスＭＯＳＦＥＴ２に流れる電流ＩＳＥが電流ＩＰＷの１／２００００となる（すなわちＩＳＥ＝ＩＰＷ／２００００となる）ように、パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２とのサイズ比が設定されている。このセンスＭＯＳＦＥＴ２のソース電圧とパワーＭＯＳＦＥＴ１のソース電圧とを等しくし、パワーＭＯＳＦＥＴ１の電流ＩＰＷを高精度に検出するために、演算増幅器ＡＭＰ１およびトランジスタＴＲ１が設けられている。
すなわち、ノードＮ１の電位とノードＮ２の電位とが等しくなるように、演算増幅器ＡＭＰ１によってトランジスタＴＲ１のゲート電圧が調整され、それによってトランジスタＴＲ１の抵抗値（ソース・ドレイン間の抵抗値）が制御される。つまり、トランジスタＴＲ１のゲート電圧を調整することによって、トランジスタＴＲ１の抵抗値を制御することができ、また、トランジスタＴＲ１の抵抗値を調整することによって、ソース端子ＳＴ２の電位を制御することができる。このため、トランジスタＴＲ１のゲート電圧によって、ソース端子ＳＴ２の電位を制御することができることになる。そして、演算増幅器ＡＭＰ１は、ノードＮ１の電位とノードＮ２の電位とが等しくなるように、従って、ノードＮ１に接続されたケルビン端子ＫＴの電位とノードＮ２に接続されたソース端子ＳＴ２の電位とが等しくなるように、トランジスタＴＲ１のゲートに供給するゲート電圧を制御する。これにより、ケルビン端子ＫＴの電位とソース端子ＳＴ２の電位とが等しくなり、パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２の動作点が等しくなるため、パワーＭＯＳＦＥＴ１に流れる電流ＩＰＷ（従って負荷ＬＯＤに流れる負荷電流）を、センスＭＯＳＦＥＴ２に流れる電流ＩＳＥに、所定の比率（ここでは１／２００００）で正確にコピーすることができる。
センスＭＯＳＦＥＴ２に流れる電流ＩＳＥは、トランジスタＴＲ１を介して抵抗ＲＳＴに流れ、抵抗ＲＳＴにより電流−電圧変換が行われる。すなわち、トランジスタＴＲ１のドレインに抵抗ＲＳＴを接続したことで、センスＭＯＳＦＥＴ２を流れる電流値（ＩＳＥ）を、トランジスタＴＲ１のドレインと抵抗ＲＳＴとの間の端子（センス端子）ＴＥ１の電圧値に変換することができる。このため、センスＭＯＳＦＥＴ２を流れる電流値（ＩＳＥ）は、端子ＴＥ１で電圧（センス電圧）として出力される。なお、端子ＴＥ１は、トランジスタＴＲ１のドレインと抵抗ＲＳＴとの間に介在しており、トランジスタＴＲ１のドレインは、端子ＴＥ１を介して抵抗ＲＳＴの一端に接続されている。
センスＭＯＳＦＥＴ２を流れる電流ＩＳＥが大きくなるほど端子ＴＥ１の電圧値が大きくなり、具体的には端子ＴＥ１の電圧値はセンスＭＯＳＦＥＴ２を流れる電流ＩＳＥの値にほぼ比例する。例えば、端子ＴＥ１の電圧値は、抵抗ＲＳＴの抵抗値と電流ＩＳＥの電流値との積にほぼ対応した値になる。このため、端子ＴＥ１の電圧値を検知またはモニタすることによって、センスＭＯＳＦＥＴ２を流れる電流値（ＩＳＥ）を検知またはモニタすることができる。なお、センスＭＯＳＦＥＴ２に流れる電流ＩＳＥは、ソース端子ＳＴ２およびトランジスタＴＲ１を経由して抵抗ＲＳＴに流れるため、抵抗ＲＳＴに流れる電流は、センスＭＯＳＦＥＴ２に流れる電流ＩＳＥと実質的に同じである。
パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２とのサイズ比（ここでは１／２００００）が既知であれば、端子ＴＥ１の電圧値を検知またはモニタすることによって、パワーＭＯＳＦＥＴ１に流れる電流ＩＰＷを算出（逆演算）することができ、従って、負荷ＬＯＤに流れる電流を算出（逆演算）することができる。すなわち、端子ＴＥ１の電圧値を検知し、その電圧値からセンスＭＯＳＦＥＴ２を流れる電流値（ＩＳＥ）を算出すれば、その電流値（ＩＳＥ）の２００００倍の電流（ＩＰＷ）が、パワーＭＯＳＦＥＴ１に流れていることになり、従って、負荷ＬＯＤに流れていることになる。なお、パワーＭＯＳＦＥＴ１に流れる電流ＩＰＷは、ソース端子ＳＴ１を経由して負荷ＬＯＤに流れるため、負荷ＬＯＤに流れる電流は、パワーＭＯＳＦＥＴ１に流れる電流ＩＰＷと実質的に同じである。
演算増幅器ＡＭＰ１、トランジスタＴＲ１および抵抗ＲＳＴにより、電流検出回路部ＤＫＣが構成され、この電流検出回路部ＤＫＣによって、センスＭＯＳＦＥＴ２を流れる電流ＩＳＥを検出することができる。半導体チップＣＰ１内にパワーＭＯＳＦＥＴ１とともに設けられたセンスＭＯＳＦＥＴ２と、この電流検出回路部ＤＫＣとにより、パワーＭＯＳＦＥＴ１に流れる電流ＩＰＷを間接的に検出することができ、従って、負荷ＬＯＤに流れる電流を間接的に検出することができる。
端子ＴＥ１は、例えば制御回路部ＣＬＣに接続され、端子ＴＥ１の電圧値は、制御回路部ＣＬＣによって検出またはモニタされる。制御回路部ＣＬＣは、端子ＴＥ１の電圧値を検出またはモニタすることにより、センスＭＯＳＦＥＴ２に流れる電流ＩＳＥを検出またはモニタすることができ、それによって、パワーＭＯＳＦＥＴ１に流れる電流ＩＰＷ（従って負荷ＬＯＤに流れる電流）を間接的に検出またはモニタすることができる。
例えば、負荷ＬＯＤがランプの場合は、端子ＴＥ１の電圧値をモニタすることにより、パワーＭＯＳＦＥＴ１に流れる電流値（従って負荷ＬＯＤに流れる電流値）を間接的にモニタすることによって、ランプに断線などが生じた際にそれを速やかに検知することができる。また、負荷ＬＯＤがモータ（モータ用のコイル）の場合は、端子ＴＥ１の電圧値をモニタすることにより、パワーＭＯＳＦＥＴ１に流れる電流値（従って負荷ＬＯＤに流れる電流値）を間接的にモニタすることによって、モータの回転速度などを検出することができる。
制御回路部ＣＬＣは、ドライバ回路ＤＲを制御する制御回路と、端子ＴＥ１の電圧値を検出またはモニタする制御回路とを含んでいる。また、制御回路部ＣＬＣは、電源ＢＡＴから供給された電源電位ＶＩＮを所定の動作電圧（動作用の電源電圧）に変換する電圧生成回路（レギュレータ）を更に含むこともできる。制御回路部ＣＬＣは、単数または複数の電子部品により形成することができる。また、電流検出回路部ＤＫＣは、単数または複数の電子部品により形成することができる。制御回路部ＣＬＣの一部または全部と、電流検出回路部ＤＫＣの一部または全部とを、共通の電子部品（半導体チップ）内に形成することもできる。
このように、センスＭＯＳＦＥＴ２を流れる電流ＩＳＥから、パワーＭＯＳＦＥＴ１に流れる電流ＩＰＷを間接的に検出することができる。このため、センスＭＯＳＦＥＴ２を流れる電流ＩＳＥとパワーＭＯＳＦＥＴ１に流れる電流ＩＰＷとの比（センス比）に生じる様々なばらつき要因を除去できれば、パワーＭＯＳＦＥＴ１に対する高精度な電流検出を行うことができる。
＜半導体チップの構成について＞
次に、上記パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２が形成された半導体チップＣＰ１の構成について説明する。なお、半導体チップＣＰ１は、半導体装置とみなすことができる。
図２〜図４は、半導体チップＣＰ１のチップレイアウトを示す平面図であり、図５は、半導体チップＣＰ１の部分拡大平面図（要部平面図）であり、図６および図７は、半導体チップＣＰ１の要部断面図である。このうち、図２は、半導体チップＣＰ１の上面図に対応しており、半導体チップＣＰ１の表面側（すなわちボンディングパッドが形成された側の主面）が示されている。なお、図２は平面図であるが、図面を見やすくするために、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）にハッチングを付してある。また、図３は、半導体チップＣＰ１における金属層（ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２）をハッチングを付して示し、また、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置を点線で示してある。また、図４は、半導体チップＣＰ１におけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置を点線で示してある。なお、図３および図４において点線で示したボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置は、図２においてハッチングを付して示した領域に対応している。図５は、図４において二点鎖線で囲まれた領域ＲＧ３を拡大した部分拡大平面図であり、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２におけるトレンチゲート電極ＴＧ、ｎ＋型半導体領域ＮＲおよびｐ＋型半導体領域ＰＲ２のレイアウトが示されている。なお、図面を見やすくするために、図５ではトレンチゲート電極ＴＧにハッチングを付してある。また、図６は、図５のＡ１−Ａ１線の断面図にほぼ対応しており、図６において、符号ＲＧ１で示された部分（範囲）がメインＭＯＳ領域ＲＧ１の要部断面図に対応し、図６において、符号ＲＧ２で示された部分（範囲）がセンスＭＯＳ領域ＲＧ２の要部断面図に対応している。また、図７は、メインＭＯＳ領域ＲＧ１の要部断面図と、ゲート配線ＥＧＷおよびゲート電極ＥＧが形成されている領域の要部断面図とが示されている。なお、各平面図には、Ｘ方向とＹ方向とが示されているが、Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは、互いに直交する方向である。また、各平面図において、Ｘ方向およびＹ方向は共通である。半導体チップＣＰ１は、Ｘ方向に平行な２つの辺とＹ方向に平行な２つの辺とで形成された四角形状の平面形状を有している。
上記パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２は、半導体チップＣＰ１を構成する半導体基板ＳＢの主面に形成されている。図６および図７に示されるように、半導体基板ＳＢは、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる。
半導体基板ＳＢとして、いわゆるエピタキシャルウエハを用いることもできる。半導体基板ＳＢとしてエピタキシャルウエハを用いる場合には、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板）と、その基板本体の主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル半導体層とにより構成される。
半導体基板ＳＢの主面には、例えば酸化シリコン膜などからなるフィールド絶縁膜（ここでは図示されない）が、必要に応じて形成されている。このフィールド絶縁膜は、活性領域を規定（画定）するための素子分離領域として機能することができる。
メインＭＯＳ領域ＲＧ１において、半導体基板ＳＢに、パワーＭＯＳＦＥＴ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴ１は、メインＭＯＳ領域ＲＧ１に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスＭＯＳ領域ＲＧ２において、半導体基板ＳＢに、センスＭＯＳＦＥＴ２を構成する複数の単位トランジスタセルが形成されており、センスＭＯＳＦＥＴ２は、センスＭＯＳ領域ＲＧ２に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。
メインＭＯＳ領域ＲＧ１に形成される個々の単位トランジスタセルと、センスＭＯＳ領域ＲＧ２に形成される個々の単位トランジスタセルとは、基本的には同じ構造（構成）を有しているが、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、その面積が相違しており、メインＭＯＳ領域ＲＧ１はセンスＭＯＳ領域ＲＧ２よりも面積が大きい。換言すれば、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２とで異なり、センスＭＯＳＦＥＴ２を構成する並列接続された単位トランジスタセルの数は、パワーＭＯＳＦＥＴ１を構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスＭＯＳＦＥＴ２とパワーＭＯＳＦＥＴ１とでソース電位が同じであれば、センスＭＯＳＦＥＴ２には、パワーＭＯＳＦＥＴ１に流れる電流よりも小さな電流が流れるようになっている。メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２の各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。
半導体基板ＳＢは、上記単位トランジスタセルのドレイン領域としての機能を有している。半導体基板ＳＢの裏面（すなわち半導体チップＣＰ１の裏面）には、ドレイン用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、半導体基板ＳＢの裏面全体に、従って半導体チップＣＰ１の裏面全体に、形成されている。裏面電極ＢＥは、例えば半導体基板ＳＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。裏面電極ＢＥは、上記図１のドレイン端子ＤＴに対応している。
また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、半導体基板ＳＢ中に形成されたｐ型半導体領域（ｐ型ボディ領域）ＰＲ１は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型半導体領域ＰＲ１の上部に形成されたｎ＋型半導体領域ＮＲは、上記単位トランジスタセルのソース領域としての機能を有している。従って、ｎ＋型半導体領域ＮＲはソース用の半導体領域である。つまり、メインＭＯＳ領域ＲＧ１に形成されているｎ＋型半導体領域ＮＲは、上記パワーＭＯＳＦＥＴ１のソース用の半導体領域であり、センスＭＯＳ領域ＲＧ２に形成されているｎ＋型半導体領域ＮＲは、上記センスＭＯＳＦＥＴ２のソース用の半導体領域である。
また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、半導体基板ＳＢには、その主面から半導体基板ＳＢの厚さ方向に延びる溝ＴＲが形成されている。溝ＴＲは、ｎ＋型半導体領域ＮＲの上面からｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１を貫通し、半導体基板ＳＢ中で終端するように形成されている。別の見方をすると、隣り合う溝ＴＲの間に、ｐ型半導体領域ＰＲ１が形成され、ｐ型半導体領域ＰＲ１の上部で、かつ、溝ＴＲに隣接する位置に、ソース用のｎ＋型半導体領域ＮＲが形成されている。
溝ＴＲの底面および側面には、酸化シリコンなどからなるゲート絶縁膜ＧＦが形成されている。また、溝ＴＲ内には、上記ゲート絶縁膜ＧＦを介してトレンチゲート電極ＴＧが埋め込まれている。トレンチゲート電極ＴＧは、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。トレンチゲート電極ＴＧは、上記単位トランジスタセルのゲート（ゲート電極）としての機能を有している。従って、メインＭＯＳ領域ＲＧ１に形成されているトレンチゲート電極ＴＧは、上記パワーＭＯＳＦＥＴ１のゲートとして機能し、センスＭＯＳ領域ＲＧ２に形成されているトレンチゲート電極ＴＧは、上記センスＭＯＳＦＥＴ２のゲートとして機能する。
また、メインＭＯＳ領域ＲＧ１の周辺部とセンスＭＯＳ領域ＲＧ２の周辺部とにおいて、半導体基板ＳＢ上に、トレンチゲート電極ＴＧと同一層の導電性膜からなるゲート引き出し用の配線部ＴＧＬが形成されており、トレンチゲート電極ＴＧとゲート引き出し用の配線部ＴＧＬとは、一体的に形成されて互いに電気的に接続されている。なお、トレンチゲート電極ＴＧは、溝ＴＲに埋め込まれており、一方、ゲート引き出し用の配線部ＴＧＬは、溝ＴＲ内ではなく、半導体基板ＳＢ上に配置されて延在している。ゲート引き出し用の配線部ＴＧＬは、それを覆う絶縁膜ＩＬに形成されたコンタクトホール（開口部、貫通孔）ＣＴ１を通じてゲート配線ＥＧＷと電気的に接続されている。
ゲート配線ＥＧＷは、メインＭＯＳ領域ＲＧ１に形成されている複数のトレンチゲート電極ＴＧにゲート引き出し用の配線部ＴＧＬを通じて電気的に接続されるとともに、センスＭＯＳ領域ＲＧ２に形成されている複数のトレンチゲート電極ＴＧにゲート引き出し用の配線部ＴＧＬを通じて電気的に接続されている。このため、ゲート配線ＥＧＷは、メインＭＯＳ領域ＲＧ１のトレンチゲート電極ＴＧとセンスＭＯＳ領域ＲＧ２のトレンチゲート電極ＴＧとに、電気的に接続されている。ゲート配線ＥＧＷは、半導体チップＣＰ１の主面において、外周に沿うように延在している。ゲート電極ＥＧは、ゲートパッドＰＤＧを形成するための電極部（導体部）であり、ゲート電極ＥＧの幅は、ゲート配線ＥＧＷの幅よりも大きい。ゲート電極ＥＧとゲート配線ＥＧＷとは、一体的に形成されており、従って、ゲート電極ＥＧとゲート配線ＥＧＷとは、互いに電気的に接続されている。このため、ゲート電極ＥＧは、ゲート配線ＥＧＷおよびゲート引き出し用の配線部ＴＧＬを介して、メインＭＯＳ領域ＲＧ１に形成されている複数のトレンチゲート電極ＴＧと、センスＭＯＳ領域ＲＧ２に形成されている複数のトレンチゲート電極ＴＧとに、電気的に接続されている。
一方、ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１の絶縁膜ＩＬに形成されたコンタクトホール（開口部、貫通孔）ＣＴ２を通じて、メインＭＯＳ領域ＲＧ１に形成されているソース用のｎ＋型半導体領域ＮＲと電気的に接続されている。また、このソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１において、ｐ型半導体領域ＰＲ１の上部であってｎ＋型半導体領域ＮＲの隣接間に形成されたｐ＋型半導体領域ＰＲ２に電気的に接続され、これを通じてメインＭＯＳ領域ＲＧ１におけるチャネル形成用のｐ型半導体領域ＰＲ１と電気的に接続されている。ｐ＋型半導体領域ＰＲ２は、ｐ型半導体領域ＰＲ１よりも不純物濃度（ｐ型不純物濃度）が高く、ｐ＋型半導体領域ＰＲ２を設けたことにより、ソース電極ＥＳ１のコンタクト抵抗を低減することができる。平面視において、ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１のほぼ全体にわたって形成されている。すなわち、平面視において、ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１のほぼ全体を覆うように形成されている。
また、ソース電極ＥＳ２は、センスＭＯＳ領域ＲＧ２の絶縁膜ＩＬに形成されたコンタクトホールＣＴ２を通じて、センスＭＯＳ領域ＲＧ２に形成されているソース用のｎ＋型半導体領域ＮＲと電気的に接続されている。また、このソース電極ＥＳ２は、センスＭＯＳ領域ＲＧ２において、ｐ型半導体領域ＰＲ１の上部であってｎ＋型半導体領域ＮＲの隣接間に形成されたｐ＋型半導体領域ＰＲ２に電気的に接続され、これを通じてセンスＭＯＳ領域ＲＧ２におけるチャネル形成用のｐ型半導体領域ＰＲ１と電気的に接続されている。平面視において、ソース電極ＥＳ２は、センスＭＯＳ領域ＲＧ２のほぼ全体にわたって形成されている。すなわち、平面視において、ソース電極ＥＳ２は、センスＭＯＳ領域ＲＧ２のほぼ全体を覆うように形成されている。
ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２は、コンタクトホールＣＴ１，ＣＴ２が形成された絶縁膜ＩＬ上にコンタクトホールＣＴ１，ＣＴ２を埋めるように導電体膜ＣＤを形成し、この導電体膜ＣＤをパターニングすることにより形成されている。すなわち、ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２は、パターニングされた導電体膜ＣＤにより形成されている。導電体膜ＣＤは、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート電極ＥＧ、ゲート配線ＥＧＷ、ソース電極ＥＳ１およびソース電極ＥＳ２は、同層の導電体膜ＣＤからなるが、ゲート電極ＥＧとゲート配線ＥＧＷとが一体的に形成されていることを除いて、互いに分離されている。
なお、図６の場合は、コンタクトホールＣＴ１を埋め込む部分（プラグ部）のゲート配線ＥＧＷが、コンタクトホールＣＴ１外のゲート配線ＥＧＷと一体的に形成されているが、別々に形成することもできる。同様に、図６および図７の場合は、コンタクトホールＣＴ２を埋め込む部分（プラグ部）のソース電極ＥＳ１が、コンタクトホールＣＴ２外のソース電極ＥＳ１と一体的に形成されているが、別々に形成することもできる。同様に、図７の場合は、コンタクトホールＣＴ２を埋め込む部分（プラグ部）のソース電極ＥＳ２が、コンタクトホールＣＴ２外のソース電極ＥＳ２と一体的に形成されているが、別々に形成することもできる。すなわち、コンタクトホールＣＴ１，ＣＴ２内に導電性のプラグを形成した後に、プラグが埋め込まれた絶縁膜ＩＬ上に導電体膜ＣＤを形成し、その導電体膜ＣＤをパターニングすることにより、ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２を形成することもできる。
導電体膜ＣＤ（ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２）は、ポリイミド樹脂などからなる絶縁性の保護膜（絶縁膜、パッシベーション膜）ＰＡにより覆われている。すなわち、絶縁膜ＩＬ上に、導電体膜ＣＤ（ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２）を覆うように、保護膜ＰＡが形成されている。この保護膜ＰＡは、半導体チップＣＰ１の最上層の膜（絶縁膜）である。保護膜ＰＡは、絶縁膜からなるため、絶縁膜とみなすこともできる。保護膜ＰＡには複数の開口部ＯＰが形成されており、各開口部ＯＰからは、導電体膜ＣＤの一部が露出されている。開口部ＯＰから露出する導電体膜ＣＤが、パッド電極（ボンディングパッド）となっており、ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫは、それぞれ、開口部ＯＰから露出する導電体膜ＣＤにより形成されている。
すなわち、開口部ＯＰのうちのゲート用開口部ＯＰＧから露出するゲート電極ＥＧによって、上記パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２用のゲートパッド（パッド電極）ＰＤＧが形成されている。また、開口部ＯＰのうちのソース用開口部ＯＰＳ１ａ，ＯＰＳ１ｂから露出するソース電極ＥＳ１によって、上記パワーＭＯＳＦＥＴ１用のソースパッド（パッド電極）ＰＤＳ１ａ，ＰＤＳ１ｂが形成されている。また、開口部ＯＰのうちのケルビン用開口部ＯＰＫから露出するソース電極ＥＳ１によって、上記パワーＭＯＳＦＥＴ１用のケルビンパッド（パッド電極）ＰＤＫが形成されている。また、開口部ＯＰのうちのソース用開口部ＯＰＳ２から露出するソース電極ＥＳ２によって、上記センスＭＯＳＦＥＴ２用のソースパッド（パッド電極）ＰＤＳ２が形成されている。ゲートパッドＰＤＧは、上記図１のゲート端子ＧＴに対応し、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂは、上記図１のソース端子ＳＴ１に対応し、ケルビンパッドＰＤＫは、上記図１のケルビン端子ＫＴに対応し、ソースパッドＰＤＳ２は、上記図１のソース端子ＳＴ２に対応している。
ソースパッドＰＤＳ１ａとソースパッドＰＤＳ１ｂとケルビンパッドＰＤＫとは、最上層の保護膜ＰＡによって分離されているが、ソース電極ＥＳ１を通じて互いに電気的に接続されている。このため、ソースパッドＰＤＳ１ａとソースパッドＰＤＳ１ｂとケルビンパッドＰＤＫとは、ソース電極ＥＳ１を通じて、メインＭＯＳ領域ＲＧ１に形成されている複数の単位トランジスタセルのソース領域（ｎ＋型半導体領域ＮＲ）と電気的に接続されている。ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと同様に、ケルビンパッドＰＤＫも、保護膜ＰＡの開口部ＯＰから露出するソース電極ＥＳ１によって形成されているため、ソースパッドとみなすこともできる。但し、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂとケルビンパッドＰＤＫとは、用途が異なっており、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂは、パワーＭＯＳＦＥＴ１を流れる電流を出力するためのパッドであり、ケルビンパッドＰＤＫは、パワーＭＯＳＦＥＴのソース電位を検出するためのパッドである。図２〜図４の場合は、平面視において、ケルビンパッドＰＤＫは、半導体チップＣＰ１の主面の角部近傍に配置されている。
一方、ソース電極ＥＳ２は、ソース電極ＥＳ１とは分離されているため、ソースパッドＰＤＳ２は、ソースパッドＰＤＳ１ａ、ソースパッドＰＤＳ１ｂおよびケルビンパッドＰＤＫとは短絡されずに電気的に分離されている。ソースパッドＰＤＳ２は、ソース電極ＥＳ２を通じて、センスＭＯＳ領域ＲＧ２に形成されている複数の単位トランジスタセルのソース領域（ｎ＋型半導体領域ＮＲ）と電気的に接続されている。
各パッド（ＰＤＧ，ＰＤＫ，ＰＤＳ１ａ，ＰＤＳ１ｂ，ＰＤＳ２）の表面には、すなわち開口部ＯＰの底部で露出する部分の導電体膜ＣＤ上には、めっき層ＭＥを形成する場合もある。このめっき層ＭＥは、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。めっき層ＭＥを形成したことにより、導電体膜ＣＤのアルミニウムの表面の酸化を抑制または防止することができる。
メインＭＯＳ領域ＲＧ１に形成されている複数の単位トランジスタセルのトレンチゲート電極ＴＧと、センスＭＯＳ領域ＲＧ２に形成されている複数の単位トランジスタセルのトレンチゲート電極ＴＧとは、ゲート引き出し用の配線部ＴＧＬ、ゲート配線ＥＧＷおよびゲート電極ＥＧを通じて互いに電気的に接続されている。このため、ゲートパッドＰＤＧから、ゲート配線ＥＧＷおよび配線部ＴＧＬを通じて、パワーＭＯＳＦＥＴ１のゲート（メインＭＯＳ領域ＲＧ１に形成された複数の単位トランジスタセルのトレンチゲート電極ＴＧ）と、センスＭＯＳＦＥＴ２のゲート（センスＭＯＳ領域ＲＧ２に形成された複数の単位トランジスタセルのトレンチゲート電極ＴＧ）とに、共通のゲート電圧が供給される。
また、メインＭＯＳ領域ＲＧ１に形成されている複数の単位トランジスタセルのドレイン領域と、センスＭＯＳ領域ＲＧ２に形成されている複数の単位トランジスタセルのドレイン領域とは、半導体基板ＳＢおよび裏面電極ＢＥを通じて、互いに電気的に接続されている。なお、メインＭＯＳ領域ＲＧ１に形成されている複数の単位トランジスタセルのドレイン領域と、センスＭＯＳ領域ＲＧ２に形成されている複数の単位トランジスタセルのドレイン領域とは、ｐ型半導体領域ＰＲ１の下でｎ型を維持している部分の半導体基板ＳＢにより構成されている。このため、裏面電極ＢＥから、パワーＭＯＳＦＥＴ１（メインＭＯＳ領域ＲＧ１に形成されている複数の単位トランジスタセル）のドレイン領域と、センスＭＯＳＦＥＴ２（センスＭＯＳ領域ＲＧ２に形成されている複数の単位トランジスタセル）のドレイン領域とに、共通のドレイン電圧（上記電源電位ＶＩＮ）が供給される。
また、メインＭＯＳ領域ＲＧ１に形成されている複数の単位トランジスタセルのソース領域（ｎ＋型半導体領域ＮＲ）は、ソース電極ＥＳ１に電気的に接続されるとともに、そのソース電極ＥＳ１を通じて互いに電気的に接続されている。また、センスＭＯＳ領域ＲＧ２に形成されている複数の単位トランジスタセルのソース領域（ｎ＋型半導体領域ＮＲ）は、ソース電極ＥＳ２に電気的に接続されるとともに、そのソース電極ＥＳ２を通じて互いに電気的に接続されている。ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂは、上記負荷ＬＯＤに接続され、ケルビンパッドＰＤＫとソースパッドＰＤＳ２とは、上記電流検出回路部ＤＫＣに接続される。
また、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、それぞれアクティブ領域となっており、メインＭＯＳ領域ＲＧ１の外周領域と、センスＭＯＳ領域ＲＧ２の外周領域とは、非アクティブ領域となっている。ここで、アクティブ領域とは、電流経路として機能し得る領域に対応し、非アクティブ領域とは、電流経路としては機能しない領域に対応している。平面視において、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、それぞれ、非アクティブ領域によって囲まれている。このため、平面視において、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２との間には、非アクティブ領域が介在する。
図５に示されるように、メインＭＯＳ領域ＲＧ１の溝ＴＲ（トレンチゲート電極ＴＧ）とセンスＭＯＳ領域ＲＧ２の溝ＴＲ（トレンチゲート電極ＴＧ）とは、互いに連結されている。しかしながら、メインＭＯＳ領域ＲＧ１のソース領域（ｎ＋型半導体領域ＮＲ）と、センスＭＯＳ領域ＲＧ２のソース領域（ｎ＋型半導体領域ＮＲ）とは、つながってはおらず、間に配置された溝ＴＲとｐ型半導体領域ＰＲ１とによって、電気的に分離されている。
このような構成の半導体チップＣＰ１においては、上記パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２の単位トランジスタの動作電流は、ドレイン用の半導体基板ＳＢとソース用のｎ＋型半導体領域ＮＲとの間をトレンチゲート電極ＴＧの側面（すなわち溝ＴＲの側面）に沿って半導体基板ＳＢの厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰ１の厚さ方向に沿って形成される。
このように、半導体チップＣＰ１は、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２は、それぞれ、トレンチゲート型ＭＯＳＦＥＴによって形成されている。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（ＳＢ）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
また、半導体チップＣＰ１のソースパッドＰＤＳ１ａ，ＰＤＳ１ｂとケルビンパッドＰＤＫとは、いずれもパワーＭＯＳＦＥＴ１（メインＭＯＳ領域ＲＧ１に形成されている複数の単位トランジスタセル）のソースに電気的に接続されているが、パッド電極としての用途（機能）は、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂとケルビンパッドＰＤＫとで異なっている。
すなわち、半導体チップＣＰ１のソースパッドＰＤＳ１ａ，ＰＤＳ１ｂは、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）を出力するためのパッド電極である。このため、半導体チップＣＰ１のソースパッドＰＤＳ１ａ，ＰＤＳ１ｂは、上記負荷ＬＯＤに電気的に接続され、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）が、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂを経由して上記負荷ＬＯＤに流れるようになっている。
一方、半導体チップＣＰ１のケルビンパッドＰＤＫは、パワーＭＯＳＦＥＴ１のソース電位（ソース電圧）を測定（検出）するためのパッド電極である。このため、半導体チップＣＰ１のケルビンパッドＰＤＫは、上記負荷ＬＯＤではなく上記電流検出回路部ＤＫＣ（より特定的には電流検出回路部ＤＫＣの演算増幅器ＡＭＰ１）に電気的に接続されている。パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）は、ケルビンパッドＰＤＫからはほとんど出力されずに、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂを経由して上記負荷ＬＯＤに流れる。
つまり、半導体チップＣＰ１において、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂは電流出力用のパッド電極であり、ケルビンパッドＰＤＫは電圧測定（電圧検出）用のパッド電極である。
＜半導体パッケージの構造について＞
次に、上記半導体チップＣＰ１を用いた半導体装置（半導体パッケージ）ＰＫＧの一例について説明する。
図８は、半導体装置ＰＫＧの上面図であり、図９は、半導体装置ＰＫＧの下面図である。図１０は、半導体装置ＰＫＧの平面透視図であり、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。図１０では、封止部ＭＲの外周位置を、点線で示してある。図１１および図１２は、半導体装置ＰＫＧの断面図（側面断面図）である。図８のＢ１−Ｂ１線の断面図が、図１１にほぼ対応し、図８のＢ２−Ｂ２線の断面図が、図１２にほぼ対応している。
図８〜図１２に示される半導体装置ＰＫＧは、スイッチング用のパワーＭＯＳＦＥＴ１と電流検出用のセンスＭＯＳＦＥＴ２とを内蔵する半導体チップＣＰ１を含む半導体パッケージである。
半導体装置ＰＫＧは、ダイパッド（タブ、チップ搭載部）ＤＰと、そのダイパッドＤＰの上面（主面）上に搭載された半導体チップＣＰ１と、複数のリードＬＤと、複数のボンディングワイヤ（以下、単にワイヤという）ＷＡと、これらを封止する封止部（封止樹脂部、封止体）ＭＲとを有している。
封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
半導体装置ＰＫＧは、ここでは一例として、面実装型の半導体パッケージを挙げる。半導体装置ＰＫＧは、具体的には、ＨＳＯＮ(Small Outline No Lead Package with Heat Sink)型の面実装型の半導体パッケージである。但し、半導体装置ＰＫＧの構成は、これに限定されるものではなく種々変更可能であり、例えばＱＦＮ（Quad Flat Non-leadedpackage）構成、ＱＦＰ（Quad Flat Package）構成またはＳＯＰ（Small Out-line Package）構成等のような別のフラットパッケージ構成としてもよい。
上述のように、半導体チップＣＰ１の表面側には、ゲートパッドＰＤＧと、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと、ケルビンパッドＰＤＫと、ソースパッドＰＤＳ２とが形成され、半導体チップＣＰ１の裏面側には、裏面電極ＢＥが形成されている。半導体チップＣＰ１は、表面側を上方に向け、裏面電極ＢＥがダイパッドＤＰの上面に対向する向きで、ダイパッドＤＰの上面上に導電性の接合材ＢＤを介して搭載されて接合されている。すなわち、半導体チップＣＰ１の裏面電極ＢＥが、ダイパッドＤＰの上面に導電性の接合材ＢＤを介して接合されている。このため、半導体チップＣＰ１の裏面電極ＢＥは、導電性の接合材ＢＤを介して、ダイパッドＤＰに電気的に接続されている。
半導体装置ＰＫＧが有する複数のリードＬＤは、ゲート用リードＬＤＧと、ソース用リードＬＤＳ１ａ，ＬＤＳ１ｂ，ＬＤＳ２と、ケルビン用リードＬＤＫとを含んでいる。
半導体チップＣＰ１のゲートパッドＰＤＧは、ゲート用リードＬＤＧとワイヤＷＡを介して電気的に接続されている。すなわち、半導体チップＣＰ１のゲートパッドＰＤＧにワイヤＷＡの一端が接続され、そのワイヤＷＡの他端がゲート用リードＬＤＧに接続されている。また、半導体チップＣＰ１のソースパッドＰＤＳ１ａは、ソース用リードＬＤＳ１ａとワイヤＷＡを介して電気的に接続されている。すなわち、半導体チップＣＰ１のソースパッドＰＤＳ１ａにワイヤＷＡの一端が接続され、そのワイヤＷＡの他端がソース用リードＬＤＳ１ａに接続されている。また、半導体チップＣＰ１のソースパッドＰＤＳ１ｂは、ソース用リードＬＤＳ１ｂとワイヤＷＡを介して電気的に接続されている。すなわち、半導体チップＣＰ１のソースパッドＰＤＳ１ｂにワイヤＷＡの一端が接続され、そのワイヤＷＡの他端がソース用リードＬＤＳ１ｂに接続されている。また、半導体チップＣＰ１のケルビンパッドＰＤＫは、ケルビン用リードＬＤＫとワイヤＷＡを介して電気的に接続されている。すなわち、半導体チップＣＰ１のケルビンパッドＰＤＫにワイヤＷＡの一端が接続され、そのワイヤＷＡの他端がケルビン用リードＬＤＫに接続されている。また、半導体チップＣＰ１のソースパッドＰＤＳ２は、ソース用リードＬＤＳ２とワイヤＷＡを介して電気的に接続されている。すなわち、半導体チップＣＰ１のソース用パッドＰＤＳ２にワイヤＷＡの一端が接続され、そのワイヤＷＡの他端がソース用リードＬＤＳ２に接続されている。
このため、ゲートパッドＰＤＧは、半導体チップＣＰ１におけるゲート端子とみなすことができ、ゲート用リードＬＤＧは、半導体装置ＰＫＧにおけるゲート端子とみなすことができ、ゲートパッドＰＤＧとゲート用リードＬＤＧのいずれも、上記パワーＭＯＳＦＥＴ１のゲートと上記センスＭＯＳＦＥＴ２のゲートとに電気的に接続されている。また、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂは、半導体チップＣＰ１におけるソース端子とみなすことができ、ソース用リードＬＤＳ１ａ，ＬＤＳ１ｂは、半導体装置ＰＫＧにおけるソース端子とみなすことができ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂとソース用リードＬＤＳ１ａ，ＬＤＳ１ｂのいずれも、上記パワーＭＯＳＦＥＴ１のソースに電気的に接続されている。また、ケルビンパッドＰＤＫは、半導体チップＣＰ１におけるケルビン端子とみなすことができ、ケルビン用リードＬＤＫは、半導体装置ＰＫＧにおけるケルビン端子とみなすことができ、ケルビンパッドＰＤＫとケルビン用リードＬＤＫのいずれも、上記パワーＭＯＳＦＥＴ１のソースに電気的に接続されている。また、ソースパッドＰＤＳ２は、半導体チップＣＰ１におけるソース端子とみなすことができ、ソース用リードＬＤＳ２は、半導体装置ＰＫＧにおけるソース端子とみなすことができ、ソースパッドＰＤＳ２とソース用リードＬＤＳ２のいずれも、上記センスＭＯＳＦＥＴ２のソースに電気的に接続されている。また、裏面電極ＢＥは、半導体チップＣＰ１におけるドレイン端子とみなすことができ、ダイパッドＤＰは、半導体装置ＰＫＧにおけるドレイン端子とみなすことができ、裏面電極ＢＥとダイパッドＤＰのいずれも、上記パワーＭＯＳＦＥＴ１のドレインと上記センスＭＯＳＦＥＴ２のドレインとに電気的に接続されている。
なお、図１０では、ソース用リードＬＤＳ１ａと半導体チップＣＰ１のソースパッドＰＤＳ１ａとを１本のワイヤＷＡで接続し、ソース用リードＬＤＳ１ｂと半導体チップＣＰ１のソースパッドＰＤＳ１ｂとを１本のワイヤＷＡで接続した場合が示されている。大電流が流れることを考慮して、ソース用リードＬＤＳ１ａと半導体チップＣＰ１のソースパッドＰＤＳ１ａとを複数本のワイヤＷＡで接続する場合もあり得、また、ソース用リードＬＤＳ１ｂと半導体チップＣＰ１のソースパッドＰＤＳ１ｂとを複数本のワイヤＷＡで接続する場合もあり得る。また、大電流が流れることを考慮して、ソース用リードＬＤＳ１ａと半導体チップＣＰ１のソースパッドＰＤＳ１ａとをワイヤＷＡではなく金属板（導体板）で接続する場合もあり得、また、ソース用リードＬＤＳ１ｂと半導体チップＣＰ１のソースパッドＰＤＳ１ｂとをワイヤＷＡではなく金属板（導体板）で接続する場合もあり得る。
ダイパッドＤＰから−Ｙ方向に離間する位置に、ゲート用リードＬＤＧとソース用リードＬＤＳ１ｂとソース用リードＬＤＳ１ａとケルビン用リードＬＤＫとが配置され、ダイパッドＤＰから＋Ｙ方向に離間する位置に、ソース用リードＬＤＳ２を含む複数（ここでは４つ）のリードＬＤが配置されている。ゲート用リードＬＤＧとソース用リードＬＤＳ１ｂとソース用リードＬＤＳ１ａとケルビン用リードＬＤＫとは、この順で＋Ｘ方向に並んでいる。また、ダイパッドＤＰから＋Ｙ方向に離間する位置に配置された、ソース用リードＬＤＳ２を含む複数（ここでは４つ）のリードＬＤは、＋Ｘ方向に並んでいるが、図８〜図１０の場合は、＋Ｘ方向の端部側にソース用リードＬＤＳ２が配置されている。
なお、Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは、互いに直交する方向である。また、Ｙ方向は、＋Ｙ方向または−Ｙ方向であり、＋Ｙ方向と−Ｙ方向とは、互いに反対方向である。また、Ｘ方向は、＋Ｘ方向または−Ｘ方向であり、＋Ｘ方向と−Ｘ方向とは、互いに反対方向である。
封止部ＭＲの平面形状は、略矩形であり、Ｙ方向に平行でかつＸ方向に対向する辺（側面）ＳＤ１，ＳＤ３と、Ｘ方向に平行でかつＹ方向に対向する辺（側面）ＳＤ２，ＳＤ４と、を有している。ゲート用リードＬＤＧとソース用リードＬＤＳ１ｂとソース用リードＬＤＳ１ａとケルビン用リードＬＤＫとは、辺ＳＤ２側に配置され、ソース用リードＬＤＳ２を含む複数（ここでは４つ）のリードＬＤは、辺ＳＤ４側に配置されている。
ダイパッドＤＰおよび複数のリードＬＤ（ゲート用リードＬＤＧとソース用リードＬＤＳ１ａ，ＬＤＳ１ｂ，ＬＤＳ２とケルビン用リードＬＤＫとを含む）は、封止部ＭＲによって封止されている。但し、ダイパッドＤＰおよび複数のリードＬＤ（ゲート用リードＬＤＧとソース用リードＬＤＳ１ａ，ＬＤＳ１ｂ，ＬＤＳ２とケルビン用リードＬＤＫとを含む）の各下面は、封止部ＭＲの下面から露出され、半導体装置ＰＫＧの外部接続端子となっている。
ダイパッドＤＰと複数のリードＬＤは、互いに分離されており、間に封止部ＭＲの一部が介在している。
半導体装置ＰＫＧを上記図１の電子装置に用いた場合、上記電源ＢＡＴから半導体装置ＰＫＧのダイパッドＤＰに電源電位ＶＩＮが供給され、ダイパッドＤＰおよび導電性の接合材ＢＤを介して、半導体チップＣＰ１の裏面電極ＢＥ（上記ドレイン端子ＤＴ）に電源電位ＶＩＮが供給される。また、上記ドライバ回路ＤＲから、半導体装置ＰＫＧのゲート用リードＬＤＧにゲート信号（ゲート電圧）が供給され、ゲート用リードＬＤＧおよびワイヤＷＡを介して半導体チップＣＰ１のゲートパッドＰＤＧ（上記ゲート端子ＧＴ）にゲート信号が供給される。また、半導体装置ＰＫＧのソース用リードＬＤＳ１ａ，ＬＤＳ１ｂが、上記負荷ＬＯＤの一端に接続され、その負荷ＬＯＤの他端がグランド電位ＧＮＤに接続される。このため、パワーＭＯＳＦＥＴ１に流れる上記電流ＩＰＷは、半導体チップＣＰ１のソースパッドＰＤＳ１ａ，ＰＤＳ１ｂからワイヤＷＡおよびソース用リードＬＤＳ１ａ，ＬＤＳ１ｂを介して半導体装置ＰＫＧ外に出力され、負荷ＬＯＤを流れる。また、半導体装置ＰＫＧのソース用リードＬＤＳ２が、上記トランジスタＴＲ１のソースに接続され、かつ、上記演算増幅器ＡＭＰ１の反転入力のノードＮ２にも接続される。また、半導体装置ＰＫＧのケルビン用リードＬＤＫが、演算増幅器ＡＭＰ１の正転入力のノードＮ１に接続される。
＜検討例について＞
図１３は、本発明者が検討した検討例の半導体チップＣＰ１０１を示す平面図であり、上記図３に対応するものである。
図１３に示される検討例の半導体チップＣＰ１０１が上記図３の半導体チップＣＰ１と相違しているのは、上記図３の半導体チップＣＰ１の場合は、ソース電極ＥＳ１にスリットＳＬ１が形成されているのに対して、図１３の検討例の半導体チップＣＰ１０１の場合は、ソース電極ＥＳ１にスリットＳＬ１が形成されていないことである。図１３の検討例の半導体チップＣＰ１０１の他の構成は、上記図３の半導体チップＣＰ１とほぼ同様である。
本発明者は、図１３の検討例の半導体チップＣＰ１０１を用いた場合には、半導体チップＣＰ１０１内のセンスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を利用して半導体チップＣＰ１０１内のパワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）を間接的に検出する際に、検出誤差を生じる虞があることを見出した。以下、このことについて、具体的に説明する。
図１４は、検討例の半導体チップＣＰ１０１の電流センス特性を示すグラフである。図１４のグラフの横軸は、トレンチゲート電極ＴＧに供給されるゲート電圧（より特定的にはゲート・ソース間電圧）に対応し、図１４のグラフの縦軸は、センス比に対応している。
ここで、センス比とは、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）に対するパワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）の比である。パワーＭＯＳＦＥＴ１に流れる電流をＩＰＷと表し、センスＭＯＳＦＥＴ２に流れる電流をＩＳＥと表し、センス比をＳＲと表すと、ＩＰＷ／ＩＳＥがセンス比ＳＲに対応し、ＳＲ＝ＩＰＷ／ＩＳＥが成り立つ。
図１４のグラフからも分かるように、検討例の半導体チップＣＰ１０１では、センス比のゲート電圧に対する依存性が存在している。すなわち、図１４のグラフに示されるように、ゲート・ソース間電圧がある程度大きくなると（図１４の場合は、概ね９Ｖ以上になると）、センス比は飽和し、ほぼ一定の値になる。しかしながら、ゲート電圧が小さいと（図１４の場合は、概ね９Ｖ未満）、センス比は、飽和値よりも大きな値となる。
ゲート電圧の値にかかわらずセンス比が一定（ここでは２００００と仮定する）であれば、ゲート電圧にかかわらず、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）は、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）の２００００倍になるため、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を利用してパワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）を間接的に検出する際に、検出誤差は生じにくい。なぜなら、ゲート電圧の値にかかわらずセンス比が２００００であることが事前に分かっていれば、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）をモニタすれば、そのセンスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）の２００００倍の電流が、パワーＭＯＳＦＥＴ１に流れていると正しく判断することができるからである。
しかしながら、図１４のグラフのようにセンス比のゲート電圧に対する依存性が存在する場合には、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を利用してパワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）を間接的に検出する際に、検出誤差が生じてしまう。例えば、図１４のグラフにおいて、ゲート電圧が６Ｖのときのセンス比が２１０００であり、ゲート電圧が９Ｖ以上のときのセンス比が２００００であると仮定する。この場合、ゲート電圧が９Ｖ以上のときは、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）をモニタすれば、そのセンスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）の２００００倍の電流が、パワーＭＯＳＦＥＴ１に流れていると正しく判断することができる。しかしながら、ゲート電圧が６Ｖのときに、センスＭＯＳＦＥＴ２に流れる電流値がＩＳＥであれば、その電流値（ＩＳＥ）の２００００倍の電流（ＩＳＥ×２００００）がパワーＭＯＳＦＥＴ１に流れていると判断するのは誤りであり、実際には、その電流値（ＩＳＥ）の２１０００倍（ＩＳＥ×２１０００）の電流がパワーＭＯＳＦＥＴ１に流れている。その差（ＩＳＥ×２１０００−ＩＳＥ×２００００＝ＩＳＥ×１０００）が、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）の検出誤差となってしまう。
つまり、図１４のグラフのようにセンス比のゲート電圧に対する依存性が存在する場合には、ゲート電圧が９Ｖ以上のときは、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）からパワーＭＯＳＦＥＴ１に流れている電流（ＩＰＷ）を正しく算出することができる。しかしながら、ゲート電圧が低いときには、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）から算出したパワーＭＯＳＦＥＴ１の電流は、実際にパワーＭＯＳＦＥＴ１に流れている電流からずれてしまい、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）の検出誤差が生じてしまう。
このため、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）の検出誤差をできるだけ小さくするには、センス比のゲート電圧に対する依存性をできるだけ抑制することが必要になる。本実施の形態では、詳細は後述するが、ソース用配線ＥＳにスリットＳＬ１（図３参照）を形成することにより、センス比のゲート電圧に対する依存性を抑制し、それによって、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を利用してパワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）を間接的に検出する際に、検出誤差が生じるのを抑制または防止している。
ここで、図１４のグラフのようにセンス比のゲート電圧に対する依存性が発生する原因について、図１５を参照して説明する。図１５は、検討例の半導体チップＣＰ１０１の要部断面図であり、上記図６と同じ断面が示されている。
上記ゲートパッドＰＤＧに、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２をオン状態（導通状態）にするオン電圧を供給した場合には、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２のそれぞれにおいて、縦方向（半導体基板ＳＢの主面に略垂直な方向）に電流が流れる。パワーＭＯＳＦＥＴ１のチャネル幅（合計のチャネル幅）をＷＰとし、センスＭＯＳＦＥＴ２のチャネル幅（合計のチャネル幅）をＷＳとしたときに、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）と、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）とは、理想的にはＷＰとＷＳとの比で配分され、理想的なセンス比は、ＷＰ／ＷＳとなる。
しかしながら、実際には、メインＭＯＳ領域ＲＧ１の外周やセンスＭＯＳ領域ＲＧ２の外周の非アクティブ領域の影響により、メインＭＯＳ領域ＲＧ１の外周付近や、センスＭＯＳ領域ＲＧ２の外周付近では、図１５に示されるように、溝ＴＲの底部近傍において、斜め方向に流れ込む電流（ＩＰ２，ＩＳ２）が発生する。
すなわち、図１５に示されるように、メインＭＯＳ領域ＲＧ１には電流ＩＰ１，ＩＰ２が流れ、センスＭＯＳ領域ＲＧ２には電流ＩＳ１，ＩＳ２が流れる。ここで、電流ＩＰ１は、メインＭＯＳ領域ＲＧ１において、半導体基板ＳＢを縦方向（半導体基板ＳＢの主面に略垂直な方向）に流れる電流であり、電流ＩＳ１は、センスＭＯＳ領域ＲＧ２において、半導体基板ＳＢを縦方向に流れる電流である。また、電流ＩＰ２は、メインＭＯＳ領域ＲＧ１の外周部（非アクティブ領域）からメインＭＯＳ領域ＲＧ１側に斜め方向（半導体基板ＳＢの主面の法線方向から傾斜した方向）に流れ込む電流である。また、電流ＩＳ２は、センスＭＯＳ領域ＲＧ２の外周部（非アクティブ領域）からセンスＭＯＳ領域ＲＧ２側に斜め方向（半導体基板ＳＢの主面の法線方向から傾斜した方向）に流れ込む電流である。
つまり、メインＭＯＳ領域ＲＧ１の内側では、縦方向の電流ＩＰ１が流れるが、メインＭＯＳ領域ＲＧ１の外周部近傍では、非アクティブ領域からメインＭＯＳ領域ＲＧ１側に斜め方向に流れ込む電流ＩＰ２が発生する。また、センスＭＯＳ領域ＲＧ２の内側では、縦方向の電流ＩＳ１が流れるが、センスＭＯＳ領域ＲＧ２の外周部近傍では、非アクティブ領域からセンスＭＯＳ領域ＲＧ２側に斜め方向に流れ込む電流ＩＳ２が発生する。
この斜め方向の電流ＩＰ２，ＩＳ２が発生しなければ、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）と、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）との比（ＩＰＷ／ＩＳＥ）は、チャネル幅の比（ＷＰ／ＷＳ）とほぼ同じ値になる。しかしながら、この斜め方向の電流ＩＰ２，ＩＳ２が発生すると、その影響で、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）と、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）との比（ＩＰＷ／ＩＳＥ）は、チャネル幅の比（ＷＰ／ＷＳ）とは異なる値になってしまう。
ここで、センスＭＯＳ領域ＲＧ２の面積は、メインＭＯＳ領域ＲＧ１の面積よりも小さい。このため、メインＭＯＳ領域ＲＧ１（パワーＭＯＳＦＥＴ１）よりもセンスＭＯＳ領域ＲＧ２（センスＭＯＳＦＥＴ２）の方が、外周部（非アクティブ領域）の影響を受けやすく、非アクティブ領域からの斜め方向の電流（ＩＰ２，ＩＳ２）の影響を受けやすい。すなわち、センスＭＯＳ領域ＲＧ２における縦方向の電流ＩＳ１に対する斜め方向の電流ＩＳ２の割合（ＩＳ２／ＩＳ１）は、メインＭＯＳ領域ＲＧ１における縦方向の電流ＩＰ１に対する斜め方向の電流ＩＰ２の割合（ＩＰ２／ＩＰ１）よりも大きくなる。つまり、ＩＳ２／ＩＳ１＞ＩＰ２／ＩＰ１が成り立ち、従って、
（ＩＳ１＋ＩＳ２）／ＩＳ１＞（ＩＰ１＋ＩＰ２）／ＩＰ１ ・・・（式１）
が成り立つ。
また、斜め方向の電流ＩＰ２，ＩＳ２の発生状況は、ゲート電圧に大きく依存する。具体的には、パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２とがオン状態（導通状態）になったとしても、ゲート電圧が小さいときには、斜め方向の電流ＩＰ２，ＩＳ２は、あまり発生せず、ゲート電圧が大きいときに、斜め方向の電流ＩＰ２，ＩＳ２は、顕著に発生する。なぜなら、トレンチゲート電極ＴＧに供給されるゲート電圧が小さいときには、半導体基板ＳＢに形成した各単位トランジスタセルのチャネル抵抗が高いため、ドレイン領域の電位差は比較的小さく、斜め方向の電流ＩＰ２，ＩＳ２はほとんど発生せずに、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２には、縦方向の電流（ＩＰ１，ＩＳ１）のみが流れるからである。そして、ゲート電圧が大きいときには、半導体基板ＳＢに形成した各単位トランジスタセルのチャネル抵抗が低いため、ドレイン領域の電位差は比較的大きくなるので、縦方向の電流（ＩＰ１，ＩＳ１）だけでなく斜め方向の電流ＩＰ２，ＩＳ２も流れやすくなり、縦方向の電流（ＩＰ１，ＩＳ１）に対する斜め方向の電流（ＩＰ２，ＩＳ２）の割合が大きくなるからである。
このため、センスＭＯＳ領域ＲＧ２は、センスＭＯＳ領域ＲＧ２の外周部（非アクティブ領域）からの斜め方向の電流（ＩＳ２）の影響を受けやすく、その斜め方向の電流（ＩＳ２）は、ゲート電圧が小さいときにはあまり発生しないが、ゲート電圧が大きいときに大きくなる。従って、ゲート電圧が小さい場合に比べてゲート電圧が大きい場合は、センスＭＯＳ領域ＲＧ２における縦方向の電流ＩＳ１に対する斜め方向の電流ＩＳ２の割合（ＩＳ２／ＩＳ１）が、ある程度大きい。一方、メインＭＯＳ領域ＲＧ１は、メインＭＯＳ領域ＲＧ１の外周部（非アクティブ領域）からの斜め方向の電流（ＩＰ２）の影響を受けにくいため、ゲート電圧が小さい場合とゲート電圧が大きい場合とで、メインＭＯＳ領域ＲＧ１における縦方向の電流ＩＰ１に対する斜め方向の電流ＩＰ２の割合（ＩＰ２／ＩＰ１）は、ほとんど変わらない。
センス比は、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）に対するパワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）の比である。そして、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）は、縦方向の電流ＩＳ１と斜め方向の電流ＩＳ２との和であり（すなわちＩＳＥ＝ＩＳ１＋ＩＳ２）、また、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）は、縦方向の電流ＩＰ１と斜め方向の電流ＩＰ２との和である（すなわちＩＰＷ＝ＩＰ１＋ＩＰ２）。従って、センス比をＳＲとすると、センス比ＳＲは、
ＳＲ＝ＩＰＷ／ＩＳＥ＝（ＩＰ１＋ＩＰ２）／（ＩＳ１＋ＩＳ２） ・・・（式２）
と表される。
ゲート電圧が小さいときには、斜め方向の電流（ＩＰ２，ＩＳ２）はほとんど流れず、ほぼゼロとみなせるので、上記式１は、
ＳＲ＝ＩＰＷ／ＩＳＥ＝ＩＰ１／ＩＳ１＝ＷＰ／ＷＳ ・・・（式３）
となる。すなわち、ゲート電圧が小さいときには、センス比ＳＲは、チャネル幅の比（ＷＰ／ＷＳ）にほぼ等しくなる。
一方、ゲート電圧が大きいときには、斜め方向の電流（ＩＰ２，ＩＳ２）が流れるとともに、上記式１が成り立つ。上記式１を変形すると、
ＩＰ１／ＩＳ１＞（ＩＰ１＋ＩＰ２）／（ＩＳ１＋ＩＳ２） ・・・（式４）
となる。ゲート電圧によらず、ＩＰ１／ＩＳ１＝ＷＰ／ＷＳがほぼ成り立つため、上記式２と上記式４とにより、
ＳＲ＝ＩＰＷ／ＩＳＥ＝（ＩＰ１＋ＩＰ２）／（ＩＳ１＋ＩＳ２）＜ＷＰ／ＷＳ ・・・（式５）
が成り立つことになる。すなわち、ゲート電圧が大きいときには、センス比ＳＲは、チャネル幅の比（ＷＰ／ＷＳ）よりも小さくなる。
つまり、ゲート電圧が小さいときには、斜め方向の電流ＩＰ２，ＩＳ２がほとんど発生しないため、センス比ＳＲは、チャネル幅の比（ＷＰ／ＷＳ）とほぼ同じ値になる。それに対して、ゲート電圧が大きいときには、斜め方向の電流ＩＰ２，ＩＳ２が発生し、その影響はメインＭＯＳ領域ＲＧ１よりもセンスＭＯＳ領域ＲＧ２で相対的に大きくなるため、センス比ＳＲは、チャネル幅の比（ＷＰ／ＷＳ）よりも小さな値になってしまう。このため、ゲート電圧が小さいときのセンス比ＳＲよりも、ゲート電圧が大きいときのセンス比ＳＲが小さくなり、言い換えると、ゲート電圧が大きいときのセンス比ＳＲよりも、ゲート電圧が小さいときのセンス比ＳＲが大きくなり、上記図１４のグラフのように、センス比のゲート電圧に対する依存性が発生してしまう。これは、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を利用してパワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）を間接的に検出する際に、検出誤差を招いてしまう。
＜主要な特徴と効果について＞
本実施の形態の半導体チップ（半導体装置）ＣＰ１は、半導体基板ＳＢと、半導体基板ＳＢの主面のメインＭＯＳ領域ＲＧ１（第１領域）に形成されたパワーＭＯＳＦＥＴ１（第１ＭＯＳＦＥＴ）と、半導体基板ＳＢの主面のセンスＭＯＳ領域ＲＧ２（第２領域）に形成されたセンスＭＯＳＦＥＴ２（第２ＭＯＳＦＥＴ）と、を有している。半導体チップＣＰ１は、更に、メインＭＯＳ領域ＲＧ１の上方に形成されかつパワーＭＯＳＦＥＴ１のソースと電気的に接続されたソース電極ＥＳ１（第１ソース電極）と、半導体基板ＳＢの主面の上方に形成されかつセンスＭＯＳＦＥＴ２のソースと電気的に接続されたソース電極ＥＳ２（第２ソース電極）と、を有している。半導体チップＣＰ１は、更に、半導体基板ＳＢの主面の上方に形成されかつパワーＭＯＳＦＥＴ１のゲートとセンスＭＯＳＦＥＴ２のゲートとに電気的に接続されたゲート電極ＥＧと、半導体基板ＳＢの裏面に形成されかつパワーＭＯＳＦＥＴ１のドレインとセンスＭＯＳＦＥＴ２のドレインとに電気的に接続された裏面電極ＢＥ（ドレイン電極）と、を有している。半導体チップＣＰ１は、更に、半導体基板ＳＢの主面の上方に形成され、かつ、ソース電極ＥＳ１、ソース電極ＥＳ２およびゲート電極ＥＧを覆う保護膜ＰＡ（絶縁膜）を有している。半導体チップＣＰ１は、更に、保護膜ＰＡのソース用開口部ＯＰＳ１ａ（第１開口部）から露出されたソース電極ＥＳ１により形成されたソースパッドＰＤＳ１ａ（第１ソースパッド）と、保護膜ＰＡのケルビン用開口部ＯＰＫ（第２開口部）から露出されたソース電極ＥＳ１により形成されたケルビンパッドＰＤＫ（第２ソースパッド）と、を有している。半導体チップＣＰ１は、更に、保護膜ＰＡのソース用開口部ＯＰＳ２（第３開口部）から露出されたソース電極ＥＳ２により形成されたソースパッドＰＤＳ２（第３ソースパッド）と、保護膜ＰＡのゲート用開口部ＯＰＧ（第４開口部）から露出されたゲート電極ＥＧにより形成されたゲートパッドＰＤＧと、を有している。
センスＭＯＳＦＥＴ２は、パワーＭＯＳＦＥＴ１に流れる電流検出用の素子であり、半導体基板ＳＢの主面において、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１よりも面積が小さい。ソースパッドＰＤＳ１ａおよびケルビンパッドＰＤＫは、メインＭＯＳ領域ＲＧ１の上方に配置されており、ソースパッドＰＤＳ１ａは、パワーＭＯＳＦＥＴ１に流れる電流を出力するためのパッドであり、ケルビンパッドＰＤＫは、パワーＭＯＳＦＥＴ１のソース電位を検出するためのパッドである。
本実施の形態の主要な特徴のうちの一つは、ソース電極ＥＳ１が、スリットＳＬ１を有していることである。そして、平面視において、スリットＳＬ１の少なくとも一部は、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間に配置されている。スリットＳＬ１は、上記図３に示されている。
スリットＳＬ１は、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間に電位差を生じさせるために設けられている。スリットＳＬ１を設けたことにより、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間に電位差を生じさせ、それによって、センス比のゲート電圧に対する依存性を抑制することができる。以下に、この点について、具体的に説明する。
図１６は、半導体チップＣＰ１のチップレイアウトを示す平面図であり、上記図３に対応するものである。上記図３と同様に、図１６においても、半導体チップＣＰ１における金属層（ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２）の平面レイアウトが示されている。但し、上記図３では、金属層にハッチングを付していたが、図１６では、金属層にハッチングを付していない。また、上記図３と同様に、図１６においても、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置を点線で示してある。
上記図１からも分かるように、半導体チップＣＰ１のソースパッドＰＤＳ１ａ，ＰＤＳ１ｂに負荷ＬＯＤが接続され、パワーＭＯＳＦＥＴ１に流れる電流がソースパッドＰＤＳ１ａ，ＰＤＳ１ｂから出力されて、負荷ＬＯＤに流れるようになっている。ケルビンパッドＰＤＫは、パワーＭＯＳＦＥＴ１のソース電位を検出するためのパッドであり、メインＭＯＳ領域ＲＧ１の上方に配置されている。このため、メインＭＯＳ領域ＲＧ１のうち、ケルビンパッドＰＤＫの直下に位置する領域に形成されている単位トランジスタセルのソース領域（ｎ＋型半導体領域ＮＲ）の電位が、ケルビンパッドＰＤＫの電位として検出される。
しかしながら、メインＭＯＳ領域ＲＧ１のうち、ケルビンパッドＰＤＫの直下に位置する領域の半導体基板ＳＢに形成されている単位トランジスタセルに流れる電流は、ソース電極ＥＳ１を経由して、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂから出力される。すなわち、ケルビンパッドＰＤＫの直下に位置する領域の半導体基板ＳＢに形成されている単位トランジスタセルに流れる電流は、ケルビンパッドＰＤＫからソースパッドＰＤＳ１ａ，ＰＤＳ１ｂに、ソース電極ＥＳ１を通って流れることになり、その電流経路を図１６において、符号ＤＮ１を付して示してある。スリットＳＬ１は、ソース電極ＥＳ１が存在していない領域である。このため、電流経路ＤＮ１は、スリットＳＬ１を横切ることはできない。電流経路ＤＮ１は、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａ，ＰＤＳ１ｂとを、スリットＳＬ１を迂回してつなぐ経路である。
また、本実施の形態とは異なり、スリットＳＬ１が無い場合（上記図１３の検討例の半導体チップＣＰ１０１の場合に対応）には、ケルビンパッドＰＤＫの直下に位置する領域の半導体基板ＳＢに形成されている単位トランジスタセルに流れる電流は、ケルビンパッドＰＤＫからソースパッドＰＤＳ１ａに、図１６において二点鎖線で示す電流経路ＤＮ２でソース電極ＥＳ１を通って流れる。電流経路ＤＮ２は、ケルビンパッドＰＤＫと、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂのうちのケルビンパッドＰＤＫに近い側のソースパッドＰＤＳ１ａとを、最短経路でつなぐ経路である。
すなわち、図１６において、スリットＳＬ１が形成されている場合には、ケルビンパッドＰＤＫからソースパッドＰＤＳ１ａにソース電極ＥＳ１を通って電流経路ＤＮ１で電流が流れ、一方、スリットＳＬ１が形成されていない場合には、ケルビンパッドＰＤＫからソースパッドＰＤＳ１ａにソース電極ＥＳ１を通って電流経路ＤＮ２で電流が流れる。図１６からも分かるように、電流経路ＤＮ２よりも電流経路ＤＮ１の方が、長くなっており、電流経路ＤＮ２の抵抗よりも、電流経路ＤＮ１の方が、大きくなる。
ここで、トレンチゲート電極ＴＧに供給されるゲート電圧が小さいときには、半導体基板ＳＢに形成した各単位トランジスタセルのチャネル抵抗が高く、それに比べると、ソース電極ＥＳ１の抵抗は非常に小さいため、ソース電極ＥＳ１において、電位はほぼ均一であり、電位勾配はほとんど発生しない。このため、ゲート電圧が小さいときには、スリットＳＬ１の有無にかかわらず、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間に電位差はほとんど発生しない。なお、トレンチゲート電極ＴＧに供給されるゲート電圧は、ゲートパッドＰＤＧに供給されるゲート電圧に対応し、従って、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２の各ゲートに供給されるゲート電圧に対応している。
一方、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときには、半導体基板ＳＢに形成した各単位トランジスタセルのチャネル抵抗は低いため、半導体チップの全抵抗（導通抵抗）に占めるソース電極ＥＳ１の抵抗の比率が高まるため、ソース電極ＥＳ１において、電位は均一ではなくなり、電位勾配が発生する。このため、ゲート電圧が大きいときには、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間に電位差が発生し、その電位差は、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間の抵抗が大きいほど、大きくなる。ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間の抵抗は、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間の電流経路（ＤＮ１，ＤＮ２）が長くなるほど大きくなる。従って、ゲート電圧が大きいときには、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間に電位差が発生し、その電位差は、スリットＳＬ１が無い場合（電流経路ＤＮ２の場合）よりも、スリットＳＬ１がある場合（電流経路ＤＮ１の場合）の方が、大きくなる。
つまり、トレンチゲート電極ＴＧに供給されるゲート電圧が小さいときには、ケルビンパッドＰＤＫの電位とソースパッドＰＤＳ１ａの電位とは、ほぼ等しいが、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときには、スリットＳＬ１を設けたことにより、ケルビンパッドＰＤＫの電位をソースパッドＰＤＳ１ａの電位よりも高くするとともに、その電位差を大きくすることができる。
このように、スリットＳＬ１を形成したことにより、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間の電流経路の抵抗を大きくし、それによって、ゲート電圧が大きいときに、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間に電位差を生じさせることができ、その電位差を大きくすることができる。
次に、ゲート電圧が大きいときに、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間に電位差を生じさせることが、センス比のゲート電圧に対する依存性を抑制することにつながることについて、説明する。
半導体チップＣＰ１のケルビンパッドＰＤＫは、パワーＭＯＳＦＥＴ１のソース電位を検出するためのパッドであり、上記図１からも分かるように、半導体チップＣＰ１の外部に設けられた電流検出回路部ＤＫＣに接続され、より特定的には、電流検出回路部ＤＫＣの演算増幅器ＡＭＰ１（差動増幅器）の２つの入力ノードの一方（ノードＮ１）に電気的に接続される。そして、電流検出回路部ＤＫＣの演算増幅器ＡＭＰ１（差動増幅器）の２つの入力ノードの他方（ノードＮ２）には、半導体チップＣＰ１のソースパッドＰＤＳ２が電気的に接続される。電流検出回路部ＤＫＣの演算増幅器ＡＭＰ１は、ノードＮ１とノードＮ２の電位が等しくなるように、従って、ノードＮ１に接続されたケルビンパッドＰＤＫの電位と、ノードＮ２に接続されたソースパッドＰＤＳ２の電位とが等しくなるように、トランジスタＴＲ１（より特定的にはトランジスタＴＲ１のゲートに供給するゲート電圧）を制御する。これにより、ケルビンパッドＰＤＫの電位とソースパッドＰＤＳ２の電位とが等しくなり、このときにセンスＭＯＳＦＥＴ２に流れている電流（ＩＳＥ）を電流検出回路部ＤＫＣで検出することにより、パワーＭＯＳＦＥＴ１に流れる電流ＩＰＷを間接的に検出することができる。
ここで、電流検出回路部ＤＫＣの演算増幅器ＡＭＰ１（差動増幅器）は、ケルビンパッドＰＤＫの電位とソースパッドＰＤＳ２の電位とを等しくするように機能する。このため、ケルビンパッドＰＤＫとソースパッドＰＤＳ２とを電流検出回路部ＤＫＣ（より特定的には電流検出回路部ＤＫＣの演算増幅器ＡＭＰ１）に電気的に接続すれば、ソースパッドＰＤＳ２の電位は、ケルビンパッドＰＤＫの電位と等しくなる。このため、ケルビンパッドＰＤＫの電位がソースパッドＰＤＳ１ａの電位と等しい場合は、ソースパッドＰＤＳ２の電位も、ソースパッドＰＤＳ１ａの電位と等しくなるが、ケルビンパッドＰＤＫの電位がソースパッドＰＤＳ１ａの電位よりも高い場合は、ソースパッドＰＤＳ２の電位も、ソースパッドＰＤＳ１ａの電位よりも高くなる。
上述のように、トレンチゲート電極ＴＧに供給されるゲート電圧が小さいときには、ソース電極ＥＳ１において電位勾配はほとんど発生しないため、スリットＳＬ１の有無にかかわらず、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間に電位差はほとんど発生しない。このため、トレンチゲート電極ＴＧに供給されるゲート電圧が小さいときには、ソースパッドＰＤＳ２とソースパッドＰＤＳ１ａとの間にも電位差はほとんど発生せず、ソースパッドＰＤＳ２の電位とソースパッドＰＤＳ１ａの電位とは、ほぼ等しくなる。
一方、上述のように、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときには、ソース電極ＥＳ１において電位勾配が発生するため、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間に電位差が発生し、その電位差は、スリットＳＬ１を設けることによって大きくなる。このため、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときには、ソースパッドＰＤＳ２とソースパッドＰＤＳ１ａとの間にも電位差が発生し、ソースパッドＰＤＳ２の電位はソースパッドＰＤＳ１ａの電位よりも高くなり、ソースパッドＰＤＳ２とソースパッドＰＤＳ１ａの電位差は、スリットＳＬ１を設けることによって大きくなる。
ここで、ソースパッドＰＤＳ２の電位をソースパッドＰＤＳ１ａの電位よりも高くすることは、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を小さくすることにつながる。
例えば、ゲートパッドＰＤＧに所定のゲート電圧が印加され、半導体チップＣＰ１の裏面電極ＢＥに供給されるドレイン電圧（電源電位ＶＩＮ）が１２Ｖであり、かつ、ソースパッドＰＤＳ１ａの電位が１０Ｖである場合を仮定する。そのとき、もしもソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間に電位差が無ければ、ソースパッドＰＤＳ２の電位も、ソースパッドＰＤＳ１ａの電位と同じ１０Ｖになる。しかしながら、ゲート電圧がある程度大きく、かつ、スリットＳＬ１を設けた場合は、上述のようにケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間に電位差が生じるため、ソースパッドＰＤＳ２の電位は、ソースパッドＰＤＳ１ａの電位（１０Ｖ）よりも高くなり、例えば１０．２Ｖになる。裏面電極ＢＥに供給されるドレイン電圧とトレンチゲート電極ＴＧに供給されるゲート電圧は変えずに、ソースパッドＰＤＳ１ａの電位が１０Ｖの場合と１０．２Ｖの場合とで、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を比較すると、次にようになる。すなわち、ソースパッドＰＤＳ１ａの電位が１０Ｖの場合にセンスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）よりも、ソースパッドＰＤＳ１ａの電位が１０．２Ｖの場合にセンスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）の方が小さくなる。これは、ゲート電圧が同じであれば、ソース・ドレイン間の電圧（電位差）が小さい方が、ソース・ドレイン間に流れる電流は小さくなるからである。
このため、半導体チップＣＰ１（スリットＳＬ１を設けた場合）と半導体チップＣＰ１０１（スリットＳＬ１を設けなかった場合）とを比べると、半導体チップＣＰ１の方が、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときのソースパッドＰＤＳ２とソースパッドＰＤＳ１ａとの間の電位差を大きくすることができる。従って、半導体チップＣＰ１と半導体チップＣＰ１０１とを比べると、半導体チップＣＰ１の方が、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときに、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を小さくすることができる。一方、トレンチゲート電極ＴＧに供給されるゲート電圧が小さいときには、スリットＳＬ１の有無にかかわらず、ソースパッドＰＤＳ２とソースパッドＰＤＳ１ａとの間に電位差はほとんど発生しないため、ゲート電圧が小さいときにセンスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）は、半導体チップＣＰ１と半導体チップＣＰ１０１とで、ほぼ同じである。
従って、ゲート電圧が小さいときにセンスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）は、半導体チップＣＰ１（スリットＳＬ１を設けた場合）と半導体チップＣＰ１０１（スリットＳＬ１を設けなかった場合）とで同じであるが、ゲート電圧が大きいときにセンスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）は、半導体チップＣＰ１０１よりも半導体チップＣＰ１の方が小さくなる。
このように、スリットＳＬ１を設けることは、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときに、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を減少させるように作用する。センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を減少させることは、センス比（ＩＰＷ／ＩＳＥ）を大きくすることにつながる。このため、スリットＳＬ１を設けることは、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときのセンス比（ＩＰＷ／ＩＳＥ）を増加させるように作用する。
図１７は、本実施の形態の半導体チップＣＰ１の電流センス特性を示すグラフである。図１７のグラフの横軸は、トレンチゲート電極ＴＧに供給されるゲート電圧（より特定的にはゲート・ソース間電圧）に対応し、図１７のグラフの縦軸は、センス比に対応している。なお、図１７のグラフには、比較のために、検討例の半導体チップＣＰ１０１の電流センス特性（上記図１４のグラフに対応するもの）を、点線で示してある。
検討例の半導体チップＣＰ１０１の場合、上述のように、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときには、上述した斜め方向の電流ＩＰ２，ＩＳ２が発生し、その影響はメインＭＯＳ領域ＲＧ１よりもセンスＭＯＳ領域ＲＧ２で相対的に大きくなる。このため、上記半導体チップＣＰ１０１の場合、上記図１４（あるいは図１７の点線のグラフ）に示されるように、ゲート電圧が小さいときのセンス比ＳＲに比べて、ゲート電圧が大きいときのセンス比ＳＲが小さくなってしまう。
それに対して、本実施の形態では、スリットＳＬ１を設けることにより、スリットＳＬ１を設けなかった場合（検討例の半導体チップＣＰ１０１の場合）に比べて、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときにセンスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を減少させることができ、それによって、ゲート電圧が大きいときのセンス比ＳＲを増加させることができる。従って、図１７に示されるように、本実施の形態のようにスリットＳＬ１を設けることにより、センス比のゲート電圧に対する依存性を抑制することができ、ゲート電圧に依存せず、ほぼ一定のセンス比を得ることができる。
つまり、トレンチゲート電極ＴＧに供給されるゲート電圧が小さいときには、上述した斜め方向の電流ＩＰ２，ＩＳ２はほとんど発生せず、かつ、ソースパッドＰＤＳ２とソースパッドＰＤＳ１ａとの間に電位差はほとんど発生しないため、ゲート電圧が小さいときのセンス比ＳＲは、チャネル幅の比（ＷＰ／ＷＳ）とほぼ同じ値とすることができる。一方、トレンチゲート電極ＴＧに供給されるゲート電圧が大きいときには、上述した斜め方向の電流ＩＳ２による電流増加がセンスＭＯＳ領域ＲＧ２において顕著に発生するが、その電流増加を、スリットＳＬ１を設けたことによるセンスＭＯＳＦＥＴ２の電流（ＩＳＥ）の減少によって相殺することができる。このため、ゲート電圧が大きいときのセンス比ＳＲも、チャネル幅の比（ＷＰ／ＷＳ）に近い値にすることができる。従って、センス比のゲート電圧に対する依存性を抑制することができ、ゲート電圧に依存せず、ほぼ一定のセンス比を得ることができる。
このように、スリットＳＬ１を設けた場合（本実施の形態の半導体チップＣＰ１）と、スリットＳＬ１を設けなかった場合（検討例の半導体チップＣＰ１０１）とを比べると、スリットＳＬ１を設けた場合（半導体チップＣＰ１）の方が、センス比のゲート電圧に対する依存性を抑制することができる。
従って、本実施の形態では、スリットＳＬ１を設けたことにより、センス比のゲート電圧に対する依存性を抑制することができるため、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を利用してパワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）を間接的に検出する際に、検出誤差が生じるのを抑制または防止することができる。すなわち、ゲート電圧にかかわらず、センスＭＯＳＦＥＴ２に流れる電流（ＩＳＥ）を利用してパワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）を、より正確に検出することができる。これにより、半導体チップＣＰ１の性能を向上させることができる。また、半導体チップＣＰ１の信頼性を向上させることができる。また、半導体チップＣＰ１を用いた電子装置の性能や信頼性を向上させることができる。
図１８は、パワーＭＯＳＦＥＴ１をターンオンしたときのタイミングチャートを示すグラフである。
図１８に示される５つのグラフのうち、一番上のグラフは、上記制御回路部ＣＬＣから上記ドライバ回路ＤＲへの入力電圧（制御信号）を示すグラフに対応し、上から二番目のグラフは、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂの出力電圧に対応し、上から三番目のグラフは、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂの出力電流に対応している。また、図１８に示される５つのグラフのうち、上から四番目のグラフは、上記ドライバ回路ＤＲからゲートパッドＰＤＧに入力されるゲート電圧に対応し、一番下のグラフは、センス電圧（上記端子ＴＥ１の電圧）に対応している。
パワーＭＯＳＦＥＴ１をターンオンしたときの初期時間（図１８に示されるマスク時間ＭＳＫ）は、上記端子ＴＥ１の電圧（センス電圧）がモニタ（出力）されないように、マスク処理をしている。図１８に示される５つのグラフのうち、一番下のグラフからわかるように、パワーＭＯＳＦＥＴ１をターンオンしてから、所定のマスク時間ＭＳＫが経過した後に、センス電圧がアクティブになり、センス電圧のモニタが可能になり、それによって、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）の間接的なモニタが可能になる。
一般に、パワーＭＯＳＦＥＴの駆動では、スイッチングノイズの低減のため、スロースイッチングが望まれる。スロースイッチングでは、ゲート電圧の電圧上昇速度が遅いため、ゲート電圧が飽和電圧値に達する前に、センス電圧のモニタを開始することが望まれる。
しかしながら、上記図１４のようにセンス比のゲート電圧に対する依存性が存在する場合には、所定のマスク時間ＭＳＫが経過してからゲート電圧が飽和電圧値に達するまでの期間においては、センス比が変化するため、センス電圧は、出力電流（ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂの出力電流）に比例した値にはならなくなる。これは、所定のマスク時間ＭＳＫが経過してからゲート電圧が飽和電圧値に達するまでの期間において、センス電圧のモニタによる、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）の間接的なモニタに、誤差が生じることを意味する。
それに対して、本実施の形態では、スリットＳＬ１を設けたことにより、上記図１７のようにセンス比のゲート電圧に対する依存性を抑制することができる。このため、所定のマスク時間ＭＳＫが経過してからゲート電圧が飽和電圧値に達するまでの期間においても、センス比はほぼ一定になるため、センス電圧は、出力電流（ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂの出力電流）に比例した値になる。これにより、所定のマスク時間ＭＳＫが経過してからゲート電圧が飽和電圧値に達するまでの期間においても、センス電圧のモニタによる、パワーＭＯＳＦＥＴ１に流れる電流（ＩＰＷ）の間接的なモニタを、誤差を少なくしてより正確に行うことができるようになる。
＜スリットの形成位置について＞
次に、スリットＳＬ１の形成位置について説明する。
図１９は、半導体チップＣＰ１のチップレイアウトを示す平面図であり、上記図３や図１６に対応するものである。上記図３や図１６と同様に、図１９においても、半導体チップＣＰ１における金属層（ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２）の平面レイアウトが示されている。但し、上記図３では、金属層にハッチングを付していたが、図１９では、金属層にハッチングを付していない。また、上記図３や図１６では、ボンディングパッドの位置を点線で示していたが、図１９では、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置を実線で示してある。また、図１９では、平面視におけるソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の領域ＲＧ４を、ドットハッチングを付して示してある。また、図１９では、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間の最短経路を、符号ＳＴＫを付した太線で示してある。なお、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間の最短経路ＳＴＫは、平面視において、ケルビンパッドＰＤＫにおける最もソースパッドＰＤＳ１ａに近い部分と、ソースパッドＰＤＳ１ａにおける最もケルビンパッドＰＤＫに近い部分とを、直線で結ぶ経路である。
上述のように、スリットＳＬ１は、ゲート電圧が大きいときにソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとに電位差を生じさせるために、設けている。このため、スリットＳＬ１を設けない場合に比べて、スリットＳＬ１を設けた場合の方が、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗が増大するように、スリットＳＬ１を形成する必要がある。従って、スリットＳＬ１は、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路を阻害する（遮る、邪魔する）ように、形成する。
具体的には、平面視において、スリットＳＬ１の少なくとも一部は、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間に配置されている。すなわち、図１９において、平面視で、スリットＳＬ１の少なくとも一部は、ドットのハッチングを付した領域ＲＧ４内に配置されている。これにより、スリットＳＬ１を設けない場合に比べて、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗を増大させることができる。
すなわち、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の領域ＲＧ４は、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路として機能する可能性がある。このため、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の領域ＲＧ４にスリットＳＬ１の少なくとも一部が配置されるように、スリットＳＬ１を設けることで、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路をスリットＳＬ１によって阻害することができる。これにより、スリットＳＬ１を設けたことで、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗を増大させることができ、ゲート電圧が大きいときにソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとに電位差を生じさせることができるため、上述のように、センス比のゲート電圧に対する依存性を抑制することができるようになる。
また、平面視において、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の最短経路（ＳＴＫ）は、スリットＳＬ１によって遮断されていることが好ましい。すなわち、図１９において、平面視で、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の最短経路ＳＴＫを、スリットＳＬ１が横切っていることが好ましい。言い換えると、平面視において、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の最短経路ＳＴＫに、スリットＳＬ１が交差していることが好ましい。つまり、平面視において、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の最短経路ＳＴＫに、スリットＳＬ１の一部が重なっていることが好ましい。これにより、スリットＳＬ１を設けない場合に比べて、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗を、より的確に増大させることができる。
すなわち、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の最短経路ＳＴＫが、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路として最も機能しやすい。このため、平面視において、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の最短経路ＳＴＫが、スリットＳＬ１によって遮断されるように、スリットＳＬ１を設けることで、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路をスリットＳＬ１によって、より効果的に阻害することができる。これにより、スリットＳＬ１を設けたことで、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗をより的確に増大させることができ、ゲート電圧が大きいときにソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとに電位差をより的確に生じさせることができるため、上述のように、センス比のゲート電圧に対する依存性を、より的確に抑制することができるようになる。
また、平面視において、スリットＳＬ１は、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂよりケルビンパッドＰＤＫに近くなるように配置されていることが、より好ましい。すなわち、スリットＳＬ１とケルビンパッドＰＤＫとの距離（間隔、最小間隔）は、スリットＳＬ１とソースパッドＰＤＳ１ａとの距離（間隔、最小間隔）やスリットＳＬ１とソースパッドＰＤＳ１ｂとの距離（間隔、最小間隔）よりも、小さいことがより好ましい。これにより、スリットＳＬ１の面積を抑止しながら、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗を増大させることができる。
すなわち、ケルビンパッドＰＤＫは、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂに比べて平面寸法（面積）が小さい。このため、図１９からも分かるように、ソースパッドＰＤＳ１ａに近くなるようにスリットＳＬ１を形成するよりも、ケルビンパッドＰＤＫに近くなるようにスリットＳＬ１を形成した方が、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路を阻害するのに要するスリットＳＬ１の長さが、短くて済む。このため、平面視において、スリットＳＬ１を、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂよりケルビンパッドＰＤＫに近くなるように配置することにより、スリットＳＬ１の面積を抑止しながら、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗を増大させることができる。スリットＳＬ１の面積を抑止することで、スリットＳＬ１を設けたことに伴うパワーＭＯＳＦＥＴ１のチャネル幅（合計のチャネル幅）の減少を抑制することができる。これにより、パワーＭＯＳＦＥＴ１のオン抵抗（オン電圧）を抑制することができる。
また、半導体チップＣＰ１において、負荷ＬＯＤに接続するソースパッド（パワーＭＯＳＦＥＴ１のソースパッド）が複数存在する場合がある。上記図２〜図４の場合は、負荷ＬＯＤに接続するソースパッド（パワーＭＯＳＦＥＴ１のソースパッド）は、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂの２つ設けられている。そのような場合は、負荷ＬＯＤに接続する複数のソースパッド（ここではソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ）のうちの最もケルビンパッドＰＤＫに近いソースパッド（ここではソースパッドＰＤＳ１ａ）と、ケルビンパッドＰＤＫとの間に、スリットＳＬ１の少なくとも一部が配置されるようにすることが好ましい。また、負荷ＬＯＤに接続する複数のソースパッド（ここではソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ）のうちの最もケルビンパッドＰＤＫに近いソースパッドと、ケルビンパッドＰＤＫとの間の最短経路を、スリットＳＬ１によって遮断することが、好ましい。これにより、負荷ＬＯＤに接続する複数のソースパッド（ここではソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ）とケルビンパッドＰＤＫとの間の電流経路の抵抗を、効率的に増大させることができる。
すなわち、負荷ＬＯＤに接続するソースパッドが複数存在する場合、スリットＳＬ１を設けなければ、そのうちの最もケルビンパッドＰＤＫに近いソースパッド（ここではソースパッドＰＤＳ１ａ）と、ケルビンパッドＰＤＫとの間の経路が、主とした電流経路となる。このため、負荷ＬＯＤに接続する複数のソースパッド（ここではソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ）のうちの最もケルビンパッドＰＤＫに近いソースパッド（ここではソースパッドＰＤＳ１ａ）と、ケルビンパッドＰＤＫとの間の電流経路をスリットＳＬ１によって阻害するように、スリットＳＬ１を設けることが好ましい。これにより、負荷ＬＯＤに接続する複数のソースパッド（ここではソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ）とケルビンパッドＰＤＫとの間の電流経路の抵抗を、効率的に増大させることができる。
また、負荷ＬＯＤに接続する複数のソースパッド（ＰＤＳ１ａ，ＰＤＳ１ｂ）のうちの最もケルビンパッドＰＤＫに近いソースパッド（ＰＤＳ１ａ）とケルビンパッドＰＤＫとの間の最短経路だけでなく、それ以外のソースパッド（ＰＤＳ１ｂ）とケルビンパッドＰＤＫとの間の最短経路を、スリットＳＬ１によって遮断することもできる。これにより、負荷ＬＯＤに接続する複数のソースパッド（ＰＤＳ１ａ，ＰＤＳ１ｂ）とケルビンパッドＰＤＫとの間の電流経路の抵抗を、より確実に増大させることができる。
また、スリットＳＬ１の幅（スリットＳＬ１の延在方向に略垂直な方向の幅）は、小さすぎると加工が難しくなり、大きすぎると、スリットＳＬ１の面積が大きくなって、パワーＭＯＳＦＥＴ１のチャネル幅（合計のチャネル幅）が減少してしまう。この観点で、スリットＳＬ１の幅は、２μｍ〜１００μｍ程度が好ましい。なお、スリットＳＬ１の幅は、半導体基板ＳＢの主面に平行でかつスリットＳＬ１の延在方向に略垂直な方向におけるスリットＳＬ１の寸法（幅）に対応している。
（実施の形態２）
本実施の形態２は、上記実施の形態１の変形例に対応している。
図２０は、半導体チップＣＰ１のチップレイアウトを示す平面図であり、上記図４に対応するものである。上記図４と同様に、図２０においても、半導体チップＣＰ１におけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置を点線で示してある。
本実施の形態２の半導体チップＣＰ１が、上記実施の形態１の半導体チップＣＰ１と相違しているのは、以下の点である。
本実施の形態２の半導体チップＣＰ１においては、スリットＳＬ１の下方は、非アクティブ領域（ＮＡＣ）となっている。すなわち、パワーＭＯＳＦＥＴ１は、半導体基板ＳＢの主面のメインＭＯＳ領域ＲＧ１に形成されて互いに並列に接続された複数の単位トランジスタセルにより形成されているが、本実施の形態２の半導体チップＣＰ１においては、上記半導体基板ＳＢの主面において、スリットＳＬ１の下方には、単位トランジスタセルは形成されていない。例えば、上記半導体基板ＳＢの主面において、スリットＳＬ１の下方には、上記ｐ型半導体領域（ｐ型ボディ領域）ＰＲ１がほぼ全体にわたって形成されており、ソース用のｎ＋型半導体領域ＮＲは形成されていない。
一方、上記実施の形態１の半導体チップＣＰ１においては、上記図４からも分かるように、スリットＳＬ１の下方もメインＭＯＳ領域ＲＧ１（アクティブ領域）の一部となっており、上記半導体基板ＳＢの主面において、スリットＳＬ１の下方にも、単位トランジスタセルが形成されている。
つまり、半導体基板ＳＢの主面において、スリットＳＬ１の下方にも、単位トランジスタセルが形成されているか、形成されていないかが、本実施の形態２の半導体チップＣＰ１と上記実施の形態１の半導体チップＣＰ１の相違点である。他の構成は、本実施の形態２の半導体チップＣＰ１も、上記実施の形態１の半導体チップＣＰ１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
上記実施の形態１のように、半導体基板ＳＢの主面においてスリットＳＬ１の下方にも単位トランジスタセルが形成されている場合には、ソース電極ＥＳ１にスリットＳＬ１を設ける仕様変更で対応することができるため、半導体チップの設計が容易で、汎用性が高い。なお、スリットＳＬ１の下方に配置された単位トランジスタセルのソースは、ソース電極ＥＳ１に接続することが難しい。このため、スリットＳＬ１の下方に配置された単位トランジスタセルは、パワーＭＯＳＦＥＴ１を構成する単位トランジスタセルとしては使用せずに、フローティング状態とすることができる。
一方、本実施の形態２のように、半導体基板ＳＢの主面においてスリットＳＬ１の下方に単位トランジスタセルが形成されていない場合には、スリットＳＬ１の下方に、フローティング状態の単位トランジスタセルが形成されずに済むため、静電破壊に対する耐量をできるだけ向上させるという観点では、有利である。
なお、本実施の形態２の技術思想は、後述の実施の形態３〜９に適用することもできる。
（実施の形態３）
本実施の形態３は、上記実施の形態１の変形例に対応している。
図２１は、半導体チップＣＰ１のチップレイアウトを示す平面図であり、上記図３に対応するものである。上記図３と同様に、図２１においても、半導体チップＣＰ１における金属層（ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２）をハッチングを付して示し、また、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置を点線で示してある。
上記実施の形態１では、上記図３に示されるように、スリットＳＬ１はＸ方向に延在していたが、本実施の形態３では、図２１に示されるように、スリットＳＬ１はＹ方向に延在している。
本実施の形態３の場合も、図２１に示されるように、平面視において、スリットＳＬ１の少なくとも一部は、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間に配置されている。これにより、スリットＳＬ１を設けない場合に比べて、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗を増大させることができる。また、平面視において、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の最短経路が、スリットＳＬ１によって遮断されていることにより、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗を、より的確に増大させることができる。また、平面視において、スリットＳＬ１は、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂよりケルビンパッドＰＤＫに近くなるように配置されていることにより、スリットＳＬ１の面積を抑止しながら、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗を増大させることができる。
（実施の形態４）
本実施の形態４は、上記実施の形態１の変形例に対応している。
図２２は、半導体チップＣＰ１のチップレイアウトを示す平面図であり、上記図３に対応するものである。上記図３と同様に、図２２においても、半導体チップＣＰ１における金属層（ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ１，ＥＳ２）をハッチングを付して示し、また、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置を点線で示してある。
上記実施の形態１では、上記図３に示されるように、スリットＳＬ１はＸ方向に延在し、上記実施の形態３では、図２１に示されるように、スリットＳＬ１はＹ方向に延在していた。
それに対して、本実施の形態４では、図２２に示されるように、平面視において、ケルビンパッドＰＤＫは、半導体チップＣＰ１の角部ＫＤ１以外の角部ＫＤ２，ＫＤ３，ＫＤ４よりも角部ＫＤ１に近くなるように配置され、半導体チップＣＰ１の角部ＫＤ１を形成する二辺（ＨＮ１，ＨＮ２）とスリットＳＬ１とによりケルビンパッドＰＤＫが囲まれるように、スリットＳＬ１が形成されている。
すなわち、図２〜図４の場合は、平面視において、ケルビンパッドＰＤＫは、半導体チップＣＰ１の主面の４つの角部ＫＤ１，ＫＤ２，ＫＤ３，ＫＤ４のうちの角部ＫＤ１の近傍に配置されている。そして、平面視において、半導体チップＣＰ１の４つの辺ＨＮ１，ＨＮ２，ＨＮ３，ＨＮ４のうちの角部ＫＤ１を形成する２つの辺ＨＮ１，ＨＮ２と、ケルビンパッドＰＤＫに沿うようにＸ方向およびＹ方向に延在するスリットＳＬ１とによって、ケルビンパッドＰＤＫが囲まれた状態になっている。但し、ケルビンパッドＰＤＫは、半導体チップＣＰ１の二辺（ＨＮ１，ＨＮ２）とスリットＳＬ１とにより完全に囲まれているわけではなく、ケルビンパッドＰＤＫを構成するソース電極ＥＳ１とソースパッドＰＤＳ１ａを構成するソース電極ＥＳ１とは、分離されておらず、繋がっている。このため、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間の導電経路は確保することができる。
本実施の形態４では、半導体チップＣＰ１の二辺（ＨＮ１，ＨＮ２）とスリットＳＬ１とによりケルビンパッドＰＤＫが囲まれるように、スリットＳＬ１を形成したことにより、スリットＳＬ１の長さ（面積）を抑止しながら、ソースパッドＰＤＳ１ａとケルビンパッドＰＤＫとの間の電流経路の抵抗を、効率的に増大させることができる。このため、スリットＳＬ１の長さ（面積）を抑止することで、スリットＳＬ１を設けたことに伴うパワーＭＯＳＦＥＴ１のチャネル幅（合計のチャネル幅）の減少を抑制することができ、パワーＭＯＳＦＥＴ１のオン抵抗（オン電圧）を抑制することができる。
（実施の形態５）
本実施の形態５は、上記実施の形態１の変形例に対応している。
図２３〜図２５は、半導体チップＣＰ１のチップレイアウトを示す平面図であり、上記図２〜図４にそれぞれ対応するものである。なお、図２４では、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ｂとの間の最短経路を、符号ＳＴＫ１を付した二点鎖線で示してある。
本実施の形態５では、図２４に示されるように、ソース電極ＥＳ１に設けたスリットＳＬ１によって、ソース電極ＥＳ１が２つに分割されている。すなわち、ソース電極ＥＳ１が、スリットＳＬ１によって、ソース電極ＥＳ１ａとソース電極ＥＳ１ｂとに分割されている。ソース電極ＥＳ１ａとソース電極ＥＳ１ｂとは、互いに分離されており、間にスリットＳＬ１が介在している。
図２３〜図２５の場合、ソース用開口部ＯＰＳ１ａは、ソース電極ＥＳ１ａ上に配置され、ソース用開口部ＯＰＳ１ａから露出するソース電極ＥＳ１ａによって、ソースパッドＰＤＳ１ａが形成されている。また、ソース用開口部ＯＰＳ１ｂは、ソース電極ＥＳ１ｂ上に配置され、ソース用開口部ＯＰＳ１ｂから露出するソース電極ＥＳ１ｂによって、ソースパッドＰＤＳ１ｂが形成されている。また、ケルビン用開口部ＯＰＫは、ソース電極ＥＳ１ｂ上に配置され、ケルビン用開口部ＯＰＫから露出するソース電極ＥＳ１ｂによって、ケルビンパッドＰＤＫが形成されている。
図２３〜図２５の場合、ソース電極ＥＳ１が、スリットＳＬ１によって、ソース電極ＥＳ１ａとソース電極ＥＳ１ｂとに分割され、ケルビンパッドＰＤＫはソース電極ＥＳ１ｂによって形成され、ソースパッドＰＤＳ１ａはソース電極ＥＳ１ａによって形成されているため、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａとの間には、ソース電極を通じた導電経路は形成されない。
ケルビンパッドＰＤＫはソース電極ＥＳ１ｂによって形成され、ソースパッドＰＤＳ１ｂもソース電極ＥＳ１ｂによって形成されているため、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ｂとの間には、ソース電極ＥＳ１ｂを通じた導電経路が形成される。このため、スリットＳＬ１によってソース電極ＥＳ１をソース電極ＥＳ１ａとソース電極ＥＳ１ｂとに分割する場合も、ゲート電圧が大きいときにソースパッドＰＤＳ１ｂとケルビンパッドＰＤＫとに電位差が生じるように、ソースパッドＰＤＳ１ｂとケルビンパッドＰＤＫとの間の電流経路の抵抗が増大するように、スリットＳＬ１を形成することが好ましい。
このため、本実施の形態５の場合も、図２４に示されるように、平面視において、スリットＳＬ１の少なくとも一部は、ソースパッドＰＤＳ１ｂとケルビンパッドＰＤＫとの間に配置されている。これにより、ソースパッドＰＤＳ１ｂとケルビンパッドＰＤＫとの間の電流経路の抵抗を増大させることができる。また、平面視において、ソースパッドＰＤＳ１ｂとケルビンパッドＰＤＫとの間の最短経路ＳＴＫ１が、スリットＳＬ１によって遮断されていることにより、ソースパッドＰＤＳ１ｂとケルビンパッドＰＤＫとの間の電流経路の抵抗を、より的確に増大させることができる。
また、ソースパッドＰＤＳ１ａを形成するソース電極ＥＳ１ａと、ソースパッドＰＤＳ１ｂを形成するソース電極ＥＳ１ｂとが、スリットＳＬ１によって分離されているため、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂにそれぞれ接続した上記ワイヤＷＡの断線を、検出しやすくなる。
（実施の形態６）
本実施の形態６では、上記実施の形態１〜５の半導体チップＣＰ１と他の半導体チップＣＰ２との接続例について説明する。図２６は、半導体チップＣＰ１と半導体チップＣＰ２との接続構造を示す平面図である。
図２６に示される半導体チップＣＰ１は、上記実施の形態１〜５のいずれかの半導体チップＣＰ１に対応している。図２６に示される半導体チップＣＰ２には、上記電流検出回路部ＤＫＣの一部または全部と、上記ドライバ回路ＤＲとが内蔵されている。上記電流検出回路部ＤＫＣのうち、少なくとも演算増幅器ＡＭＰ１は、半導体チップＣＰ２に内蔵されている。また、上記制御回路部ＣＬＣの一部または全部を、半導体チップＣＰ２が更に内蔵していてもよい。
図２６に示されるように、半導体チップＣＰ２は、パッドＰＤ２ａ，ＰＤ２ｂ，ＰＤ２ｃを含む複数のパッド（パッド電極）ＰＤ２を有している。半導体チップＣＰ１のケルビンパッドＰＤＫは、導電性の接続部材ＢＷを介して、半導体チップＣＰ２のパッドＰＤ２ａに電気的に接続され、半導体チップＣＰ１のソースパッドＰＤＳ２は、導電性の接続部材ＢＷを介して、半導体チップＣＰ２のパッドＰＤ２ｂに電気的に接続されている。半導体チップＣＰ１のゲートパッドＰＤＧは、導電性の接続部材ＢＷを介して、半導体チップＣＰ２のパッドＰＤ２ｃに電気的に接続されている。接続部材ＢＷは、例えばボンディングワイヤである。半導体チップＣＰ１のソースパッドＰＤＳ１ａ，ＰＤＳ１ｂは、上記負荷ＬＯＤに電気的に接続されるため、半導体チップＣＰ２とは接続されていない。
半導体チップＣＰ２において、パッドＰＤ２ａは、半導体チップＣＰ２内に形成された演算増幅器ＡＭＰ１の２つの入力ノードのうちの一方に、半導体チップＣＰ２の内部配線を介して電気的に接続され、パッドＰＤ２ａは、その演算増幅器ＡＭＰ１の２つの入力ノードのうちの他方に、半導体チップＣＰ２の内部配線を介して電気的に接続されている。また、パッドＰＤ２ｃは、半導体チップＣＰ２内に形成されたドライバ回路ＤＲに、半導体チップＣＰ２の内部配線を介して電気的に接続されている。
このため、半導体チップＣＰ１のケルビンパッドＰＤＫは、接続部材ＢＷ、半導体チップＣＰ２のパッドＰＤ２ａ、および半導体チップＣＰ２の内部配線を介して、演算増幅器ＡＭＰ１の一方の入力ノードに電気的に接続されている。また、半導体チップＣＰ１のソースパッドＰＤＳ２は、接続部材ＢＷ、半導体チップＣＰ２のパッドＰＤ２ｂ、および半導体チップＣＰ２の内部配線を介して、演算増幅器ＡＭＰ１の他方の入力ノードに電気的に接続されている。これにより、演算増幅器ＡＭＰ１を含む上記電流検出回路部ＤＫＣによって、半導体チップＣＰ１のケルビンパッドＰＤＫの電位と半導体チップＣＰ１のソースパッドＰＤＳ２の電位とを互いに等しくなるように制御しながら、センスＭＯＳＦＥＴ２の電流を検出することができる。
（実施の形態７）
図２７〜図３０は、本実施の形態７の半導体チップＣＰ１のチップレイアウトを示す平面図であり、上記図２〜図４および図１９にそれぞれ対応するものである。
上記図２と同様に、図２７においても、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）にハッチングを付してある。また、上記図３と同様に、図２８においても、半導体チップＣＰ１における金属層（ゲート電極ＥＧ、ゲート配線ＥＧＷ、ソース電極ＥＳ１，ＥＳ２および配線Ｗ１）をハッチングを付して示し、また、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置を点線で示してある。また、上記図４と同様に、図２９においても、半導体チップＣＰ１におけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（ゲートパッドＰＤＧ、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ、ソースパッドＰＤＳ２、およびケルビンパッドＰＤＫ）の位置を点線で示してある。また、上記図１９と同様に、図３０においても、半導体チップＣＰ１における金属層（ゲート電極ＥＧ、ゲート配線ＥＧＷ、ソース電極ＥＳ１，ＥＳ２および配線Ｗ１）の平面レイアウトを示すとともに、平面視におけるソースパッドＰＤＳ１ａと接続部ＳＺ１との間の領域ＲＧ５ａと、ソースパッドＰＤＳ１ｂと接続部ＳＺ１との間の領域ＲＧ５ｂとに、ドットハッチングを付して示してある。また、図３０では、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の最短経路を、符号ＳＴＫ２ａを付した太線で示し、ソースパッドＰＤＳ１ｂと接続部ＳＺ１との間の最短経路を、符号ＳＴＫ２ｂを付した太線で示してある。
上記実施の形態１〜６の場合は、ケルビンパッドＰＤＫは、ソース電極ＥＳ１により形成されており、従って、ケルビンパッドＰＤＫは、メインＭＯＳ領域ＲＧ１の上方に配置されていた。すなわち、平面視において、ケルビンパッドＰＤＫは、メインＭＯＳ領域ＲＧ１に内包される位置に配置されていた。
それに対して、本実施の形態７の場合は、ケルビンパッドＰＤＫは、メインＭＯＳ領域ＲＧ１の上方には配置されておらず、平面視において、ケルビンパッドＰＤＫは、メインＭＯＳ領域ＲＧ１とは異なる位置に配置されている。すなわち、平面視において、ケルビンパッドＰＤＫは、メインＭＯＳ領域ＲＧ１に重なっていない。このため、ケルビンパッドＰＤＫは、ソース電極ＥＳ１ではなく、ケルビンパッドＰＤＫを形成するための電極（ケルビン電極、ソース電極）ＥＫにより形成されている。電極ＥＫは、配線Ｗ１を介してソース電極ＥＳ１と電気的に接続されている。
すなわち、本実施の形態７の場合は、ケルビンパッドＰＤＫを形成するための電極ＥＫを、メインＭＯＳ領域ＲＧ１やセンスＭＯＳ領域ＲＧ２とは異なる平面位置に形成しておき、この電極ＥＫに平面視で内包される位置にケルビン用開口部ＯＰＫを設け、ケルビン用開口部ＯＰＫから露出する電極ＥＫによって、ケルビンパッドＰＤＫを形成している。そして、電極ＥＫとソース電極ＥＳ１とを配線（接続配線）Ｗ１でつなぐことにより、ケルビンパッドＰＤＫを、電極ＥＫおよび配線Ｗ１を介して、ソース電極ＥＳ１に電気的に接続している。電極ＥＫおよび配線Ｗ１は、ソース電極ＥＳ１と一体的に形成されており、電極ＥＫとソース電極ＥＳ１との間に配線Ｗ１が介在している。配線Ｗ１の幅は、電極ＥＫの幅よりも小さい。電極ＥＫおよび配線Ｗ１は、ソース電極ＥＳ１、ソース電極ＥＳ２、ゲート電極ＥＧおよびゲート配線ＥＧＷと同層に形成されている。すなわち、共通の導電体膜（ＣＤ）をパターニングすることにより、ゲート電極ＥＧ、ゲート配線ＥＧＷ、ソース電極ＥＳ１、ソース電極ＥＳ２、電極ＥＫおよび配線Ｗ１が形成されている。
また、本実施の形態７の場合も、ソース電極ＥＳ１にスリットＳＬ１を設けており、このスリットＳＬ１の役割は、上記実施の形態１〜６の場合と同様である。すなわち、スリットＳＬ１を形成したことにより、ケルビンパッドＰＤＫとソースパッドＰＤＳ１ａ，ＰＤＳ１ｂとの間の電流経路の抵抗を大きくし、それによって、ゲート電圧が大きいときにソースパッドＰＤＳ１ａ，ＰＤＳ１ｂとケルビンパッドＰＤＫとに電位差を生じさせることができる。これにより、上記実施の形態１で説明したように、センス比のゲート電圧に対する依存性を抑制することができる。すなわち、スリットＳＬ１を設けることの効果については、本実施の形態７の場合も、上記実施の形態１で説明したものと同様である。
但し、本実施の形態７の場合は、スリットＳＬ１の形成位置についての考え方が、上記実施の形態１の場合と若干相違している。
すなわち、本実施の形態７の場合は、ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１の上方には配置されているが、電極ＥＫおよび配線Ｗ１は、メインＭＯＳ領域ＲＧ１の上方には配置されておらず、平面視において、メインＭＯＳ領域ＲＧ１とは異なる位置に配置されている。このため、ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ１に流れる電流の経路になるが、電極ＥＫおよび配線Ｗ１は、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ１に流れる電流の経路とはならない。
このため、本実施の形態７の場合は、スリットＳＬ１を設けない場合に比べて、スリットＳＬ１を設けた場合の方が、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと接続部ＳＺ１との間の電流経路の抵抗が増大するように、スリットＳＬ１を形成する。ここで、接続部ＳＺ１は、配線Ｗ１とソース電極ＥＳ１との接続部（接続箇所）である。スリットＳＬ１を設けることで、配線Ｗ１とソース電極ＥＳ１との接続部ＳＺ１と、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと、の間の電流経路の抵抗を増大させることにより、ゲート電圧が大きいときにソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと接続部ＳＺ１とに電位差を生じさせ、それによって、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂとケルビンパッドＰＤＫとに電位差を生じさせることができる。これにより、上記実施の形態１で説明したように、センス比のゲート電圧に対する依存性を抑制することができる。
このため、本実施の形態７の場合は、スリットＳＬ１は、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと接続部ＳＺ１との間の電流経路を阻害するように形成する。なお、図２８の場合は、スリットＳＬ１を２つ（スリットＳＬ１ａ，ＳＬ１ｂ）設けている。すなわち、接続部ＳＺ１とソースパッドＰＤＳ１ａとの間の電流経路の抵抗を増大させるために、スリットＳＬ１ａを設け、接続部ＳＺ１とソースパッドＰＤＳ１ｂとの間の電流経路の抵抗を増大させるために、スリットＳＬ１ｂを設けている。このため、上記実施の形態１で行った、「＜スリットの形成位置について＞」に関する説明は、「ケルビンパッドＰＤＫ」を「接続部ＳＺ１」に読み替えることで、本実施の形態７にも適用することができる。その一部を再度説明すると、次のようになる。
すなわち、平面視において、スリットＳＬ１ａの少なくとも一部は、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間に配置されていることが好ましい。すなわち、図３０において、平面視で、スリットＳＬ１ａの少なくとも一部は、ドットのハッチングを付した領域ＲＧ５ａ内に配置されていることが好ましい。これにより、スリットＳＬ１ａを設けない場合に比べて、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の電流経路の抵抗を増大させることができる。また、平面視において、スリットＳＬ１ｂの少なくとも一部は、ソースパッドＰＤＳ１ｂと接続部ＳＺ１との間に配置されている。すなわち、図３０において、平面視で、スリットＳＬ１ｂの少なくとも一部は、ドットのハッチングを付した領域ＲＧ５ｂ内に配置されている。これにより、スリットＳＬ１ｂを設けない場合に比べて、ソースパッドＰＤＳ１ｂと接続部ＳＺ１との間の電流経路の抵抗を増大させることができる。なぜなら、領域ＲＧ５ａは、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の電流経路として機能する可能性があるため、その領域ＲＧ５ａにスリットＳＬ１ａの少なくとも一部が配置されるように、スリットＳＬ１ａを設けることで、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の電流経路をスリットＳＬ１ａによって阻害することができるからである。領域ＲＧ５ｂおよびスリットＳＬ１ｂについても同様である。
また、平面視において、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の最短経路ＳＴＫ２ａは、スリットＳＬ１ａによって遮断されていることが好ましい。すなわち、図３０において、平面視で、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の最短経路ＳＴＫ２ａを、スリットＳＬ１ａが横切っていることが好ましい。つまり、平面視において、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の最短経路ＳＴＫ２ａに、スリットＳＬ１ａの一部が重なっていることが好ましい。これにより、スリットＳＬ１ａを設けない場合に比べて、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の電流経路の抵抗を、より的確に増大させることができる。なぜなら、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の最短経路ＳＴＫ２ａが、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の電流経路として最も機能しやすいため、その最短経路ＳＴＫ２ａをスリットＳＬ１ａによって遮断することが、ソースパッドＰＤＳ１ａと接続部ＳＺ１との間の電流経路の抵抗を増大させるのに特に有効だからである。
また、同様に、平面視において、ソースパッドＰＤＳ１ｂと接続部ＳＺ１との間の最短経路（ＳＴＫ２ｂ）は、スリットＳＬ１ｂによって遮断されていることが好ましい。すなわち、図３０において、平面視で、ソースパッドＰＤＳ１ｂと接続部ＳＺ１との間の最短経路ＳＴＫ２ｂを、スリットＳＬ１ｂが横切っていることが好ましい。つまり、平面視において、ソースパッドＰＤＳ１ｂと接続部ＳＺ１との間の最短経路ＳＴＫ２ｂに、スリットＳＬ１ｂの一部が重なっていることが好ましい。これにより、スリットＳＬ１ｂを設けない場合に比べて、ソースパッドＰＤＳ１ｂと接続部ＳＺ１との間の電流経路の抵抗を、より的確に増大させることができる。
このようなスリットＳＬ１ａ，ＳＬ１ｂを設けたことで、ソースパッドＰＤＳ１ａ，ＰＤ１ｂと接続部ＳＺ１との間の電流経路の抵抗を増大させることができ、ゲート電圧が大きいときにソースパッドＰＤＳ１ａ，ＰＤＳ１ｂとケルビンパッドＰＤＫとに電位差を生じさせることができるため、上述のように、センス比のゲート電圧に対する依存性を抑制することができるようになる。
また、本実施の形態７では、メインＭＯＳ領域ＲＧ１とは異なる平面位置に、ケルビンパッドＰＤＫを形成するための電極ＥＫを設け、その電極ＥＫ上にケルビン用開口部ＯＰＫを設けてケルビンパッドＰＤＫを形成するとともに、その電極ＥＫを配線Ｗ１を介してソース電極ＥＳ１に電気的に接続している。同様の技術を、ソースパッドＰＤＳ２に適用することもできる。
すなわち、センスＭＯＳ領域ＲＧ２とは異なる平面位置に、ソースパッドＰＤＳ２を形成するための電極を設け、その電極上にソース用開口部ＯＰＳ２を設けてソースパッドＰＤＳ２を形成するとともに、その電極を配線を介してソース電極ＥＳ２に電気的に接続することもできる。ソースパッドＰＤＳ２を形成するための電極と、その電極とソース電極ＥＳ２とを電気的に接続する配線とは、ソース電極ＥＳ２と同層に、ソース電極ＥＳ２と一体的に形成することができる。なお、この技術は、本実施の形態７だけではなく、上記実施の形態１〜６に適用することもでき、適用した場合は、平面視において、ソースパッドＰＤＳ２は、センスＭＯＳ領域ＲＧ２とは異なる位置に配置されることになる。
（実施の形態８）
本実施の形態８では、上記実施の形態７の半導体チップＣＰ１と他の半導体チップＣＰ２との接続例について説明する。図３１は、半導体チップＣＰ１と半導体チップＣＰ２との接続構造を示す平面図である。
図３１に示される半導体チップＣＰ１は、上記実施の形態７の半導体チップＣＰ１に対応している。図３１に示される半導体チップＣＰ２は、上記実施の形態６（図２６）の半導体チップＣＰ２と基本的には同じであるので、ここではその繰り返しの説明は省略する。
図３１の場合は、半導体チップＣＰ１上に、半導体チップＣＰ２が搭載されており、いわゆるチップオンチップ構造である。半導体チップＣＰ２は、半導体チップＣＰ１の上面上に、接合材（図示されない）を介して搭載されて接合されている。平面視において、半導体チップＣＰ１の上面のうち、半導体チップＣＰ１のパッド（ＰＤＧ，ＰＤＫ，ＰＤＳ１ａ，ＰＤＳ１ｂ）には重ならない位置に、半導体チップＣＰ２が搭載されている。
半導体チップＣＰ１のパッド（ＰＤＧ，ＰＤＫ，ＰＤＳ１ａ，ＰＤＳ１ｂ，）と半導体チップＣＰ２のパッドＰＤ２との接続関係については、図３１の場合も、上記図２６の場合と同様である。すなわち、図３１の場合も、半導体チップＣＰ１のケルビンパッドＰＤＫは、導電性の接続部材ＢＷを介して、半導体チップＣＰ２のパッドＰＤ２ａに電気的に接続され、半導体チップＣＰ１のソースパッドＰＤＳ２は、導電性の接続部材ＢＷを介して、半導体チップＣＰ２のパッドＰＤ２ｂに電気的に接続されている。半導体チップＣＰ１のゲートパッドＰＤＧは、導電性の接続部材ＢＷを介して、半導体チップＣＰ２のパッドＰＤ２ｃに電気的に接続されている。接続部材ＢＷは、例えばボンディングワイヤである。半導体チップＣＰ１のソースパッドＰＤＳ１ａ，ＰＤＳ１ｂは、上記負荷ＬＯＤに電気的に接続されるため、半導体チップＣＰ２とは接続されていない。
このため、図３１の場合も、半導体チップＣＰ１のケルビンパッドＰＤＫは、接続部材ＢＷ、半導体チップＣＰ２のパッドＰＤ２ａ、および半導体チップＣＰ２の内部配線を介して、演算増幅器ＡＭＰ１の一方の入力ノードに電気的に接続されている。また、半導体チップＣＰ１のソースパッドＰＤＳ２は、接続部材ＢＷ、半導体チップＣＰ２のパッドＰＤ２ｂ、および半導体チップＣＰ２の内部配線を介して、演算増幅器ＡＭＰ１の他方の入力ノードに電気的に接続されている。これにより、演算増幅器ＡＭＰ１を含む上記電流検出回路部ＤＫＣによって、半導体チップＣＰ１のケルビンパッドＰＤＫの電位と半導体チップＣＰ１のソースパッドＰＤＳ２の電位とを互いに等しくなるように制御しながら、センスＭＯＳＦＥＴ２の電流を検出することができる。
（実施の形態９）
図３２〜図３５は、本実施の形態９の半導体チップＣＰ１のチップレイアウトを示す平面図であり、上記図２〜図４および図１９にそれぞれ対応するものである。
上記図２と同様に、図３２においても、ボンディングパッド（パッドＰＤ１およびソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ）にハッチングを付してある。また、上記図３と同様に、図３３においても、半導体チップＣＰ１における金属層（ゲート配線ＥＧＷ、ソース電極ＥＳ１，ＥＳ２および配線Ｗ２，Ｗ３）をハッチングを付して示し、また、ボンディングパッド（ＰＤ１およびソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ）の位置を点線で示してある。また、上記図４と同様に、図３４においても、半導体チップＣＰ１におけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤ１およびソースパッドＰＤＳ１ａ，ＰＤＳ１ｂ）の位置を点線で示してある。また、図３４においては、ドライバ回路ＤＲや電流検出回路部ＤＫＣなどが形成された制御回路領域ＲＧ６も、ハッチングを付して示してある。また、上記図１９と同様に、図３５においても、半導体チップＣＰ１における金属層（ゲート配線ＥＧＷ、ソース電極ＥＳ１，ＥＳ２および配線Ｗ２，Ｗ３）の平面レイアウトを示すとともに、平面視におけるソースパッドＰＤＳ１ａと接続部ＳＺ２との間の領域ＲＧ７に、ドットハッチングを付して示してある。また、図３５では、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の最短経路を、符号ＳＴＫ３を付した太線で示してある。
上記実施の形態１〜８の場合は、上記電流検出回路部ＤＫＣは、半導体チップＣＰ１の外部に形成されており、半導体チップＣＰ１内には、上記電流検出回路部ＤＫＣは形成されていなかった。
それに対して、本実施の形態９の場合は、半導体チップＣＰ１には、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２だけでなく、上記電流検出回路部ＤＫＣの一部または全部と、上記ドライバ回路ＤＲも、内蔵されている。上記電流検出回路部ＤＫＣのうち、少なくとも演算増幅器ＡＭＰ１は、半導体チップＣＰ１に内蔵されている。また、上記制御回路部ＣＬＣの一部または全部を、半導体チップＣＰ１が更に内蔵する場合もあり得る。
このため、本実施の形態９の場合は、半導体チップＣＰ１には、ゲートパッドＰＤＧ、ケルビンパッドＰＤＫおよびソースパッドＰＤＳ２は形成されていない。
その代りに、本実施の形態９の場合は、ゲート配線ＥＧＷが、半導体チップＣＰ１内のドライバ回路ＤＲに電気的に接続されている。また、半導体チップＣＰ１内に形成された演算増幅器ＡＭＰ１の２つの入力ノードのうちの一方（上記図１のノードＮ１に対応）は、半導体チップＣＰ１内に形成された配線Ｗ２を介して、ソース電極ＥＳ１と電気的に接続されている。また、半導体チップＣＰ１内に形成された演算増幅器ＡＭＰ１の２つの入力ノードのうちの他方（上記図１のノードＮ２に対応）は、半導体チップＣＰ１内に形成された配線Ｗ３を介して、ソース電極ＥＳ２と電気的に接続され、従って、センスＭＯＳＦＥＴ２のソースに電気的に接続されている。すなわち、半導体チップＣＰ１内において、ソース電極ＥＳ１は、配線Ｗ２を介して、演算増幅器ＡＭＰ１の一方の入力ノードに電気的に接続され、ソース電極ＥＳ２は、配線Ｗ３を介して、演算増幅器ＡＭＰ１の他方の入力ノードに電気的に接続されている。これにより、演算増幅器ＡＭＰ１を含む上記電流検出回路部ＤＫＣによって、半導体チップＣＰ１の接続部ＳＺ２の電位と半導体チップＣＰ１のソース電極ＥＳ２の電位とを互いに等しくなるように制御しながら、センスＭＯＳＦＥＴ２の電流を検出することができる。ここで、接続部ＳＺ２は、配線Ｗ２とソース電極ＥＳ１との接続部（接続箇所）である。
配線Ｗ２は、少なくとも、配線Ｗ２とソース電極ＥＳ１との接続部ＳＺ２の近傍の部分は、ソース電極ＥＳ１と同層に形成されて、ソース電極ＥＳ１と一体的に形成されている。配線Ｗ２は、半導体チップＣＰ１内において、ソース電極ＥＳ１と演算増幅器ＡＭＰ１の一方の入力ノードとを電気的に接続する配線である。また、配線Ｗ３は、少なくとも、配線Ｗ３とソース電極ＥＳ２との接続部の近傍の部分は、ソース電極ＥＳ２と同層に形成されて、ソース電極ＥＳ２と一体的に形成されている。配線Ｗ３は、半導体チップＣＰ１内において、ソース電極ＥＳ２と演算増幅器ＡＭＰ１の他方の入力ノードとを電気的に接続する配線である。
本実施の形態９の場合も、ソース電極ＥＳ１にスリットＳＬ１を設けており、このスリットＳＬ１の役割は、上記実施の形態１〜８の場合と基本的には同じである。但し、本実施の形態９の場合は、ケルビンパッドＰＤＫが無いため、若干考え方が相違しており、上記実施の形態７の場合に近い。
すなわち、本実施の形態９の場合は、ケルビンパッドＰＤＫが無く、ソース電極ＥＳ１は、配線Ｗ２を介して電流検出回路部ＤＫＣ（より特定的には演算増幅器ＡＭＰ１）に電気的に接続されている。ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１の上方には配置されているが、配線Ｗ２は、メインＭＯＳ領域ＲＧ１の上方には配置されておらず、平面視において、メインＭＯＳ領域ＲＧ１とは異なる位置に配置されている。このため、ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ１に流れる電流の経路になるが、配線Ｗ２は、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ１に流れる電流の経路とはならない。
このため、本実施の形態９の場合は、スリットＳＬ１を設けない場合に比べて、スリットＳＬ１を設けた場合の方が、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと接続部ＳＺ２との間の電流経路の抵抗が増大するように、スリットＳＬ１を形成する。スリットＳＬ１を設けることで、配線Ｗ２とソース電極ＥＳ１との接続部ＳＺ２と、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと、の間の電流経路の抵抗を増大させることにより、ゲート電圧が大きいときにソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと接続部ＳＺ２とに電位差を生じさせることができる。これにより、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂの電位と、接続部ＳＺ２から配線Ｗ２を介して電流検出回路部ＤＫＣ（より特定的には演算増幅器ＡＭＰ１）に入力される電位とに、電位差を生じさせることができる。これにより、上記実施の形態１で説明したように、センス比のゲート電圧に対する依存性を抑制することができる。すなわち、スリットＳＬ１を設けることの効果については、本実施の形態９の場合も、上記実施の形態１で説明したものと同様である。
このため、本実施の形態９の場合は、スリットＳＬ１は、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと接続部ＳＺ２との間の電流経路を阻害するように形成する。このため、上記実施の形態１で行った、「＜スリットの形成位置について＞」に関する説明は、「ケルビンパッドＰＤＫ」を「接続部ＳＺ２」に読み替えることで、本実施の形態９にも適用することができる。その一部を再度説明すると、次のようになる。
すなわち、平面視において、スリットＳＬ１の少なくとも一部は、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間に配置されていることが好ましい。すなわち、図３５において、平面視で、スリットＳＬ１の少なくとも一部は、ドットのハッチングを付した領域ＲＧ７内に配置されていることが好ましい。これにより、スリットＳＬ１を設けない場合に比べて、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の電流経路の抵抗を増大させることができる。なぜなら、領域ＲＧ７は、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の電流経路として機能する可能性があるため、その領域ＲＧ７にスリットＳＬ１の少なくとも一部が配置されるように、スリットＳＬ１を設けることで、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の電流経路をスリットＳＬ１によって阻害することができるからである。なお、ソースパッドＰＤＳ１ａ，ＰＤＳ１ｂのうち、接続部ＳＺ２により近いのは、ソースパッドＰＤＳ１ａである。
また、平面視において、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の最短経路ＳＴＫ３は、スリットＳＬ１によって遮断されていることが好ましい。すなわち、図３５において、平面視で、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の最短経路ＳＴＫ３を、スリットＳＬ１が横切っていることが好ましい。つまり、平面視において、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の最短経路ＳＴＫ３に、スリットＳＬ１の一部が重なっていることが好ましい。これにより、スリットＳＬ１を設けない場合に比べて、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の電流経路の抵抗を、より的確に増大させることができる。なぜなら、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の最短経路ＳＴＫ３が、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の電流経路として最も機能しやすいため、その最短経路ＳＴＫ３をスリットＳＬ１によって遮断することが、ソースパッドＰＤＳ１ａと接続部ＳＺ２との間の電流経路の抵抗を増大させるのに特に有効だからである。
このようなスリットＳＬ１を設けたことで、ソースパッドＰＤＳ１ａ，ＰＤ１ｂと接続部ＳＺ２との間の電流経路の抵抗を増大させることができ、ゲート電圧が大きいときにソースパッドＰＤＳ１ａ，ＰＤＳ１ｂと接続部ＳＺ２とに電位差を生じさせることができるため、上述のように、センス比のゲート電圧に対する依存性を抑制することができるようになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＰ１ 半導体チップ
ＥＳ１ ソース電極
ＰＤＫ ケルビンパッド
ＰＤＳ１ａ ソースパッド
ＳＬ１ スリット

Claims (13)

  1. 半導体基板と、
    前記半導体基板の主面の第１領域に形成された第１ＭＯＳＦＥＴと、
    前記半導体基板の前記主面の第２領域に形成された第２ＭＯＳＦＥＴと、
    前記第１領域の上方に形成され、前記第１ＭＯＳＦＥＴのソースと電気的に接続された第１ソース電極と、
    前記半導体基板の前記主面の上方に形成され、前記第２ＭＯＳＦＥＴのソースと電気的に接続された第２ソース電極と、
    前記半導体基板の前記主面の上方に形成され、前記第１ＭＯＳＦＥＴのゲートと前記第２ＭＯＳＦＥＴのゲートとに電気的に接続されたゲート電極と、
    前記半導体基板の前記主面とは反対側の裏面に形成され、前記第１ＭＯＳＦＥＴのドレインと前記第２ＭＯＳＦＥＴのドレインとに電気的に接続されたドレイン電極と、
    前記半導体基板の前記主面の上方に形成され、前記第１ソース電極、前記第２ソース電極および前記ゲート電極を覆う絶縁膜と、
    前記絶縁膜の第１開口部から露出された前記第１ソース電極により形成された第１ソースパッドと、
    前記絶縁膜の第２開口部から露出された前記第１ソース電極により形成された第２ソースパッドと、
    前記絶縁膜の第３開口部から露出された前記第２ソース電極により形成された第３ソースパッドと、
    前記絶縁膜の第４開口部から露出された前記ゲート電極により形成されたゲートパッドと、
    を有し、
    前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、
    前記半導体基板の前記主面において、前記第２領域は第１領域よりも面積が小さく、
    前記第１ソースパッドおよび前記第２ソースパッドは、前記第１領域の上方に配置され、
    前記第１ソースパッドは、前記第１ＭＯＳＦＥＴに流れる電流を出力するためのパッドであり、
    前記第２ソースパッドは、前記第１ＭＯＳＦＥＴのソース電位を検出するためのパッドであり、
    前記第１ソース電極は、スリットを有し、
    平面視において、前記スリットの少なくとも一部は、前記第１ソースパッドと、前記第２ソースパッドとの間に配置されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視において、前記第１ソースパッドと前記第２ソースパッドとの間の最短経路は、前記スリットによって遮断されている、半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視において、前記スリットは、前記第１ソースパッドより前記第２ソースパッドに近くなるように、配置されている、半導体装置。
  4. 請求項２に記載の半導体装置において、
    平面視において、前記第２ソースパッドは、前記半導体装置の第１角部以外の角部よりも前記第１角部に近くなるように配置され、
    平面視において、前記半導体装置の前記第１角部を形成する二辺と、前記スリットとにより前記第２ソースパッドが囲まれるように、前記スリットが形成されている、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１ＭＯＳＦＥＴは、前記半導体基板の前記主面の前記第１領域に形成されて互いに並列に接続された複数の単位トランジスタセルにより形成されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記半導体基板の前記主面において、前記スリットの下方には、前記単位トランジスタセルは形成されていない、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第２ソースパッドと前記第３ソースパッドとは、前記第２ＭＯＳＦＥＴに流れる電流を検出するための電流検出回路部に電気的に接続され、
    前記電流検出回路部は前記半導体装置の外部に設けられている、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記電流検出回路部は差動増幅器を有し、
    前記第２ソースパッドは、前記電流検出回路部の前記差動増幅器の第１入力ノードに電気的に接続され、
    前記第３ソースパッドは、前記電流検出回路部の前記差動増幅器の第２入力ノードに電気的に接続される、半導体装置。
  9. 半導体基板と、
    前記半導体基板の主面の第１領域に形成された第１ＭＯＳＦＥＴと、
    前記半導体基板の前記主面の第２領域に形成された第２ＭＯＳＦＥＴと、
    前記第１領域の上方に形成され、前記第１ＭＯＳＦＥＴのソースと電気的に接続された第１ソース電極と、
    前記半導体基板の前記主面の上方に形成され、前記第２ＭＯＳＦＥＴのソースと電気的に接続された第２ソース電極と、
    前記半導体基板の前記主面の上方に形成され、第１配線を介して前記第１ソース電極と電気的に接続された第３ソース電極と、
    前記半導体基板の前記主面の上方に形成され、前記第１ＭＯＳＦＥＴのゲートと前記第２ＭＯＳＦＥＴのゲートとに電気的に接続されたゲート電極と、
    前記半導体基板の前記主面とは反対側の裏面に形成され、前記第１ＭＯＳＦＥＴのドレインと前記第２ＭＯＳＦＥＴのドレインとに電気的に接続されたドレイン電極と、
    前記半導体基板の前記主面の上方に形成され、前記第１ソース電極、前記第２ソース電極および前記ゲート電極を覆う絶縁膜と、
    前記絶縁膜の第１開口部から露出された前記第１ソース電極により形成された第１ソースパッドと、
    前記絶縁膜の第２開口部から露出された前記第３ソース電極により形成された第２ソースパッドと、
    前記絶縁膜の第３開口部から露出された前記第２ソース電極により形成された第３ソースパッドと、
    前記絶縁膜の第４開口部から露出された前記ゲート電極により形成されたゲートパッドと、
    を有し、
    前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、
    前記半導体基板の前記主面において、前記第２領域は第１領域よりも面積が小さく、
    前記第１ソースパッドは、前記第１領域の上方に配置され、
    前記第２ソースパッドは、前記第１領域の上方以外に配置され、
    前記第１ソースパッドは、前記第１ＭＯＳＦＥＴに流れる電流を出力するためのパッドであり、
    前記第２ソースパッドは、前記第１ＭＯＳＦＥＴのソース電位を検出するためのパッドであり、
    前記第１ソース電極は、スリットを有し、
    平面視において、前記スリットの少なくとも一部は、前記第１配線と前記第１ソース電極との接続部と、前記第１ソースパッドとの間に配置されている、半導体装置。
  10. 請求項９に記載の半導体装置において、
    平面視において、前記接続部と前記第１ソースパッドとの間の最短経路は、前記スリットによって遮断されている、半導体装置。
  11. 半導体基板と、
    前記半導体基板の主面の第１領域に形成された第１ＭＯＳＦＥＴと、
    前記半導体基板の前記主面の第２領域に形成された第２ＭＯＳＦＥＴと、
    前記半導体基板の前記主面の第３領域に形成された電流検出回路部と、
    前記第１領域の上方に形成され、前記第１ＭＯＳＦＥＴのソースと電気的に接続された第１ソース電極と、
    前記半導体基板の前記主面とは反対側の裏面に形成され、前記第１ＭＯＳＦＥＴのドレインと前記第２ＭＯＳＦＥＴのドレインとに電気的に接続されたドレイン電極と、
    前記半導体基板の前記主面の上方に形成され、前記第１ソース電極を覆う絶縁膜と、
    前記絶縁膜の第１開口部から露出された前記第１ソース電極により形成された第１ソースパッドと、
    を有し、
    前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴは、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続され、
    前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、
    前記半導体基板の前記主面において、前記第２領域は第１領域よりも面積が小さく、
    前記第１ソースパッドは、前記第１ＭＯＳＦＥＴに流れる電流を出力するためのパッドであり、前記第１領域の上方に配置され、
    前記電流検出回路部は、前記第２ＭＯＳＦＥＴに流れる電流を検出するための回路であり、
    前記第１ソース電極は、第１配線を介して前記電流検出回路部と電気的に接続され、
    前記第２ＭＯＳＦＥＴのソースは、前記電流検出回路部と電気的に接続され、
    前記第１ソース電極は、スリットを有し、
    平面視において、前記スリットの少なくとも一部は、前記第１配線と前記第１ソース電極との接続部と、前記第１ソースパッドとの間に配置されている、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    平面視において、前記接続部と前記第１ソースパッドとの間の最短経路は、前記スリットによって遮断されている、半導体装置。
  13. 請求項１１に記載の半導体装置において、
    前記電流検出回路部は、差動増幅器を有し、
    前記第１ソース電極は、前記第１配線を介して前記電流検出回路部の前記差動増幅器の第１入力ノードに電気的に接続され、
    前記第２ＭＯＳＦＥＴのソースは、前記電流検出回路部の前記差動増幅器の第２入力ノードに電気的に接続されている、半導体装置。
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